JPH0669422A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH0669422A JPH0669422A JP4219855A JP21985592A JPH0669422A JP H0669422 A JPH0669422 A JP H0669422A JP 4219855 A JP4219855 A JP 4219855A JP 21985592 A JP21985592 A JP 21985592A JP H0669422 A JPH0669422 A JP H0669422A
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- JP
- Japan
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- gate electrode
- diffusing layer
- diffusion layer
- electrode
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- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】ゲート電極の電源またはＧＮＤに対する静電破
壊対策の領域を低減する。 【構成】ソース拡散層３の端部を配線６でゲート電極５
に接続しソース拡散層３の他の部分をソース電極７と接
続する。そして配線６に接続するコンタクトホール１０
Ａとソース電極７に接続するコンタクトホール１０Ｂと
の間のソース拡散層を抵抗９とする。
壊対策の領域を低減する。 【構成】ソース拡散層３の端部を配線６でゲート電極５
に接続しソース拡散層３の他の部分をソース電極７と接
続する。そして配線６に接続するコンタクトホール１０
Ａとソース電極７に接続するコンタクトホール１０Ｂと
の間のソース拡散層を抵抗９とする。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関し、
特に入出力保護用トランジスタに関する。
特に入出力保護用トランジスタに関する。
【０００２】
【従来の技術】従来の入出力保護用トランジスタは、例
えば図２に示すように、電源若しくはアース（ＧＮＤ）
に接続しているソース電極と、ソース電極と接続してい
るゲート電極と、外部端子ｔと接続しているドレイン電
極とで形成される２個のトランジスタＴ１，Ｔ２とから
構成されており、ゲート電極の電源またはＧＮＤに対す
る静電破壊対策として、各ソース電極には、電源若しく
はＧＮＤに接続する抵抗Ｒ１，Ｒ２が備えられていた。
えば図２に示すように、電源若しくはアース（ＧＮＤ）
に接続しているソース電極と、ソース電極と接続してい
るゲート電極と、外部端子ｔと接続しているドレイン電
極とで形成される２個のトランジスタＴ１，Ｔ２とから
構成されており、ゲート電極の電源またはＧＮＤに対す
る静電破壊対策として、各ソース電極には、電源若しく
はＧＮＤに接続する抵抗Ｒ１，Ｒ２が備えられていた。
【０００３】この抵抗、例えばＲ１は、図２に示すよう
に、電源に接続するアルミからなるソース電極７Ａとゲ
ート電極５を形成しているポリシリコン膜をコンタクト
ホール１０により接続し、ポリシリコン膜をコンタクト
ホールによる接続部からゲート電極５までの間引き回す
ことにより、数ｋΩの抵抗を設けていた。
に、電源に接続するアルミからなるソース電極７Ａとゲ
ート電極５を形成しているポリシリコン膜をコンタクト
ホール１０により接続し、ポリシリコン膜をコンタクト
ホールによる接続部からゲート電極５までの間引き回す
ことにより、数ｋΩの抵抗を設けていた。
【０００４】
【発明が解決しようとする課題】上述した従来の入出力
保護用トランジスタを有する半導体集積回路において
は、トランジスタのゲート電極の電源及びＧＮＤに対す
る静電破壊対策として数ｋΩの抵抗をポリシリコン膜で
形成している。しかしながら、近年半導体集積回路は微
細化と高速化のために、ポリシリコン膜の層抵抗が低下
して来ており、その結果としてトランジスタの抵抗値を
満足させるためには、非常に大きい領域が必要となって
いる。このためチップサイズの増大を招ねき、半導体集
積回路の集積化が困難になるという問題がある。
保護用トランジスタを有する半導体集積回路において
は、トランジスタのゲート電極の電源及びＧＮＤに対す
る静電破壊対策として数ｋΩの抵抗をポリシリコン膜で
形成している。しかしながら、近年半導体集積回路は微
細化と高速化のために、ポリシリコン膜の層抵抗が低下
して来ており、その結果としてトランジスタの抵抗値を
満足させるためには、非常に大きい領域が必要となって
いる。このためチップサイズの増大を招ねき、半導体集
積回路の集積化が困難になるという問題がある。
【０００５】
【課題を解決するための手段】本発明の半導体集積回路
は、半導体基板上に絶縁膜を介して形成されたゲート電
極と、このゲート電極の両側の前記半導体基板に設けら
れたソース拡散層とドレイン拡散層と、前記ソース拡散
層の端部と前記ゲート電極とを接続する配線と、前記ソ
ース拡散層と前記ソース電極に接続する前記ソース拡散
層との間のソース拡散層からなる抵抗とを含むものであ
る。
は、半導体基板上に絶縁膜を介して形成されたゲート電
極と、このゲート電極の両側の前記半導体基板に設けら
れたソース拡散層とドレイン拡散層と、前記ソース拡散
層の端部と前記ゲート電極とを接続する配線と、前記ソ
ース拡散層と前記ソース電極に接続する前記ソース拡散
層との間のソース拡散層からなる抵抗とを含むものであ
る。
【０００６】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１（ａ），（ｂ）は本発明の一実施例の
平面図及びＡ−Ａ線断面図であり、特に平面図は絶縁膜
を除いた場合を示している。
て説明する。図１（ａ），（ｂ）は本発明の一実施例の
平面図及びＡ−Ａ線断面図であり、特に平面図は絶縁膜
を除いた場合を示している。
【０００７】図１（ａ），（ｂ）において、シリコン等
からなる半導体基板１上には、酸化膜等からなる絶縁膜
２を介してポリシリコン膜からなるゲート電極５が形成
されている。そして、このゲート電極５の両側の半導体
基板１の表面には、拡散法等によりソース拡散層３とド
レイン拡散層４とが形成されている。そしてこのソース
拡散層３の端部とゲート電極５とはアルミからなる配線
６により接続されており、更にソース拡散層３の他の部
分は、コントクトホール１０によりアルミからなるソー
ス電極７に接続されている。そして特に、ソース拡散層
３と配線を接続するコンタクトホール１０Ａと、ソース
拡散層３とソース電極７とを接続するコンタクトホール
１０Ｂとの間のソース拡散層は、抵抗９を形成してい
る。抵抗値は従来例と同じく１ｋΩ以上のものである。
尚８は外部端子に抵抗するドレイン電極である。
からなる半導体基板１上には、酸化膜等からなる絶縁膜
２を介してポリシリコン膜からなるゲート電極５が形成
されている。そして、このゲート電極５の両側の半導体
基板１の表面には、拡散法等によりソース拡散層３とド
レイン拡散層４とが形成されている。そしてこのソース
拡散層３の端部とゲート電極５とはアルミからなる配線
６により接続されており、更にソース拡散層３の他の部
分は、コントクトホール１０によりアルミからなるソー
ス電極７に接続されている。そして特に、ソース拡散層
３と配線を接続するコンタクトホール１０Ａと、ソース
拡散層３とソース電極７とを接続するコンタクトホール
１０Ｂとの間のソース拡散層は、抵抗９を形成してい
る。抵抗値は従来例と同じく１ｋΩ以上のものである。
尚８は外部端子に抵抗するドレイン電極である。
【０００８】このように構成された本実施例によれば、
従来ポリシリコン膜の引き回しにより形成していた抵抗
を、ソース拡散層３を利用して形成できるため、トラン
ジスタの面積を小さくすることができる。
従来ポリシリコン膜の引き回しにより形成していた抵抗
を、ソース拡散層３を利用して形成できるため、トラン
ジスタの面積を小さくすることができる。
【０００９】
【発明の効果】以上説明したように本発明は、保護用ト
ランジスタの電源若しくはＧＮＤに接続しているソース
電極とゲート電極との間に設ける抵抗を、ソース拡散層
の層抵抗を利用して設けることにより、トランジスタ領
域を小さくできるため、半導体集積回路の集積度を向上
させることができるという効果がある。
ランジスタの電源若しくはＧＮＤに接続しているソース
電極とゲート電極との間に設ける抵抗を、ソース拡散層
の層抵抗を利用して設けることにより、トランジスタ領
域を小さくできるため、半導体集積回路の集積度を向上
させることができるという効果がある。
【図１】本発明の一実施例の平面図及び断面図。
【図２】従来の入出力保護回路を説明するための回路
図。
図。
【図３】従来の保護用トランジスタの一例の平面図。
１ 半導体基板 ２ 絶縁膜 ３ ソース拡散層 ４ ドレイン拡散層 ５ ゲート電極 ７，７Ａ ソース電極 ８ ドレイン電極 ９，９Ａ 抵抗 １０，１０Ａ，１０Ｂ コンタクトホール
Claims (1)
- 【請求項１】 半導体基板上に絶縁膜を介して形成され
たゲート電極と、このゲート電極の両側の前記半導体基
板に設けられたソース拡散層とドレイン拡散層と、前記
ソース拡散層の端部と前記ゲート電極とを接続する配線
と、前記ソース拡散層と前記ソース電極に接続する前記
ソース拡散層との間のソース拡散層からなる抵抗とを含
むことを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21985592A JP3157614B2 (ja) | 1992-08-19 | 1992-08-19 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21985592A JP3157614B2 (ja) | 1992-08-19 | 1992-08-19 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0669422A true JPH0669422A (ja) | 1994-03-11 |
| JP3157614B2 JP3157614B2 (ja) | 2001-04-16 |
Family
ID=16742118
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21985592A Expired - Fee Related JP3157614B2 (ja) | 1992-08-19 | 1992-08-19 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3157614B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100325185B1 (ko) * | 1998-06-26 | 2002-02-21 | 가네꼬 히사시 | 반도체 집적회로 |
| JP2018142745A (ja) * | 2018-06-18 | 2018-09-13 | 株式会社東芝 | 半導体集積回路 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005064462A (ja) | 2003-07-28 | 2005-03-10 | Nec Electronics Corp | マルチフィンガー型静電気放電保護素子 |
-
1992
- 1992-08-19 JP JP21985592A patent/JP3157614B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100325185B1 (ko) * | 1998-06-26 | 2002-02-21 | 가네꼬 히사시 | 반도체 집적회로 |
| JP2018142745A (ja) * | 2018-06-18 | 2018-09-13 | 株式会社東芝 | 半導体集積回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3157614B2 (ja) | 2001-04-16 |
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Legal Events
| Date | Code | Title | Description |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20010116 |
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