JPS6214456A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS6214456A JPS6214456A JP60153517A JP15351785A JPS6214456A JP S6214456 A JPS6214456 A JP S6214456A JP 60153517 A JP60153517 A JP 60153517A JP 15351785 A JP15351785 A JP 15351785A JP S6214456 A JPS6214456 A JP S6214456A
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- Japan
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- transistor
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- current mirror
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- emitter
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- 239000004065 semiconductor Substances 0.000 title claims description 9
- 238000007493 shaping process Methods 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- 239000000463 material Substances 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/082—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including bipolar components only
- H01L27/0823—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including bipolar components only including vertical bipolar transistors only
- H01L27/0825—Combination of vertical direct transistors of the same conductivity type having different characteristics,(e.g. Darlington transistors)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路装置（以後、ＩＣと称する）
においてしばしば用いられるカレントミラー回路の構成
方法に関し、％Ｋ）ランジスタの形状の差によって生ず
る電流比の設定ずれを容易に調節することが可能なカレ
ントミラー回路の構成方法に関する。
においてしばしば用いられるカレントミラー回路の構成
方法に関し、％Ｋ）ランジスタの形状の差によって生ず
る電流比の設定ずれを容易に調節することが可能なカレ
ントミラー回路の構成方法に関する。
従来、１：ｎの電流比を有するカレントミラー回路をＩ
Ｃ上で実現する場合、同一形状のトランジスタｔ（１＋
ｎ）個、同一方向に並べて構成するか、又はｎが大きい
場合はチップ面積を小さくする九め、ｎ個分のトランジ
スタを配置するのでは危く、エミッタ領域のみｎ個分配
置し、それらエミッタ領域を包含するように、ひとつの
ベース領域を形成して、１個の大きなトランジスタ金形
成し、所望のカレントミラー回路を構成してい友。
Ｃ上で実現する場合、同一形状のトランジスタｔ（１＋
ｎ）個、同一方向に並べて構成するか、又はｎが大きい
場合はチップ面積を小さくする九め、ｎ個分のトランジ
スタを配置するのでは危く、エミッタ領域のみｎ個分配
置し、それらエミッタ領域を包含するように、ひとつの
ベース領域を形成して、１個の大きなトランジスタ金形
成し、所望のカレントミラー回路を構成してい友。
しかしながら、上述した従来のカレントミラー回路構成
方法においては、前者は、明らかにチップ面積の増大を
招くこととなり、１＆後者では。
方法においては、前者は、明らかにチップ面積の増大を
招くこととなり、１＆後者では。
電流比１：ｎが精密に実現しくぐいという欠点がある。
後者については図面を用いて詳細に説明する。
第２図＋ａ＋は電流比１：５を実現する九めに構成され
九カレントミラー回路のトランジスタ群の平面図であり
、トランジスタＱ１とトランジスタＱ２とは、それぞれ
コレクタ電極１および２を有し。
九カレントミラー回路のトランジスタ群の平面図であり
、トランジスタＱ１とトランジスタＱ２とは、それぞれ
コレクタ電極１および２を有し。
それぞれのベース領域３および４内に、それぞれ同一形
状、同一寸法のエミッタ領域５ならびに６−ａ 、 ６
−ｂ 、 ６−ｃ 、 ６−ｄおよび６−ｅｆ有してお
り、低抵抗配線材料例えばアルミニウム７によりカレン
トミラー回路が構成されており、エミッタ領域の個数の
比がそのまま電流比となる。
状、同一寸法のエミッタ領域５ならびに６−ａ 、 ６
−ｂ 、 ６−ｃ 、 ６−ｄおよび６−ｅｆ有してお
り、低抵抗配線材料例えばアルミニウム７によりカレン
トミラー回路が構成されており、エミッタ領域の個数の
比がそのまま電流比となる。
しかしながら実際には電流比は１：５とはならない場合
が多い。その主な理由は、トランジスタＱ１．Ｑ２のベ
ース抵抗成分の差によって生じる。
が多い。その主な理由は、トランジスタＱ１．Ｑ２のベ
ース抵抗成分の差によって生じる。
すなわち、第２図（ｂ）は、第１図１ａｌの等価回路図
であるが、各トランジスタには必らずベース直列抵抗成
分８および９− ａ乃至９−ｅが存在する。回路特性上
、これら抵抗がほぼ同程度の抵抗値を有するならば、こ
れらの誤差は各トランジスタのコレクタ電流の比にはさ
ほど影響は与えない。しかしながら、通常トランジスタ
Ｑ２のエミッタ領域６−ａ〜６−ｅどおしは必要最小限
の距離によって配置されるため、これらエミッタ領域間
に存在するベース領域間距離は、両側のエミッタ領域の
拡散横波がりにより狭められるため、トランジスタＱ１
のベース直列抵抗８に対し、トランジスタＱ２のベース
直列抵抗９−ｂ ｌ ９−Ｃ、９−ｄはかなり高抵抗を
有してしまい、その結果両トランジスタＱ１．Ｑ２のコ
レクタ電流の比が所望する値に設定できなくなる。
であるが、各トランジスタには必らずベース直列抵抗成
分８および９− ａ乃至９−ｅが存在する。回路特性上
、これら抵抗がほぼ同程度の抵抗値を有するならば、こ
れらの誤差は各トランジスタのコレクタ電流の比にはさ
ほど影響は与えない。しかしながら、通常トランジスタ
Ｑ２のエミッタ領域６−ａ〜６−ｅどおしは必要最小限
の距離によって配置されるため、これらエミッタ領域間
に存在するベース領域間距離は、両側のエミッタ領域の
拡散横波がりにより狭められるため、トランジスタＱ１
のベース直列抵抗８に対し、トランジスタＱ２のベース
直列抵抗９−ｂ ｌ ９−Ｃ、９−ｄはかなり高抵抗を
有してしまい、その結果両トランジスタＱ１．Ｑ２のコ
レクタ電流の比が所望する値に設定できなくなる。
第１図１ａｌの構成に於いては、エミッタ領域間距離を
広げることにより上述し九理由によるコレクタ電流比の
誤差は少なくすることができるが、その結果としてトラ
ンジスタＱ２の面積が大きくなってしまうことは明らか
である。このように、上述した従来の構成方法ではカレ
ントミラー回路の精密なコレクタ電流比を実現する几め
には、かなり大きな面積を必要とし、を九誤差を修正す
る場合にも各トランジスタ形状を変更しなければならな
いという欠点を有してい友。
広げることにより上述し九理由によるコレクタ電流比の
誤差は少なくすることができるが、その結果としてトラ
ンジスタＱ２の面積が大きくなってしまうことは明らか
である。このように、上述した従来の構成方法ではカレ
ントミラー回路の精密なコレクタ電流比を実現する几め
には、かなり大きな面積を必要とし、を九誤差を修正す
る場合にも各トランジスタ形状を変更しなければならな
いという欠点を有してい友。
本発明の半導体集積回路は、第１のトランジスタと、こ
の第１のトランジスタと同一構造でエミッタ領域数Ｉｎ
倍個有する第２のトランジスタとを用いて構成されたカ
レントミラー回路を有しており、前記第１のトランジス
タにベース直列抵抗成分増加部分を設けたことを特徴と
する。
の第１のトランジスタと同一構造でエミッタ領域数Ｉｎ
倍個有する第２のトランジスタとを用いて構成されたカ
レントミラー回路を有しており、前記第１のトランジス
タにベース直列抵抗成分増加部分を設けたことを特徴と
する。
次に本発明について図面を参照して説明する。
第１図１ａｌは本発明の一実施例金示すトランジスタ群
の平面図、第１図（ｂ）は第１図１ａｌの動作を説明す
る之めの等価回路図である。カレントミラー回路を構成
する几め第１のトランジスタＱｌと第２ノトランジスタ
Ｑ２は隣接して配置されている。
の平面図、第１図（ｂ）は第１図１ａｌの動作を説明す
る之めの等価回路図である。カレントミラー回路を構成
する几め第１のトランジスタＱｌと第２ノトランジスタ
Ｑ２は隣接して配置されている。
トランジスタＱｌは、１個のエミッタ領域５を有してお
り、第２のトランジスタＱ２は、第１のトランジスタＱ
ｌのエミッタ領域５と同一形状であって、適切な距離を
保ちかつ並行に５個配置され几エミッタ領域６−ａ乃至
５− ｅ ｆ有し、全てが低抵抗配線材料、例えばアル
ミニウム７で接続されている。第１のトランジスタＱ、
のコレクタ電極１とベース領域３および第２のトランジ
スタＱ２のベース領域４が低抵抗配線７により、接続さ
れてカレントミラー回路を構成している。
り、第２のトランジスタＱ２は、第１のトランジスタＱ
ｌのエミッタ領域５と同一形状であって、適切な距離を
保ちかつ並行に５個配置され几エミッタ領域６−ａ乃至
５− ｅ ｆ有し、全てが低抵抗配線材料、例えばアル
ミニウム７で接続されている。第１のトランジスタＱ、
のコレクタ電極１とベース領域３および第２のトランジ
スタＱ２のベース領域４が低抵抗配線７により、接続さ
れてカレントミラー回路を構成している。
第１図１ａｌにおいて第１のトランジスタＱｌのベース
領域５のパターン形状は、電極部とエミッタ領域４の間
に凹部があり、この結果、トランジスタＱｌのベース直
列抵抗成分８は通常の形状に比較して高抵抗となる。す
なわちこのパターン形状の凹部を種々に変化させること
によりトランジスタＱ、のベース直列抵抗成分８は容易
に増加させることが可能でおる。
領域５のパターン形状は、電極部とエミッタ領域４の間
に凹部があり、この結果、トランジスタＱｌのベース直
列抵抗成分８は通常の形状に比較して高抵抗となる。す
なわちこのパターン形状の凹部を種々に変化させること
によりトランジスタＱ、のベース直列抵抗成分８は容易
に増加させることが可能でおる。
第３図は、本発明の第２の実施例を示す第１のトランジ
スタＱｌの平面図である。第３図において、ベース領域
３内部のベース電極とエミッタ領域５との間に、エミッ
タ領域５と同時に形成される高濃度半導体領域１０を配
置し、その電位はフローティングとしておく。このよう
にすることにヨリ、ベース電極からエミッタ領域５への
ベース電流の流が抑制され、ベース直列抵抗成分８は増
加する。
スタＱｌの平面図である。第３図において、ベース領域
３内部のベース電極とエミッタ領域５との間に、エミッ
タ領域５と同時に形成される高濃度半導体領域１０を配
置し、その電位はフローティングとしておく。このよう
にすることにヨリ、ベース電極からエミッタ領域５への
ベース電流の流が抑制され、ベース直列抵抗成分８は増
加する。
第４図は、本発明の第３の実施例を示す第１のトランジ
スタＱ１の平面図である。第４図において、第１のトラ
ンジスタＱ、のベース領域３は中央に凹部を有した形状
を有し、かつ、内部にはエミッタ領域５と同時に形成さ
れる高濃度半導体領域１０を有し、ベース形状あるいは
高濃度半導体領域１０の面積、配置等を変更することに
より、Ｑｌのベース直列抵抗成分８を増加、あるいは減
少することが可能となっている。
スタＱ１の平面図である。第４図において、第１のトラ
ンジスタＱ、のベース領域３は中央に凹部を有した形状
を有し、かつ、内部にはエミッタ領域５と同時に形成さ
れる高濃度半導体領域１０を有し、ベース形状あるいは
高濃度半導体領域１０の面積、配置等を変更することに
より、Ｑｌのベース直列抵抗成分８を増加、あるいは減
少することが可能となっている。
また上述し九実流側以外でも、第１のトランジスタＱ！
のベース電極部のコンタクト形成面積を小さくすること
により、ベース電極部コンタクト抵抗を増加させること
や、ベース電極とエミッタ領域との間隔を広げることに
よっても、第１のトランジスタＱｌのベース直列抵抗成
分を増加させることが可能であることはいうまでもない
。
のベース電極部のコンタクト形成面積を小さくすること
により、ベース電極部コンタクト抵抗を増加させること
や、ベース電極とエミッタ領域との間隔を広げることに
よっても、第１のトランジスタＱｌのベース直列抵抗成
分を増加させることが可能であることはいうまでもない
。
以上説明したように本発明の半導体集積回路装置は、第
２のトランジスタＱ２のベース直列抵抗成分の増加に対
し、第１のトランジスタＱ１のベース直列抵抗成分をパ
ターン形状の変更のみで増加可能となっているので、第
２のトランジスタＱ２のベース直列抵抗成分の増加を考
慮することなく。
２のトランジスタＱ２のベース直列抵抗成分の増加に対
し、第１のトランジスタＱ１のベース直列抵抗成分をパ
ターン形状の変更のみで増加可能となっているので、第
２のトランジスタＱ２のベース直列抵抗成分の増加を考
慮することなく。
第２のトランジスタＱ２の面積最小化をはかることがで
きる。
きる。
また、ＩＣの製作完了後、カレントミラー回路の電流比
の誤差あるいは補正が必要となった場合も、第１のトラ
ンジスタＱ、のベース直列抵抗成分を増減することＫよ
って容易に設定全変更することが可能であるしとは明ら
かである。
の誤差あるいは補正が必要となった場合も、第１のトラ
ンジスタＱ、のベース直列抵抗成分を増減することＫよ
って容易に設定全変更することが可能であるしとは明ら
かである。
第１図（ａｌは本発明の第１の実施例を示すトランジス
タ群の平面図、第１図（ｂ）は第１図ｆａｔの等価回路
図、第２図ｔａｌは従来のカレントミラー回路の構成を
示すトランジスタ群の平面図、および第２図（ｂ）はそ
の等価回路図、第３図および第４図はそれぞれ本発明の
第２．第３の実施例を示す第１のトランジスタの平面図
を示す。１・・・・・・第１のトランジスタＱ１のコレ
クタ電極、２・・・・・・第２のトランジスタＱ２のコ
レクタ電極、３・・・・・・第１のトランジスタＱ１の
ベース領域、４・・・・・・第２のトランジスタＱ２の
ベース領域、５・・・・・・第１のトランジスタＱｌの
エミッタ領域、６−ａ 、 ６−ｂ 、 ６−ｃ 。 ６−ｄ、６−ｅ・・・・・・第２のトランジスタＱ２の
エミッタ領域、７・・・・・・低抵抗配線材料、８・・
・・・・第１のトランジスタＱｌのベース直列抵抗成分
％ ９−ａ ｒ ９−ｂ＋ ９−ＣＨ９ｄ ＊ ９
ｅ ”・”’第２のトランジスタＱ２のベース直列抵抗
成分、１０・・・・・・高濃度半導体領域。 代理人 弁理士 内 原 晋 （Ｑ）７ 第 １ 閏 （ａ−） ７ 処２ ＠ 第３ 図 栴４＠
タ群の平面図、第１図（ｂ）は第１図ｆａｔの等価回路
図、第２図ｔａｌは従来のカレントミラー回路の構成を
示すトランジスタ群の平面図、および第２図（ｂ）はそ
の等価回路図、第３図および第４図はそれぞれ本発明の
第２．第３の実施例を示す第１のトランジスタの平面図
を示す。１・・・・・・第１のトランジスタＱ１のコレ
クタ電極、２・・・・・・第２のトランジスタＱ２のコ
レクタ電極、３・・・・・・第１のトランジスタＱ１の
ベース領域、４・・・・・・第２のトランジスタＱ２の
ベース領域、５・・・・・・第１のトランジスタＱｌの
エミッタ領域、６−ａ 、 ６−ｂ 、 ６−ｃ 。 ６−ｄ、６−ｅ・・・・・・第２のトランジスタＱ２の
エミッタ領域、７・・・・・・低抵抗配線材料、８・・
・・・・第１のトランジスタＱｌのベース直列抵抗成分
％ ９−ａ ｒ ９−ｂ＋ ９−ＣＨ９ｄ ＊ ９
ｅ ”・”’第２のトランジスタＱ２のベース直列抵抗
成分、１０・・・・・・高濃度半導体領域。 代理人 弁理士 内 原 晋 （Ｑ）７ 第 １ 閏 （ａ−） ７ 処２ ＠ 第３ 図 栴４＠
Claims (1)
- 第１のトランジスタおよび該第１のトランジスタのエミ
ッタ領域と同じ形状のエミッタ領域をｎ倍個有する第２
のトランジスタを用いて構成されたカレントミラー回路
を有する半導体集積回路装置に於いて、前記第１のトラ
ンジスタは該トランジスタのベース直列抵抗成分成形部
分を有することを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60153517A JPS6214456A (ja) | 1985-07-11 | 1985-07-11 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60153517A JPS6214456A (ja) | 1985-07-11 | 1985-07-11 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6214456A true JPS6214456A (ja) | 1987-01-23 |
| JPH0442827B2 JPH0442827B2 (ja) | 1992-07-14 |
Family
ID=15564265
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60153517A Granted JPS6214456A (ja) | 1985-07-11 | 1985-07-11 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6214456A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0289341A (ja) * | 1988-09-27 | 1990-03-29 | Matsushita Electron Corp | 半導体集積回路 |
| US5744855A (en) * | 1994-12-02 | 1998-04-28 | Mitsubishi Denki Kabushiki Kaisha | Single-poly-type bipolar transistor |
| US7235860B2 (en) | 2001-07-27 | 2007-06-26 | Nec Electronics Corporation | Bipolar transistor including divided emitter structure |
-
1985
- 1985-07-11 JP JP60153517A patent/JPS6214456A/ja active Granted
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0289341A (ja) * | 1988-09-27 | 1990-03-29 | Matsushita Electron Corp | 半導体集積回路 |
| US5744855A (en) * | 1994-12-02 | 1998-04-28 | Mitsubishi Denki Kabushiki Kaisha | Single-poly-type bipolar transistor |
| US7235860B2 (en) | 2001-07-27 | 2007-06-26 | Nec Electronics Corporation | Bipolar transistor including divided emitter structure |
| US7239007B2 (en) | 2001-07-27 | 2007-07-03 | Nec Electronics Corporation | Bipolar transistor with divided base and emitter regions |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0442827B2 (ja) | 1992-07-14 |
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