JPH01220843A - マスタースライス集積回路 - Google Patents
マスタースライス集積回路Info
- Publication number
- JPH01220843A JPH01220843A JP4657288A JP4657288A JPH01220843A JP H01220843 A JPH01220843 A JP H01220843A JP 4657288 A JP4657288 A JP 4657288A JP 4657288 A JP4657288 A JP 4657288A JP H01220843 A JPH01220843 A JP H01220843A
- Authority
- JP
- Japan
- Prior art keywords
- chips
- integrated circuit
- chip
- wirings
- scribe region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 claims description 4
- 230000002093 peripheral effect Effects 0.000 abstract 1
- 230000010354 integration Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野］
本発明は同一の半導体ウェハに形成される複数個の集積
回路チップで構成するマスタースライス集積回路に関す
る。
回路チップで構成するマスタースライス集積回路に関す
る。
（従来の技術〕
従来、−枚の半導体ウェハに形成した同一の素子構成を
有する複数のチップに対して、配線パターンのみ変更し
た回路を構成することにより多品種の集積回路を構成す
るマスタースライス集積回路が実用化されている。
有する複数のチップに対して、配線パターンのみ変更し
た回路を構成することにより多品種の集積回路を構成す
るマスタースライス集積回路が実用化されている。
例えば、第３図に示すように、−枚の半導体ウェハに、
素子構成が同じ複数（４個）のチップ１〜４を形成し、
これらのチップに対して夫々同じ或いは異なる配線パタ
ーンを形成することにより回路構成が同じ或いは相違し
た、各種の集積回路Ｆ〜■を形成している。
素子構成が同じ複数（４個）のチップ１〜４を形成し、
これらのチップに対して夫々同じ或いは異なる配線パタ
ーンを形成することにより回路構成が同じ或いは相違し
た、各種の集積回路Ｆ〜■を形成している。
上述した従来のマスタースライス集積回路では、各チッ
プはスクライブ領域により規定されており、形成される
集積回路はこのチップ単位の素子規模として構成される
。このため、これ以上の素子規模の回路を構成する場合
には、素子規模の大きな別のチップに形成するか、或い
は回路構成を分割°して複数の別個の集積回路として構
成したものを−の基板に夫々搭載して配線接続する構成
がとられている。
プはスクライブ領域により規定されており、形成される
集積回路はこのチップ単位の素子規模として構成される
。このため、これ以上の素子規模の回路を構成する場合
には、素子規模の大きな別のチップに形成するか、或い
は回路構成を分割°して複数の別個の集積回路として構
成したものを−の基板に夫々搭載して配線接続する構成
がとられている。
しかしながら、前者の構成では素子規模の異なるチップ
を複数種類用意する必要があり、生産及びその管理が面
倒になるという問題がある。また、後者の構成ではチッ
プ相互を別の配線で接続するために、■チップで構成し
た回路と同等の特性を得ることが難しいという問題があ
る。
を複数種類用意する必要があり、生産及びその管理が面
倒になるという問題がある。また、後者の構成ではチッ
プ相互を別の配線で接続するために、■チップで構成し
た回路と同等の特性を得ることが難しいという問題があ
る。
本発明は素子規模の異なる集積回路を一種類のチップで
構成して、前記各問題を解消したマスタースライス集積
回路を提供することを目的としている。
構成して、前記各問題を解消したマスタースライス集積
回路を提供することを目的としている。
本発明のマスタースライス集積回路は、同一の半導体ウ
ェハに形成され、スクライブ領域によって区画された同
一或いは異なる素子構成をした複数個のチップを、スク
ライブ領域を横切る配線によって相互に接続し、これら
の相互接続されたチップで１つの集積回路を構成してい
る。
ェハに形成され、スクライブ領域によって区画された同
一或いは異なる素子構成をした複数個のチップを、スク
ライブ領域を横切る配線によって相互に接続し、これら
の相互接続されたチップで１つの集積回路を構成してい
る。
上述した構成では、相互接続するチップ数を任意に設定
することにより、大きな素子規模の集積回路や異なる素
子規模の集積回路を１つの素子規模のチップで構成でき
る。
することにより、大きな素子規模の集積回路や異なる素
子規模の集積回路を１つの素子規模のチップで構成でき
る。
次に、本発明を図面を参照して説明する。
第１図は本発明の第１実施例の概略平面図である。ここ
では−枚のウェハに形成した４つのチップ１〜４を図示
しており、各チップ１は夫々間−又は異なる内部回路１
１〜１４が形成され、かつ各チップ１〜４の周辺部には
夫々電極パッド２１〜２４が形成されている。また、各
チップ１〜４はスクライブ領域５によって区画されてい
る。
では−枚のウェハに形成した４つのチップ１〜４を図示
しており、各チップ１は夫々間−又は異なる内部回路１
１〜１４が形成され、かつ各チップ１〜４の周辺部には
夫々電極パッド２１〜２４が形成されている。また、各
チップ１〜４はスクライブ領域５によって区画されてい
る。
そして、ここではチップ１と２を夫々−組とし、内部回
路１１と１２を前記スクライブ領域５を横切る配線６に
より相互に接続し、これらで所望の集積回路Ａを構成し
ている。同様にチップ３と４を一組とし、内部回路１３
と１４を前記スクライブ領域５を横切る配線７により相
互に接続し、所望の集積回路Ｂを構成している。この場
合、配線７と８のパターンを変えることにより、夫々異
なる集積回路Ａ、Ｂが構成される しかる上で、後の工程においてスクライブ領域５を図示
破線で示すように切断することにより、集積回路Ａ、Ｂ
を独立したマスタースライス集積回路として構成できる
。
路１１と１２を前記スクライブ領域５を横切る配線６に
より相互に接続し、これらで所望の集積回路Ａを構成し
ている。同様にチップ３と４を一組とし、内部回路１３
と１４を前記スクライブ領域５を横切る配線７により相
互に接続し、所望の集積回路Ｂを構成している。この場
合、配線７と８のパターンを変えることにより、夫々異
なる集積回路Ａ、Ｂが構成される しかる上で、後の工程においてスクライブ領域５を図示
破線で示すように切断することにより、集積回路Ａ、Ｂ
を独立したマスタースライス集積回路として構成できる
。
したがって、この構成ではチップ１〜４の素子規模が小
さい場合でも、２つのチップを一組として構成すること
により、集積回路Ａ、Ｂのように２倍の素子規模を有す
る集積回路が構成できる。
さい場合でも、２つのチップを一組として構成すること
により、集積回路Ａ、Ｂのように２倍の素子規模を有す
る集積回路が構成できる。
第２図は本発明の第２実施例の概略平面図であり、第１
図と同一部分には同一符号を付しである。
図と同一部分には同一符号を付しである。
この実施例では、チップ１と２を一組とし、夫々の内部
回路１１．１２をスクライブ領域５を横切る配線６によ
って相互に接続して集積回路Ｃを構成する。また、チッ
プ３．４は夫々独立したチップとし、チップ内での配線
（図示せず）により比較的規模の小さい集積回路り、Ｅ
を構成している。
回路１１．１２をスクライブ領域５を横切る配線６によ
って相互に接続して集積回路Ｃを構成する。また、チッ
プ３．４は夫々独立したチップとし、チップ内での配線
（図示せず）により比較的規模の小さい集積回路り、Ｅ
を構成している。
この構成では、チップ２個で形成される集積回路と、チ
ップ１個で形成される集積回路のように、素子規模の異
なる集積回路を一枚のウェハに混在させることができる
。
ップ１個で形成される集積回路のように、素子規模の異
なる集積回路を一枚のウェハに混在させることができる
。
ここで、必要に応じて３個以上のチップをスクライブ領
域を横切る配線によって接続して極めて大きな規模の集
積回路を構成することも可能である。
域を横切る配線によって接続して極めて大きな規模の集
積回路を構成することも可能である。
以上説明したように本発明は、スクライブ領域によって
区画された複数個のチップを、スクライブ領域を横切る
配線によって相互に接続して１つの集積回路を構成する
ので、相互接続するチップ数を任意に設定することによ
り、大きな素子規模の集積回路や異なる素子規模の集積
回路を１つの素子規模のチップで構成できる。また、同
一のウェハに素子規模の異なる集積回路が構成できるの
で、規模の異なるチップを用意する必要はなく、生産及
び管理を容易なものにできる。更に、複数のチップはウ
ェハ上で配線して相互接続しているので、単一のチップ
で構成した集積回路と同等の特性が得られることは言う
までもない。
区画された複数個のチップを、スクライブ領域を横切る
配線によって相互に接続して１つの集積回路を構成する
ので、相互接続するチップ数を任意に設定することによ
り、大きな素子規模の集積回路や異なる素子規模の集積
回路を１つの素子規模のチップで構成できる。また、同
一のウェハに素子規模の異なる集積回路が構成できるの
で、規模の異なるチップを用意する必要はなく、生産及
び管理を容易なものにできる。更に、複数のチップはウ
ェハ上で配線して相互接続しているので、単一のチップ
で構成した集積回路と同等の特性が得られることは言う
までもない。
第１図は本発明の第１実施例の概略平面図、第２図は本
発明の第２実施例の概略平面図、第３図は従来構成の概
略平面図である。 １〜４・・・チップ、５・・・スクライブ領域、６．７
・・・スクライブ領域を横切る配線、１１〜１４・・・
内部回路、２１〜２４・・・電極パッド、Ａ−Ｉ・・・
集積回路。 第１図 第２図 第３図
発明の第２実施例の概略平面図、第３図は従来構成の概
略平面図である。 １〜４・・・チップ、５・・・スクライブ領域、６．７
・・・スクライブ領域を横切る配線、１１〜１４・・・
内部回路、２１〜２４・・・電極パッド、Ａ−Ｉ・・・
集積回路。 第１図 第２図 第３図
Claims (1)
- １、同一の半導体ウェハに形成され、スクライブ領域に
よって区画された同一或いは異なる素子構成をした複数
個のチップを、前記スクライブ領域を横切る配線によっ
て相互に接続し、これらの相互接続されたチップで１つ
の集積回路を構成したことを特徴とするマスタースライ
ス集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4657288A JPH01220843A (ja) | 1988-02-29 | 1988-02-29 | マスタースライス集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4657288A JPH01220843A (ja) | 1988-02-29 | 1988-02-29 | マスタースライス集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01220843A true JPH01220843A (ja) | 1989-09-04 |
Family
ID=12751028
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4657288A Pending JPH01220843A (ja) | 1988-02-29 | 1988-02-29 | マスタースライス集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01220843A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001099194A2 (en) * | 2000-06-16 | 2001-12-27 | Infineon Technologies North America Corp. | Semiconductor arrangement |
| JP2002280521A (ja) * | 2001-03-21 | 2002-09-27 | Samsung Electronics Co Ltd | 集積回路構造をもつウェハ、集積回路メモリチップ、メモリ素子および集積回路メモリ製造方法 |
| WO2001099188A3 (en) * | 2000-06-16 | 2003-04-24 | Infineon Technologies Corp | Semiconductor package and method |
| JP2014186509A (ja) * | 2013-03-22 | 2014-10-02 | Research Organization Of Information & Systems | 半導体チップ、半導体チップ接続システム |
-
1988
- 1988-02-29 JP JP4657288A patent/JPH01220843A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001099194A2 (en) * | 2000-06-16 | 2001-12-27 | Infineon Technologies North America Corp. | Semiconductor arrangement |
| WO2001099194A3 (en) * | 2000-06-16 | 2002-05-02 | Infineon Technologies Corp | Semiconductor arrangement |
| WO2001099188A3 (en) * | 2000-06-16 | 2003-04-24 | Infineon Technologies Corp | Semiconductor package and method |
| US6730989B1 (en) | 2000-06-16 | 2004-05-04 | Infineon Technologies Ag | Semiconductor package and method |
| US6815803B1 (en) | 2000-06-16 | 2004-11-09 | Infineon Technologies Ag | Multiple chip semiconductor arrangement having electrical components in separating regions |
| US7060529B2 (en) | 2000-06-16 | 2006-06-13 | Infineon Technologies Ag | Multiple chip semiconductor arrangement having electrical components in separating regions |
| JP2002280521A (ja) * | 2001-03-21 | 2002-09-27 | Samsung Electronics Co Ltd | 集積回路構造をもつウェハ、集積回路メモリチップ、メモリ素子および集積回路メモリ製造方法 |
| JP2014186509A (ja) * | 2013-03-22 | 2014-10-02 | Research Organization Of Information & Systems | 半導体チップ、半導体チップ接続システム |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH01220843A (ja) | マスタースライス集積回路 | |
| JPH0348669B2 (ja) | ||
| JPS59197151A (ja) | 半導体集積回路装置 | |
| JPS6290948A (ja) | 半導体集積回路装置 | |
| JPS5928359A (ja) | 集積回路装置の製造方法 | |
| JPS63308344A (ja) | マスタ−スライス型半導体集積回路装置の製造方法 | |
| JPS60121756A (ja) | 半導体集積回路装置 | |
| JPS58207653A (ja) | 半導体集積回路用マスタ・ウェ−ハ | |
| JPH0475665B2 (ja) | ||
| JP2766857B2 (ja) | 半導体集積回路装置形成ウエファ | |
| JPS6233441A (ja) | 半導体集積回路 | |
| JPS59145542A (ja) | 大規模集積回路 | |
| JPH0324763A (ja) | マスタスライス方式集積回路装置の形成方法 | |
| JPH0360143A (ja) | 半導体集積回路 | |
| JPS6226186B2 (ja) | ||
| JPH02254740A (ja) | 半導体集積回路およびその製造に用いるマスク | |
| JPS5858809B2 (ja) | 半導体装置の製造方法 | |
| JPS601844A (ja) | 半導体集積回路装置 | |
| JPS63234553A (ja) | 半導体集積回路装置 | |
| JPH0282647A (ja) | 半導体集積回路およびその製造方法 | |
| JPS6252943A (ja) | 半導体装置 | |
| JPS62131540A (ja) | 集積回路の配線設計法 | |
| JPS621244A (ja) | マスタ−スライス型半導体装置 | |
| JPH04368175A (ja) | マスタスライスｌｓｉ | |
| JPS63291452A (ja) | システム機能を備えた半導体集積回路装置 |