JPS63308344A - マスタ−スライス型半導体集積回路装置の製造方法 - Google Patents
マスタ−スライス型半導体集積回路装置の製造方法Info
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- JPS63308344A JPS63308344A JP62145621A JP14562187A JPS63308344A JP S63308344 A JPS63308344 A JP S63308344A JP 62145621 A JP62145621 A JP 62145621A JP 14562187 A JP14562187 A JP 14562187A JP S63308344 A JPS63308344 A JP S63308344A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 13
- 238000004519 manufacturing process Methods 0.000 title claims description 8
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- 235000012431 wafers Nutrition 0.000 description 18
- 238000007796 conventional method Methods 0.000 description 2
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマスタースライス型半導体集積回路装置の製造
方法に関する。
方法に関する。
従来の゛マスタースライス型半導体集積回路装置の製造
方法は、集積化する回路規模に応じてユーザー側が使い
分は可能な様に、大規模マスターチップ、中規模マスタ
ーチップ、小規模マスターチップ等複数種類のマスター
チップをそれぞれ独立に開発していた。
方法は、集積化する回路規模に応じてユーザー側が使い
分は可能な様に、大規模マスターチップ、中規模マスタ
ーチップ、小規模マスターチップ等複数種類のマスター
チップをそれぞれ独立に開発していた。
また、このようなそれぞれのマスターチップに対応する
基本回路領域が形成されたマスターウェーハは、第３図
に示すように、半導体ウェー八１ｂ上に、縦横それぞれ
の方向に複数のスクライブ線２ａを設け、これらスクラ
イブ線２ａで囲まれた領域に、回路規模に応じた数の基
本セルを配列して基本回路領域６を形成し、更にｔ極パ
ッド５′ｆ。
基本回路領域が形成されたマスターウェーハは、第３図
に示すように、半導体ウェー八１ｂ上に、縦横それぞれ
の方向に複数のスクライブ線２ａを設け、これらスクラ
イブ線２ａで囲まれた領域に、回路規模に応じた数の基
本セルを配列して基本回路領域６を形成し、更にｔ極パ
ッド５′ｆ。
形成して製作されていた。
ソシテ、このマスターウェーハの各基本回路領域６にユ
ーザー側の要求に応じて配線等が施こされて所定の機能
をもつ集積回路が形成され、スクライブ線２ａに従って
スクライプされる構成となっていた。
ーザー側の要求に応じて配線等が施こされて所定の機能
をもつ集積回路が形成され、スクライブ線２ａに従って
スクライプされる構成となっていた。
上述した従来のマスタースライス型半導体集積回路装置
の製造方法は、回路規模に応じてチップサイズの真る数
福類のマスターチップをそれぞれ開発し、これらマスタ
ーチップに対応する基９零回路領域をそれぞれもつマス
ターウェーハを裏作し、各基本回路領域に所定の配線等
を施して集積回路を形成しスクライプする構成となって
いるので、開発期間が長く、開発コストが増大するとい
う欠点があった。
の製造方法は、回路規模に応じてチップサイズの真る数
福類のマスターチップをそれぞれ開発し、これらマスタ
ーチップに対応する基９零回路領域をそれぞれもつマス
ターウェーハを裏作し、各基本回路領域に所定の配線等
を施して集積回路を形成しスクライプする構成となって
いるので、開発期間が長く、開発コストが増大するとい
う欠点があった。
又、数種類のマスターウェーハを、それぞれ独立にスト
ック生産する必要があり、製品所要数が急変した場合、
迅速な対応が不可能になるという欠点があった。
ック生産する必要があり、製品所要数が急変した場合、
迅速な対応が不可能になるという欠点があった。
本発明の目的は、開発期間を短縮し開発コストを低減す
ることができ、かつ製品所要数が急変して回路規模の異
なるチップが必要になっても迅速に対応することができ
るマスタースライス型半導体集積回路装置の製造方法を
提供することシである。
ることができ、かつ製品所要数が急変して回路規模の異
なるチップが必要になっても迅速に対応することができ
るマスタースライス型半導体集積回路装置の製造方法を
提供することシである。
本発明のマスタースライス型半導体集積回路装置の製造
方法は、牛導体ワエーハ上に、縦横それぞれの方向に複
数の第１のスクライプｍｔ設定し、これら第１のスクラ
イブ線の間に少なくとも１本の第２のスクライブ線を設
定し、これらスクライブ線で囲まれた最小単位の領域に
最小規模の回路を構成するに必要な基本セルを配列した
基本回路領域を形成し、回路規模に応じ、これら基本回
路領域を単独でまたは複数結合して所定の機能の集積回
路を形成し、前記スクライブ線に従って前記集積回路単
位にスクライプする構成を有している。
方法は、牛導体ワエーハ上に、縦横それぞれの方向に複
数の第１のスクライプｍｔ設定し、これら第１のスクラ
イブ線の間に少なくとも１本の第２のスクライブ線を設
定し、これらスクライブ線で囲まれた最小単位の領域に
最小規模の回路を構成するに必要な基本セルを配列した
基本回路領域を形成し、回路規模に応じ、これら基本回
路領域を単独でまたは複数結合して所定の機能の集積回
路を形成し、前記スクライブ線に従って前記集積回路単
位にスクライプする構成を有している。
−〔実施例〕
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第１の実施例を説明するためのマスタ
ーウェーハの平面図である。
ーウェーハの平面図である。
まず、半導体ウェーハ１上に回路規模の大きいマスター
チップに対応する集積回路が形成できるように複数の第
１のスクライブ線２を設定し、これら６第１のスクライ
ブ線２の間に少なくとも１本の第２のスクライブ線３を
設定する。
チップに対応する集積回路が形成できるように複数の第
１のスクライブ線２を設定し、これら６第１のスクライ
ブ線２の間に少なくとも１本の第２のスクライブ線３を
設定する。
次に、これらスクライプ線２．３で囲まれた最小単位の
領域に、最小規模の回路を構成するに必要な基本セルを
配列した基本回路領域４ａ〜４ｄと電極パッド５とを形
成してマスターウェーハが形成される。
領域に、最小規模の回路を構成するに必要な基本セルを
配列した基本回路領域４ａ〜４ｄと電極パッド５とを形
成してマスターウェーハが形成される。
次に、必要とする回路規模に応じ、基本回路領域４ａ〜
４ｄ単独で、または基本回路領域４ａ〜４ｄを所定の数
だけ結合して配線等を施し、所定の機能をもつ集積回路
を形成する。
４ｄ単独で、または基本回路領域４ａ〜４ｄを所定の数
だけ結合して配線等を施し、所定の機能をもつ集積回路
を形成する。
そして第１及び第２のスクライプ線２，３に従って集積
回路単位にスクライプし、回路規模に応じた集積回路の
チップが得られる。
回路単位にスクライプし、回路規模に応じた集積回路の
チップが得られる。
このマスターウェーハの各基本回路領域４ａ〜４ｄは、
同一構成のものであってもよいし、異なる構成のもので
あってもよい。
同一構成のものであってもよいし、異なる構成のもので
あってもよい。
このマスターウェーハからは、各基本回路領域４ａ〜４
ｄそれぞれ単独のもの、基本回路領域４ａ−４ｂ、４ａ
−４ｃ、４ｂ−４ｄ、４ｃｍ４ｄ（７）２つ結合のもの
、及び基本回路領域４ａ〜４ｄが４つ結合したものの少
なくとも３種類の回路規模のチップが得られる。
ｄそれぞれ単独のもの、基本回路領域４ａ−４ｂ、４ａ
−４ｃ、４ｂ−４ｄ、４ｃｍ４ｄ（７）２つ結合のもの
、及び基本回路領域４ａ〜４ｄが４つ結合したものの少
なくとも３種類の回路規模のチップが得られる。
第２図は不発明の第２の実施例を説明するためのマスタ
ーウェーハの平面図である。
ーウェーハの平面図である。
このマスター９エーハが第１図に示されたマスターウェ
ーハと相違する点は、第１及び第２のスクライプ線２，
３で囲まれた最小単位の領域の四辺に電極パッド５を設
けた点にある。従って、小規模の回路を構成する場合、
電極パッド５に対する自由度が大きくなるという利点が
ある。
ーハと相違する点は、第１及び第２のスクライプ線２，
３で囲まれた最小単位の領域の四辺に電極パッド５を設
けた点にある。従って、小規模の回路を構成する場合、
電極パッド５に対する自由度が大きくなるという利点が
ある。
以上説明したように本発明は、集積化する回路規模に応
じてマスターウェーハの基本回路領域を単独または複数
結合して集積回路を形成しスクライプする構成とするこ
とによシ、大規模マスターチップ、小規模マスターチッ
プ等それぞれの回路規模専用のマスターチップを開発す
る必要がないので、開発期間の短縮、及び開発コストの
低減をはかることができ、製品所定数が急変して回路規
模の異なるチップが必要となっても迅速に対応すること
ができる効果がある。
じてマスターウェーハの基本回路領域を単独または複数
結合して集積回路を形成しスクライプする構成とするこ
とによシ、大規模マスターチップ、小規模マスターチッ
プ等それぞれの回路規模専用のマスターチップを開発す
る必要がないので、開発期間の短縮、及び開発コストの
低減をはかることができ、製品所定数が急変して回路規
模の異なるチップが必要となっても迅速に対応すること
ができる効果がある。
第１図及び第２図はそれぞれ本発明の第１及び第２の実
施例を説明するためのマスターウェーハの平面図、第３
図は従来のマスタースライス型半導体集積回路装置の製
造方法を説明するためのマスターウェーハの平面図であ
る。 １ 、１ ａ 、 １１）、、、、、、半導体ウェーハ
、２ 、２ａ 。 ３・・・・・・スクライプ線、４ａ〜４ｂ・・・・・・
基本回路領域、５・・・・・・電極パッド、６・・・・
・・基本回路領域。
施例を説明するためのマスターウェーハの平面図、第３
図は従来のマスタースライス型半導体集積回路装置の製
造方法を説明するためのマスターウェーハの平面図であ
る。 １ 、１ ａ 、 １１）、、、、、、半導体ウェーハ
、２ 、２ａ 。 ３・・・・・・スクライプ線、４ａ〜４ｂ・・・・・・
基本回路領域、５・・・・・・電極パッド、６・・・・
・・基本回路領域。
Claims (1)
- 半導体ウェーハ上に、縦横それぞれの方向に複数の第１
のスクライブ線を設定し、これら第１のスクライブ線の
間に少なくとも１本の第２のスクライブ線を設定し、こ
れらスクライブ線で囲まれた最小単位の領域に最小規模
の回路を構成するに必要な基本セルを配列した基本回路
領域を形成し、回路規模に応じこれら基本回路領域を単
独でまたは複数結合して所定の機能の集積回路を形成し
、前記スクライブ線に従って前記集積回路単位にスクラ
イブすることを特徴とするマスタースライス型半導体集
積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62145621A JPS63308344A (ja) | 1987-06-10 | 1987-06-10 | マスタ−スライス型半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62145621A JPS63308344A (ja) | 1987-06-10 | 1987-06-10 | マスタ−スライス型半導体集積回路装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63308344A true JPS63308344A (ja) | 1988-12-15 |
Family
ID=15389250
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62145621A Pending JPS63308344A (ja) | 1987-06-10 | 1987-06-10 | マスタ−スライス型半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63308344A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108269747A (zh) * | 2016-12-30 | 2018-07-10 | 亚德诺半导体集团 | 具有划片槽导体的半导体晶片和相关方法 |
| EP3439032A1 (en) * | 2017-08-04 | 2019-02-06 | MediaTek Inc. | Semiconductor package assembly and method for forming the same |
-
1987
- 1987-06-10 JP JP62145621A patent/JPS63308344A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108269747A (zh) * | 2016-12-30 | 2018-07-10 | 亚德诺半导体集团 | 具有划片槽导体的半导体晶片和相关方法 |
| EP3439032A1 (en) * | 2017-08-04 | 2019-02-06 | MediaTek Inc. | Semiconductor package assembly and method for forming the same |
| TWI676240B (zh) * | 2017-08-04 | 2019-11-01 | 聯發科技股份有限公司 | 半導體封裝組件及其形成方法 |
| US10497689B2 (en) | 2017-08-04 | 2019-12-03 | Mediatek Inc. | Semiconductor package assembly and method for forming the same |
| US10903198B2 (en) | 2017-08-04 | 2021-01-26 | Mediatek Inc | Semiconductor package assembly and method for forming the same |
| EP4235766A3 (en) * | 2017-08-04 | 2023-10-04 | MediaTek Inc. | Semiconductor package assembly and method for forming the same |
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