JPH02254740A - 半導体集積回路およびその製造に用いるマスク - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、たとえばバイポーラプロセスのスタンダード
セル化が可能な半導体集積回路およびそのためにレイア
ウトされたマスクに関するものである。

従来の技術 従来の半導体集積回路のマスクは可能な限り、微小な面
積により多くの素子を配置していく方法がとられている
。

発明が解決しようとする課題 しかしながら、近年にみる高集積化、設計時間の短縮化
が求められている中で上記の従来の技術では、これらの
条件を充分に満足させることができなとは云えなかった
。

本発明は上記従来の問題を解決するもので、容易なマス
ク設計が短期間の内に行えるとともに、特性、バランス
等が良好で高集積化された半導体ａｗｔ回路を提供する
ことを目的とするものである。

課題を解決するための手段 上記問題を解決するために本発明の半導体集積回路は、
任意の適当な間隔を有して互いに平行に投けられた電源
ラインと接地ラインの間にトランジスタ、抵抗および容
量等をプロセスルールに従って配置した複数のブロック
からなるものである。

さらに本発明のマスクは、くし形状に配置された電源ラ
インおよび接地ラインのレイアウトと、これら電源ライ
ンと接地ラインの間に並べられた任意の組み合せが可能
なブロック状のセルパターンのレイアウトとを有するよ
うに構成されたものである。

作用 上記構成により、短期間に非常に容易に高集積度の半導
体集積回路のマスク設計が行えるとともに、回路解析等
による素子検索も容易になり、ブロックごとにセル登録
することによりスタンダードセルとして扱え、特性、バ
ランスなどを重視したマスク設定が可能である。

実施例 以下本発明の一実施例を図面に基づいて説明する。

第１図は本発明の一実施例におけるマスクレイアウトを
示すパターン図である。第１図において、電源ライン１
と接地ライン２が任意の適当な間隔を有して互いに平行
になるようにくし形状にレイアウトされ、それらの内に
任意に組み合せることが可能な複数のブロック状のセル
パターン３を並べることでマスクを構成しており、周辺
部には複数のバッド４が設けられている。もちろん、こ
のセルパターンはプロセスルールを満足していて、特性
等においても高信頼性があるものである。バランスの要
求されるパターンには、同一寸法、同一形状のものが隣
接して配置される。バッド４からの配線には電源ライン
やＧＮＤラインとは異なる層のアルミニウムを用いるこ
とによって容易に配線することができる。

また、プロセスルールに従って登録されたセルパターン
を用意することで自動設計などに応用することができる
。

発明の効果 以上のように、本発明によれば、ブロック毎にセル登録
することによりスタンダードセルとして扱え、半導体集
積回路のマスク設計をより早く、容易にし、かつ自！ｂ
設計等に適したマスクが得られるものであり、さらに特
性、バランス等の良好な高集積化された半導体集積回路
が得られる。

【図面の簡単な説明】

第１図は本発明における一実施例のマスクレイアウトパ
ターン図である。 ｌ・・・電源ライン、２・・・接地ライン、３・・・ブ
ロック状のセルパターン、４・・・バッド。 代理人　　　森　　本　　義　　弘 第１図 、−，１Δにう４７ ２、−６挿ｒ也ライン ３−　フ゛０−／７択のそルベクーシ ４・−ｌ？ツＹ゛

Claims (1)

1. 【特許請求の範囲】 １、任意の適当な間隔を有して互いに平行に設けられた
   電源ラインとＧＮＤラインの間にトランジスタ、抵抗お
   よび容量等をプロセスルールに従つて配置した複数のブ
   ロックよりなる半導体集積回路。 ２、くし形状に配置された電源ラインおよびＧＮＤライ
   ンのレイアウトと、これら電源ラインとＧＮＤラインの
   間に並べられた任意の組み合せが可能なブロック状のセ
   ルパターンのレイアウトとを有する半導体集積回路のマ
   スク。