JPH08172175A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH08172175A JPH08172175A JP31497294A JP31497294A JPH08172175A JP H08172175 A JPH08172175 A JP H08172175A JP 31497294 A JP31497294 A JP 31497294A JP 31497294 A JP31497294 A JP 31497294A JP H08172175 A JPH08172175 A JP H08172175A
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- Japan
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- integrated circuit
- semiconductor integrated
- block
- power supply
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Abstract
(57)【要約】
【目的】 各種回路を構成することができる各種素子を
内蔵したブロックをひとつのセルとし、該セルを集めて
配置するマクロセル方式によりバルクを形成し、各ブロ
ックを通る電源ライン５、６、グランドライン７、１０
等の共通ラインの位置を固定することにより配線の設計
効率及びＩＣの品質を向上させることができる半導体集
積回路を提供すること。 【構成】 マクロセル方式により、ＩＣチップの一辺に
入力ブロック１が配置され、前記一辺の対辺に出力ブロ
ック２が配置され、入力ブロック１と出力ブロック２と
の間には電源ブロック３及び素子配置ブロック４ａ〜４
ｈが配置され、これらの各ブロックを通る電源ライン５
及び６、グランドライン７及び１０等の共通ラインの位
置が固定されている半導体集積回路。
内蔵したブロックをひとつのセルとし、該セルを集めて
配置するマクロセル方式によりバルクを形成し、各ブロ
ックを通る電源ライン５、６、グランドライン７、１０
等の共通ラインの位置を固定することにより配線の設計
効率及びＩＣの品質を向上させることができる半導体集
積回路を提供すること。 【構成】 マクロセル方式により、ＩＣチップの一辺に
入力ブロック１が配置され、前記一辺の対辺に出力ブロ
ック２が配置され、入力ブロック１と出力ブロック２と
の間には電源ブロック３及び素子配置ブロック４ａ〜４
ｈが配置され、これらの各ブロックを通る電源ライン５
及び６、グランドライン７及び１０等の共通ラインの位
置が固定されている半導体集積回路。
Description
【０００１】
【産業上の利用分野】本発明はトランジスタや抵抗など
の素子が作り込まれた領域（バルク）を共通とし、コン
タクトや配線を変更することで抵抗値や回路の接続を変
え、ユ−ザ−の希望する機能・特性を有する専用ＩＣを
作成することができる半導体集積回路に関する。
の素子が作り込まれた領域（バルク）を共通とし、コン
タクトや配線を変更することで抵抗値や回路の接続を変
え、ユ−ザ−の希望する機能・特性を有する専用ＩＣを
作成することができる半導体集積回路に関する。
【０００２】
【従来の技術】この種の半導体集積回路はトランジスタ
や抵抗等が作り込まれた領域であるバルクを共通とし、
コンタクト及び配線を変えるのみで種々の機能を有する
ＩＣを作成することができるようになっており、共通部
分であるバルクの使用総数を増加させることによりＩＣ
の開発・製造コストを低減させることが可能となってい
る。このため、可能な限り汎用性があり、また、限りあ
るチップサイズ中にできるかぎり多くの素子を内蔵させ
ることができるように共通部分であるバルクがレイアウ
トされている。
や抵抗等が作り込まれた領域であるバルクを共通とし、
コンタクト及び配線を変えるのみで種々の機能を有する
ＩＣを作成することができるようになっており、共通部
分であるバルクの使用総数を増加させることによりＩＣ
の開発・製造コストを低減させることが可能となってい
る。このため、可能な限り汎用性があり、また、限りあ
るチップサイズ中にできるかぎり多くの素子を内蔵させ
ることができるように共通部分であるバルクがレイアウ
トされている。
【０００３】図３に従来の半導体集積回路におけるバル
クレイアウトの一例を示す。図３に示した半導体集積回
路の外周部にはパッド３１が複数個配置され、前記半導
体集積回路の中央部には大電流ＮＰＮトランジシスタが
作り込まれた大電流ＮＰＮトランジスタ配置ブロック３
４及びＰＮＰトランジスタが作り込まれたＰＮＰトラン
ジスタ配置ブロック３５が配置され、大電流トランジス
タ配置ブロック３４及びＰＮＰトランジスタ配置ブロッ
ク３５を間に挟んで小電流ＮＰＮトランジスタが作り込
まれたＮＰＮトランジスタ配置ブロック３３が配置さ
れ、ＮＰＮトランジスタ配置ブロック３３の両側には抵
抗が作り込まれた抵抗配置ブロック３２が配置されてい
る。
クレイアウトの一例を示す。図３に示した半導体集積回
路の外周部にはパッド３１が複数個配置され、前記半導
体集積回路の中央部には大電流ＮＰＮトランジシスタが
作り込まれた大電流ＮＰＮトランジスタ配置ブロック３
４及びＰＮＰトランジスタが作り込まれたＰＮＰトラン
ジスタ配置ブロック３５が配置され、大電流トランジス
タ配置ブロック３４及びＰＮＰトランジスタ配置ブロッ
ク３５を間に挟んで小電流ＮＰＮトランジスタが作り込
まれたＮＰＮトランジスタ配置ブロック３３が配置さ
れ、ＮＰＮトランジスタ配置ブロック３３の両側には抵
抗が作り込まれた抵抗配置ブロック３２が配置されてい
る。
【０００４】図３に示した従来の半導体集積回路におけ
るバルクレイアウトの場合、大電流ＮＰＮトランジスタ
配置ブロック３４がチップの中央に一列に配置されてい
る。
るバルクレイアウトの場合、大電流ＮＰＮトランジスタ
配置ブロック３４がチップの中央に一列に配置されてい
る。
【０００５】
【発明が解決しようとする課題】図３に示したように従
来の半導体集積回路におけるバルクは、素子のマッチン
グや面積効率を重視したレイアウトとなっている。この
ため、入力処理回路あるいは電源回路等の機能ブロック
を構成する場合、上記各配置ブロックに内蔵された素子
から必要な素子を選び出し、それらを配線により接続し
て各種回路を構成しなければならなかった。加えて、電
源（Ｖｃｃ）ラインやグランド（ＧＮＤ）ラインの通し
方も設計者によってマチマチであったので、配線が非常
に複雑になり、ＩＣの設計効率が悪くなるという課題が
あった。
来の半導体集積回路におけるバルクは、素子のマッチン
グや面積効率を重視したレイアウトとなっている。この
ため、入力処理回路あるいは電源回路等の機能ブロック
を構成する場合、上記各配置ブロックに内蔵された素子
から必要な素子を選び出し、それらを配線により接続し
て各種回路を構成しなければならなかった。加えて、電
源（Ｖｃｃ）ラインやグランド（ＧＮＤ）ラインの通し
方も設計者によってマチマチであったので、配線が非常
に複雑になり、ＩＣの設計効率が悪くなるという課題が
あった。
【０００６】本発明は上記課題に鑑みなされたものであ
り、各種回路を構成することができる各種素子を内蔵し
たブロックを一つのセルとし、該セルを集めて配置する
マクロセル方式によりバルクを形成し、かつ各ブロック
を通る電源ライン、グランドライン等の共通ラインの位
置を固定することでＩＣの設計効率及び品質を向上させ
ることができる半導体集積回路を提供することを目的と
している。
り、各種回路を構成することができる各種素子を内蔵し
たブロックを一つのセルとし、該セルを集めて配置する
マクロセル方式によりバルクを形成し、かつ各ブロック
を通る電源ライン、グランドライン等の共通ラインの位
置を固定することでＩＣの設計効率及び品質を向上させ
ることができる半導体集積回路を提供することを目的と
している。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に本発明に係る半導体集積回路（１）は、各種回路を構
成することができる各種素子を内蔵したブロックを一つ
のセルとし、該セルを集めてバルクを形成するマクロセ
ル方式の半導体集積回路において、電源ライン、グラン
ドライン等の共通ラインの位置が固定されていることを
特徴としている。
に本発明に係る半導体集積回路（１）は、各種回路を構
成することができる各種素子を内蔵したブロックを一つ
のセルとし、該セルを集めてバルクを形成するマクロセ
ル方式の半導体集積回路において、電源ライン、グラン
ドライン等の共通ラインの位置が固定されていることを
特徴としている。
【０００８】また本発明に係る半導体集積回路（２）
は、上記半導体集積回路（１）において、抵抗の島を逆
バイアス状態に維持するためのコンタクトが前記電源ラ
インの近傍に配置されていることを特徴としている。
は、上記半導体集積回路（１）において、抵抗の島を逆
バイアス状態に維持するためのコンタクトが前記電源ラ
インの近傍に配置されていることを特徴としている。
【０００９】また本発明に係る半導体集積回路（３）
は、上記半導体集積回路（１）において、基板の電位を
最低電位に安定させるためのサブコンタクトが前記グラ
ンドラインの近傍に配置されていることを特徴としてい
る。
は、上記半導体集積回路（１）において、基板の電位を
最低電位に安定させるためのサブコンタクトが前記グラ
ンドラインの近傍に配置されていることを特徴としてい
る。
【００１０】また本発明に係る半導体集積回路（４）
は、上記半導体集積回路（１）において、ＭＯＳ容量等
の素子のサイズが大きく、かつ使用しない場合にも配線
層を被せておかなければならない素子が前記グランドラ
インに沿って配置されていることを特徴としている。
は、上記半導体集積回路（１）において、ＭＯＳ容量等
の素子のサイズが大きく、かつ使用しない場合にも配線
層を被せておかなければならない素子が前記グランドラ
インに沿って配置されていることを特徴としている。
【００１１】
半導体集積回路（１） 前記マクロセル方式によりバルクを形成する場合、トラ
ンジスタ、抵抗及びコンデンサ等の各種素子が入力処理
回路、出力回路、電源回路等の各種回路を構成するため
の機能ブロック（セル）にまとめられる。そして、入力
処理回路を構成するための機能ブロック、出力回路を構
成するための機能ブロック、電源回路を構成するための
機能ブロック等の各機能ブロックがＩＣの設計に従って
基板上に配置され、バルクが形成される。その場合、Ｉ
Ｃの用途によっては上記機能ブロックの配置を共通にす
ることができる。例えば、自動車用ＩＣとして用いられ
る場合などがそうである。
ンジスタ、抵抗及びコンデンサ等の各種素子が入力処理
回路、出力回路、電源回路等の各種回路を構成するため
の機能ブロック（セル）にまとめられる。そして、入力
処理回路を構成するための機能ブロック、出力回路を構
成するための機能ブロック、電源回路を構成するための
機能ブロック等の各機能ブロックがＩＣの設計に従って
基板上に配置され、バルクが形成される。その場合、Ｉ
Ｃの用途によっては上記機能ブロックの配置を共通にす
ることができる。例えば、自動車用ＩＣとして用いられ
る場合などがそうである。
【００１２】一般に自動車用ＩＣでは、各種センサから
の信号を受信し、これらの信号を内部回路で処理した
後、マイクロコンピュ−タ等に出力するというパタ−ン
が多い。また、自動車用ＩＣでは、イグニッションノイ
ズ等のサ−ジノイズから内部回路を保護する必要から、
入力端子の近傍にクランプ回路等のサ−ジ保護回路が配
置される場合が多い。したがって自動車用ＩＣとして用
いる場合、例えば図１に示したように、ＩＣチップの一
辺に沿ってサ−ジ保護回路を構成することができる入力
ブロック１を配置し、前記一辺の対辺に沿ってマイクロ
コンピュ−タ等に出力するための出力ブロック２を配置
し、入力ブロック１と出力ブロック２との間に電源ブロ
ック３及びトランジスタ、抵抗等の前記内部回路を構成
するための素子が素子のマッチングを考慮して配置され
た素子配置ブロック４ａ〜４ｈを配置したバルクレイア
ウトが考えられる。図１に示したようにバルクのレイア
ウトを行うと、入力ブロック１、出力ブロック２及び電
源ブロック３を共通に使用することができ、素子配置ブ
ロック４に配置された各素子を接続して必要とする機能
を持った内部回路を構成するのみで、サ−ジノイズ保護
機能を備えた各種信号処理ＩＣを構成することが可能で
ある。
の信号を受信し、これらの信号を内部回路で処理した
後、マイクロコンピュ−タ等に出力するというパタ−ン
が多い。また、自動車用ＩＣでは、イグニッションノイ
ズ等のサ−ジノイズから内部回路を保護する必要から、
入力端子の近傍にクランプ回路等のサ−ジ保護回路が配
置される場合が多い。したがって自動車用ＩＣとして用
いる場合、例えば図１に示したように、ＩＣチップの一
辺に沿ってサ−ジ保護回路を構成することができる入力
ブロック１を配置し、前記一辺の対辺に沿ってマイクロ
コンピュ−タ等に出力するための出力ブロック２を配置
し、入力ブロック１と出力ブロック２との間に電源ブロ
ック３及びトランジスタ、抵抗等の前記内部回路を構成
するための素子が素子のマッチングを考慮して配置され
た素子配置ブロック４ａ〜４ｈを配置したバルクレイア
ウトが考えられる。図１に示したようにバルクのレイア
ウトを行うと、入力ブロック１、出力ブロック２及び電
源ブロック３を共通に使用することができ、素子配置ブ
ロック４に配置された各素子を接続して必要とする機能
を持った内部回路を構成するのみで、サ−ジノイズ保護
機能を備えた各種信号処理ＩＣを構成することが可能で
ある。
【００１３】マクロセル方式を採ることで図１に示した
入力ブロック１、出力ブロック２及び電源ブロック３の
ように、各種（信号）処理ＩＣを構成するのに共通に使
用することができるブロックを有する場合、上記構成に
係る半導体集積回路（１）にあっては、前記共通に使用
することが可能なブロックに対して電源ライン、グラン
ドライン等の共通ラインの位置が固定される（図１
（ａ）及び（ｂ）参照）。これにより、固定された位置
にある電源ライン及びグランドラインと各ブロックとを
接続するのみで各ブロックに電源レベル及びグランドレ
ベルを供給することが可能になる。
入力ブロック１、出力ブロック２及び電源ブロック３の
ように、各種（信号）処理ＩＣを構成するのに共通に使
用することができるブロックを有する場合、上記構成に
係る半導体集積回路（１）にあっては、前記共通に使用
することが可能なブロックに対して電源ライン、グラン
ドライン等の共通ラインの位置が固定される（図１
（ａ）及び（ｂ）参照）。これにより、固定された位置
にある電源ライン及びグランドラインと各ブロックとを
接続するのみで各ブロックに電源レベル及びグランドレ
ベルを供給することが可能になる。
【００１４】以上から分かるように、マクロセル方式を
採用した上記構成に係る半導体集積回路（１）を用いれ
ば、図３に示した従来の半導体集積回路を用いる場合に
比べて配線の設計効率を著しく向上させることが可能で
ある。
採用した上記構成に係る半導体集積回路（１）を用いれ
ば、図３に示した従来の半導体集積回路を用いる場合に
比べて配線の設計効率を著しく向上させることが可能で
ある。
【００１５】半導体集積回路（２） 上記構成に係る半導体集積回路（２）にあっては、抵抗
の島を逆バイアス状態に維持するためのコンタクトが前
記固定された電源ラインの近傍に配置されるので、島電
位を容易にとることができ、設計効率が向上する。
の島を逆バイアス状態に維持するためのコンタクトが前
記固定された電源ラインの近傍に配置されるので、島電
位を容易にとることができ、設計効率が向上する。
【００１６】半導体集積回路（３） 従来の半導体集積回路ではサブコンタクトをとる位置が
明確に定まっているわけではなく、スペ−ス的に空いて
おり、かつサブコンタクトを配置することが可能な場所
でのみサブコンタクトをとることが可能であった。その
ため、ＩＣの品種によってサブコンタクトの位置がバラ
バラであり、基板の電位が変動するなどの不具合が生じ
た場合の対応が困難であった。
明確に定まっているわけではなく、スペ−ス的に空いて
おり、かつサブコンタクトを配置することが可能な場所
でのみサブコンタクトをとることが可能であった。その
ため、ＩＣの品種によってサブコンタクトの位置がバラ
バラであり、基板の電位が変動するなどの不具合が生じ
た場合の対応が困難であった。
【００１７】これに対して上記構成に係る半導体集積回
路（３）にあっては、基板の電位を最低電位に安定させ
るためのサブコンタクトが前記固定されたグランドライ
ンの近傍に配置される。グランドラインの位置が固定さ
れていることにより、予め必要なだけのサブコンタクト
を配置しておくことが可能である。したがって、サブコ
ンタクトが不足して基板の電位が変動するといった不具
合をほぼ完全に避けることができ、ＩＣの品質を向上さ
せることが可能である。
路（３）にあっては、基板の電位を最低電位に安定させ
るためのサブコンタクトが前記固定されたグランドライ
ンの近傍に配置される。グランドラインの位置が固定さ
れていることにより、予め必要なだけのサブコンタクト
を配置しておくことが可能である。したがって、サブコ
ンタクトが不足して基板の電位が変動するといった不具
合をほぼ完全に避けることができ、ＩＣの品質を向上さ
せることが可能である。
【００１８】半導体集積回路（４） 上記構成に係る半導体集積回路（４）にあっては、前記
固定されたグランドラインに沿ってＭＯＳ容量等の素子
のサイズが大きく、かつ使用しない場合でも配線層を被
せておかなければならない素子が配置される。これらの
素子が使用されない場合、該素子がグランドラインとし
て使用可能であるので、その分、グランドラインの幅を
太くすることができ、グランドレベルを安定させること
が可能である。
固定されたグランドラインに沿ってＭＯＳ容量等の素子
のサイズが大きく、かつ使用しない場合でも配線層を被
せておかなければならない素子が配置される。これらの
素子が使用されない場合、該素子がグランドラインとし
て使用可能であるので、その分、グランドラインの幅を
太くすることができ、グランドレベルを安定させること
が可能である。
【００１９】
【実施例】以下、本発明に係る半導体集積回路の実施例
を図面に基づいて説明する。図１は実施例に係る半導体
集積回路のバルクレイアウト及び電源ライン、グランド
ライン等の共通ラインの配置を示した概略図である。図
１（ａ）は前記バルクレイアウトと電源ラインの配置を
示した概略図であり、図１（ｂ）は前記バルクレイアウ
トとグランドラインの配置を示した概略図である。
を図面に基づいて説明する。図１は実施例に係る半導体
集積回路のバルクレイアウト及び電源ライン、グランド
ライン等の共通ラインの配置を示した概略図である。図
１（ａ）は前記バルクレイアウトと電源ラインの配置を
示した概略図であり、図１（ｂ）は前記バルクレイアウ
トとグランドラインの配置を示した概略図である。
【００２０】図１において１はパッド１１を含むと共
に、サ−ジ保護用のクランプ回路等の回路を構成するこ
とができる各種素子を内蔵した機能ブロックである入力
ブロックを示しており、入力ブロック１ａにおける素子
の配置と入力ブロック１ｂにおける素子の配置とは左右
対称となっている。入力ブロック１はＩＣチップの一辺
に沿って配置されている。該ＩＣチップにおける前記一
辺の対辺には、該対辺に沿ってパッド１２を含むと共
に、各種出力回路を構成することができる各種素子を内
蔵した出力ブロック２が配置されており、出力ブロック
２ａにおける各種素子の配置と出力ブロック２ｂにおけ
る各種素子の配置とは左右対称となっている。
に、サ−ジ保護用のクランプ回路等の回路を構成するこ
とができる各種素子を内蔵した機能ブロックである入力
ブロックを示しており、入力ブロック１ａにおける素子
の配置と入力ブロック１ｂにおける素子の配置とは左右
対称となっている。入力ブロック１はＩＣチップの一辺
に沿って配置されている。該ＩＣチップにおける前記一
辺の対辺には、該対辺に沿ってパッド１２を含むと共
に、各種出力回路を構成することができる各種素子を内
蔵した出力ブロック２が配置されており、出力ブロック
２ａにおける各種素子の配置と出力ブロック２ｂにおけ
る各種素子の配置とは左右対称となっている。
【００２１】入力ブロック１と出力ブロック２との間に
は、基準電圧回路を構成することができる各種素子を内
蔵した電源ブロック３と内部回路を構成するための抵
抗、トランジスタ及びコンデンサ等の各種素子が内蔵さ
れた４ａ〜４ｈの素子配置ブロック４とが配置されてい
る。
は、基準電圧回路を構成することができる各種素子を内
蔵した電源ブロック３と内部回路を構成するための抵
抗、トランジスタ及びコンデンサ等の各種素子が内蔵さ
れた４ａ〜４ｈの素子配置ブロック４とが配置されてい
る。
【００２２】また図１（ａ）に示したように、上記各ブ
ロックを通り、各ブロックに対してその位置・パタ−ン
が固定された電源ライン５、電源ライン６が配置されて
いる。同様に図１（ｂ）に示したように、上記各ブロッ
クに対してその位置・パタ−ンが固定されたグランドラ
イン７が配置されると共に、バルクの外周に沿ってグラ
ンドライン１０が配置されている。また、各ブロック内
には、抵抗の島を逆バイアス状態に維持するためのコン
タクトである島電位コンタクトが予め電源ライン６の近
傍に配置されている。該島電位コンタクトの一例とし
て、図１（ａ）に島電位コンタクト９ａ、９ｂを示して
ある。また、図１（ｂ）に示したグランドライン７の近
傍には、図示していないが予め必要かつ十分な数のサブ
コンタクトが配置されている。
ロックを通り、各ブロックに対してその位置・パタ−ン
が固定された電源ライン５、電源ライン６が配置されて
いる。同様に図１（ｂ）に示したように、上記各ブロッ
クに対してその位置・パタ−ンが固定されたグランドラ
イン７が配置されると共に、バルクの外周に沿ってグラ
ンドライン１０が配置されている。また、各ブロック内
には、抵抗の島を逆バイアス状態に維持するためのコン
タクトである島電位コンタクトが予め電源ライン６の近
傍に配置されている。該島電位コンタクトの一例とし
て、図１（ａ）に島電位コンタクト９ａ、９ｂを示して
ある。また、図１（ｂ）に示したグランドライン７の近
傍には、図示していないが予め必要かつ十分な数のサブ
コンタクトが配置されている。
【００２３】図２は素子配置ブロック４ａ〜４ｈ内にお
けるコンデンサの配置とグランドラインとの位置関係を
概略的に示した配置図であり、図中、８ａ〜８ｈはＭＯ
Ｓ容量を示している。図２に示したように素子配置ブロ
ック４ａ〜４ｈにあっては、ＭＯＳ容量８ａ〜８ｈが各
ブロック内でグランドライン７の近傍でグランドライン
７に沿って一列に配置されている。
けるコンデンサの配置とグランドラインとの位置関係を
概略的に示した配置図であり、図中、８ａ〜８ｈはＭＯ
Ｓ容量を示している。図２に示したように素子配置ブロ
ック４ａ〜４ｈにあっては、ＭＯＳ容量８ａ〜８ｈが各
ブロック内でグランドライン７の近傍でグランドライン
７に沿って一列に配置されている。
【００２４】実施例に係る半導体集積回路にあっては、
上記のように構成されているので、以下の効果を有す
る。 １．マクロセル方式により構成されたバルク上の予め決
められた位置に電源ライン５、電源ライン６及びグラン
ドライン７、グランドライン１０の共通ラインが配置さ
れているので、入力ブロック１、出力ブロック２及び電
源ブロック３等の各ブロックと前記共通ラインとを接続
するのみで前記各ブロックへの電源供給に関する配線を
容易に行うことができる。これにより、ＩＣ設計の効率
を向上させることができる。
上記のように構成されているので、以下の効果を有す
る。 １．マクロセル方式により構成されたバルク上の予め決
められた位置に電源ライン５、電源ライン６及びグラン
ドライン７、グランドライン１０の共通ラインが配置さ
れているので、入力ブロック１、出力ブロック２及び電
源ブロック３等の各ブロックと前記共通ラインとを接続
するのみで前記各ブロックへの電源供給に関する配線を
容易に行うことができる。これにより、ＩＣ設計の効率
を向上させることができる。
【００２５】２．図１（ａ）の符号９ａ及び９ｂで示し
たように、電源ライン５及び電源ライン６の近傍に予め
島電位コンタクトが配置されるので、電源ライン５また
は電源ライン６と前記コンタクトを接続するのみで容易
に各ブロックの島電位をとることができる。これによ
り、ＩＣ設計の効率を向上させることができる。
たように、電源ライン５及び電源ライン６の近傍に予め
島電位コンタクトが配置されるので、電源ライン５また
は電源ライン６と前記コンタクトを接続するのみで容易
に各ブロックの島電位をとることができる。これによ
り、ＩＣ設計の効率を向上させることができる。
【００２６】３．予め必要かつ十分な数のサブコンタク
トがグランドライン７の近傍に配置される。これによ
り、サブコンタクト不足で基板の電位が変動するといっ
た不具合の発生を防止することができる。
トがグランドライン７の近傍に配置される。これによ
り、サブコンタクト不足で基板の電位が変動するといっ
た不具合の発生を防止することができる。
【００２７】４．素子配置ブロック４ａ〜４ｂの各ブロ
ック内には、ＭＯＳ容量８ａ〜８ｂがグランドライン７
の近傍でかつグランドライン７に沿って一列に配置され
ている。ＭＯＳ容量８ａ〜８ｂは素子としてのサイズが
大きく、また使用するしないにかかわらずアルミニウム
を被せておかなければならないので、ＭＯＳ容量８ａ〜
８ｂの内、使用しないＭＯＳ容量がある場合、該ＭＯＳ
容量とグランドライン７とを合わせてグランドラインと
すれば前記ＭＯＳ容量分グランドラインの幅を太くする
ことができ、グランドレベルの安定化を図ることができ
る。
ック内には、ＭＯＳ容量８ａ〜８ｂがグランドライン７
の近傍でかつグランドライン７に沿って一列に配置され
ている。ＭＯＳ容量８ａ〜８ｂは素子としてのサイズが
大きく、また使用するしないにかかわらずアルミニウム
を被せておかなければならないので、ＭＯＳ容量８ａ〜
８ｂの内、使用しないＭＯＳ容量がある場合、該ＭＯＳ
容量とグランドライン７とを合わせてグランドラインと
すれば前記ＭＯＳ容量分グランドラインの幅を太くする
ことができ、グランドレベルの安定化を図ることができ
る。
【００２８】
【発明の効果】以上詳述したように本発明に係る半導体
集積回路（１）にあっては、マクロセル方式によりバル
クが構成され、かつ電源ライン及びグランドライン等の
共通ラインの位置が固定されているので、該共通ライン
と前記各セル（機能ブロック）とを接続するのみで前記
各セルへの電源供給ラインの接続を簡単に行うことがで
きる。これにより、ＩＣ設計の効率を向上させることが
できる。
集積回路（１）にあっては、マクロセル方式によりバル
クが構成され、かつ電源ライン及びグランドライン等の
共通ラインの位置が固定されているので、該共通ライン
と前記各セル（機能ブロック）とを接続するのみで前記
各セルへの電源供給ラインの接続を簡単に行うことがで
きる。これにより、ＩＣ設計の効率を向上させることが
できる。
【００２９】また本発明に係る半導体集積回路（２）に
あっては、予め前記電源ラインの近傍に抵抗の島を逆バ
イアス状態に維持するためのコンタクトである島電位コ
ンタクトが配置されるので、該島電位コンタクトと前記
電源ラインとを接続するのみで容易に島電位をとること
ができる。
あっては、予め前記電源ラインの近傍に抵抗の島を逆バ
イアス状態に維持するためのコンタクトである島電位コ
ンタクトが配置されるので、該島電位コンタクトと前記
電源ラインとを接続するのみで容易に島電位をとること
ができる。
【００３０】また本発明に係る半導体集積回路（３）に
あっては、予め前記グランドラインの近傍に基板の電位
を最低電位に安定させるためのコンタクトであるサブコ
ンタクトが必要かつ十分な数配置される。これにより、
サブコンタクト不足で基板の電位が変動するといった不
具合の発生を防止することができる。
あっては、予め前記グランドラインの近傍に基板の電位
を最低電位に安定させるためのコンタクトであるサブコ
ンタクトが必要かつ十分な数配置される。これにより、
サブコンタクト不足で基板の電位が変動するといった不
具合の発生を防止することができる。
【００３１】また本発明に係る半導体集積回路（４）
は、ＭＯＳ容量等のサイズが大きい素子で、使用するし
ないにかかわりなく配線層を被せておかなければならな
い素子がグランドラインの近傍でかつグランドラインに
沿って一列に配置されるので、前記素子のうち使用され
ない素子がある場合、該素子がグランドラインとして利
用される。これにより、該素子のぶんグランドラインの
幅を太くすることができ、グランドレベルを安定させる
ことができる。
は、ＭＯＳ容量等のサイズが大きい素子で、使用するし
ないにかかわりなく配線層を被せておかなければならな
い素子がグランドラインの近傍でかつグランドラインに
沿って一列に配置されるので、前記素子のうち使用され
ない素子がある場合、該素子がグランドラインとして利
用される。これにより、該素子のぶんグランドラインの
幅を太くすることができ、グランドレベルを安定させる
ことができる。
【図１】（ａ）図は本発明の実施例に係る半導体集積回
路のバルクレイアウトと電源ラインの配置とを概略的示
した配置図であり、（ｂ）図は実施例に係る半導体集積
回路のバルクレイアウトとグランドラインの配置とを概
略的に示した配置図である。
路のバルクレイアウトと電源ラインの配置とを概略的示
した配置図であり、（ｂ）図は実施例に係る半導体集積
回路のバルクレイアウトとグランドラインの配置とを概
略的に示した配置図である。
【図２】実施例に係る半導体集積回路において、グラン
ドラインと素子配置ブロックに内蔵されたＭＯＳ容量と
の位置関係を示した模式図である。
ドラインと素子配置ブロックに内蔵されたＭＯＳ容量と
の位置関係を示した模式図である。
【図３】従来の半導体集積回路おけるバルクレイアウト
の一例を示した模式図である。
の一例を示した模式図である。
１、１ａ、１ｂ 入力ブロック ２、２ａ、２ｂ 出力ブロック ３ 電源ブロック ４、４ａ〜４ｈ 素子配置ブロック ５、６ 電源ライン ７、１０ グランドライン ８ａ〜８ｂ ＭＯＳ容量 ９ａ、９ｂ 島電位コンタクト
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/822 Ｈ０１Ｌ 27/04 Ａ Ｄ Ｈ
Claims (4)
- 【請求項１】 各種回路を構成するための各種素子を内
蔵したブロックを一つのセルとし、該セルを集めてバル
クを形成するマクロセル方式の半導体集積回路におい
て、電源ライン、グランドライン等の共通ラインの位置
が固定されていることを特徴とする半導体集積回路。 - 【請求項２】 抵抗の島を逆バイアス状態に維持するた
めのコンタクトが前記電源ラインの近傍に配置されてい
ることを特徴とする請求項１記載の半導体集積回路。 - 【請求項３】 基板の電位を最低電位に安定させるため
のサブコンタクトが前記グランドラインの近傍に配置さ
れていることを特徴とする請求項１記載の半導体集積回
路。 - 【請求項４】 ＭＯＳ容量等の素子のサイズが大きく、
かつ使用していない場合でも配線層を被せておかなけれ
ばならない素子が前記グランドラインに沿って配置され
ていることを特徴とする請求項１記載の半導体集積回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31497294A JPH08172175A (ja) | 1994-12-19 | 1994-12-19 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31497294A JPH08172175A (ja) | 1994-12-19 | 1994-12-19 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08172175A true JPH08172175A (ja) | 1996-07-02 |
Family
ID=18059889
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31497294A Pending JPH08172175A (ja) | 1994-12-19 | 1994-12-19 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08172175A (ja) |
Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5946044A (ja) * | 1982-09-08 | 1984-03-15 | Nec Corp | 半導体装置 |
| JPS59163837A (ja) * | 1983-03-09 | 1984-09-14 | Toshiba Corp | 半導体集積回路 |
| JPS61219151A (ja) * | 1985-03-25 | 1986-09-29 | Nec Corp | マスタ−スライス形半導体装置 |
| JPS62226641A (ja) * | 1986-03-28 | 1987-10-05 | Toshiba Corp | 半導体論理集積回路装置のレイアウト方法 |
| JPS63107140A (ja) * | 1986-10-24 | 1988-05-12 | Hitachi Ltd | 半導体集積回路装置 |
| JPH02254740A (ja) * | 1989-03-28 | 1990-10-15 | Matsushita Electron Corp | 半導体集積回路およびその製造に用いるマスク |
| JPH05167017A (ja) * | 1991-12-17 | 1993-07-02 | Rohm Co Ltd | 半導体集積回路装置 |
| JPH0677442A (ja) * | 1992-08-25 | 1994-03-18 | Kawasaki Steel Corp | 半導体集積回路の製造方法 |
| JPH06120223A (ja) * | 1992-09-30 | 1994-04-28 | Nec Ic Microcomput Syst Ltd | 半導体集積回路装置 |
-
1994
- 1994-12-19 JP JP31497294A patent/JPH08172175A/ja active Pending
Patent Citations (9)
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980127 |