CN117353743A - 一种基于带宽调节技术的多级高精度比较器 - Google Patents
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Abstract
本发明公开了一种基于带宽调节技术的多级高精度比较器，涉及CMOS模拟集成电路技术领域，包括：多级放大器、多级失调校准模块、多级带宽调节模块和锁存器，第一级放大器的输入端与信号输入端连接、输出端与第一级失调校准模块连接，第n级放大器的输入端与上一级失调校准模块的输出端连接，第n级放大器的输出端经第n‑1级带宽调节模块连接至第n级失调校准模块，最后一级放大器的输入端与上一级失调校准模块的输出端连接，最后一级放大器的输出端与最后一级带宽调节模块和锁存器依次连接，锁存器用于将最后一级放大器输出的模拟电位锁存为数字电位1或0。本发明提供的比较器有效降低了输入端的等效失调和等效噪声。
Description
技术领域
本发明属于CMOS模拟集成电路技术领域，具体涉及一种基于带宽调节技术的多级高精度比较器。
背景技术
随着CMOS(Complementary Metal Oxide Semiconductor，互补金属氧化物半导体)工艺特征尺寸的持续缩小，模拟电路朝着更高的集成度、更强大的性能不断发展，逐次逼近型模数转换器(SAR ADC)也因其与数字电路更好的兼容性而受到广泛关注。
比较器作为SAR ADC中实现功能的关键模块，其精度、噪声、失调等指标对ADC的动态性能有很大的影响。现有技术中，动态比较器虽然具有较快的速度，但难以解决比较器固有失调的问题，且常规的动态比较器噪声较大，不适用于较高精度如18位以上的应用场景。
因此，本领域技术人员亟需设计一款精度更高、失调较小的比较器，这对设计高精度SAR ADC也具有重要意义。
发明内容
为了解决现有技术中存在的上述问题，本发明提供了一种基于带宽调节技术的多级高精度比较器。本发明要解决的技术问题通过以下技术方案实现：
本发明提供一种基于带宽调节技术的多级高精度比较器，包括：多级放大器、多级失调校准模块、多级带宽调节模块和锁存器；
第一级放大器的输入端与信号输入端连接、输出端与第一级失调校准模块连接，第n级放大器的输入端与上一级失调校准模块的输出端连接，第n级放大器的输出端经第n-1级带宽调节模块连接至第n级失调校准模块，最后一级放大器的输入端与上一级失调校准模块的输出端连接，最后一级放大器的输出端与最后一级带宽调节模块和锁存器依次连接，所述锁存器用于将最后一级放大器输出的模拟电位锁存为数字电位1或0；其中，n＝2,3,…，N-1，N表示所述多级放大器的级数。
在本发明的一个实施例中，还包括偏置电路，所述偏置电路用于为各级放大器提供偏置电流，并为各级失调校准模块提供偏置电压。
在本发明的一个实施例中，还包括电压源VDD，所述信号输入端包括正输入端IP和负输入端IN，所述第一级放大器包括电流源I_A、输入管：M1_A和M2_A、自偏置共栅管：M3_A和M4_A以及负载电阻：R1_A、R2_A、R3_A和R4_A，所述第一级放大器的输入端包括正输入端VIP1和负输入端VIN1、输出端包括正输出端VOP1和负输出端VON1，所述第一级放大器的正输入端VIP1和负输入端VIN1分别接入所述正输入端IP和负输入端IN；
其中，电流源I_A的正端接入电压源VDD、负端分别与M1_A、M2_A的源端连接，M1_A的栅端接入正输入端VIP1、漏端接入M3_A的源端，M2_A的栅端接入所述负输入端VIN1、漏端接入M4_A的源端，M3_A的栅端与负载电阻R1_A的负端及R3_A的正端连接、漏端接入所述正输出端VOP1和负载电阻R1_A的正端；M4_A的栅端与负载电阻R2_A的负端和负载电阻R4_A的正端连接、漏端接入所述负输出端VON1与负载电阻R2_A的正端；负载电阻R3_A、R4_A的负端均接地。
在本发明的一个实施例中，输入管M1_A、M2_A以及自偏置共栅管M3_A、M4_A为PMOS晶体管。
在本发明的一个实施例中，第n级放大器与最后一级放大器的结构相同，其中，第n级放大器包括电流源I_n、输入管：M1_n和M2_n、自偏置共栅管：M3_n和M4_n以及负载电阻：R1_n、R2_n、R3_n和R4_n，所述第n级放大器的输入端包括正输入端VIPn和负输入端VINn、输出端包括正输出端VOPn和负输出端VONn，所述第n级放大器的正输入端VIPn和负输入端VINn分别接入第n-1级失调校准模块的正输出端和负输出端；
R3_n与R4_n的正端接入电压源VDD，R3_n的负端与R1_n的正端和M3_n的栅端连接，R4_n的负端与R2_n的正端与M4_n的栅端连接，R1_n的负端接入正输出端VOPn及M3_n的漏端，R2_n的负端接入负输出端VONn与M4_n的漏端，M3_n的源端接入M1_n的漏端，M4_n的源端接入M2_n的漏端，M1_n的栅端接入所述正输入端VIPn，M2_n的栅端接入所述负输入端VINn，M1_n和M2_n的源端相连并接入电流源I_n的正端，I_n的负端接地；
输入管M1_n、M2_n以及自偏置共栅管M3_n、M4_n为NMOS晶体管。
在本发明的一个实施例中，各级失调校准模块包括失调校准电容：CC1、CC2以及失调校准管：MC1、MC2、MC3；其中，
失调校准电容CC1、CC2的第一极板分别与失调校准模块的正输入端和负输入端连接，失调校准电容CC1的第二极板与失调校准模块的正输出端、失调校准管MC1的源端及失调校准管MC3的源端连接，失调校准电容CC2的第二
极板与失调校准模块的负输出端、失调校准管MC2的源端及失调校准管MC3的漏端连接，失调校准管MC1的栅端与失调校准管MC2的栅端相连并接入控制信号CTRL1，失调校准管MC1的漏端与失调校准管MC2的漏端相连并接入偏置电压Vcm，失调校准管MC3的栅端连接至控制信号CTRL2；失调校准管MC1、MC2、MC3均为NMOS晶体管。
在本发明的一个实施例中，所述比较器的工作过程包括：失调校准阶段和比较器量化阶段；其中，第n级失调校准模块在所述失调校准阶段处于工作状态，用于存储第n级放大器的失调电压，第n级失调校准模块在所述比较器量化阶段处于保持状态，用于利用存储的所述失调电压消除放大器的失调。
在本发明的一个实施例中，各级带宽调节模块包括带宽调节电容CW以及开关管：MW1、MW2、MW3、MW4；其中，
各级带宽调节模块的正输入端口连接至自身的正输出端口并接入开关管MW1的源端，各级带宽调节模块的负输入端口连接至自身的负输出端口并接入开关管MW2的源端，开关管MW1、MW2的栅端与控制信号CTRL3连接，开关管MW1的漏端与带宽调节点电容CW的正端和MW3的漏端连接，开关管MW2的漏端接入带宽调节电容CW的负端以及开关管MW4的漏端，开关管MW3、MW4的栅端相连并接入控制信号CTRL2b，开关管MW3、MW4的源端相连并接入到VDD。
在本发明的一个实施例中，开关管MW1、MW2、MW3、MW4均为PMOS晶体管。
在本发明的一个实施例中，所述锁存器接入时钟信号CLKL，所述时钟信号CLKL用于控制锁存器的复位模式与锁存模式。
与现有技术相比，本发明的有益效果在于：
本发明提供一种基于带宽调节技术的高精度比较器，包括：多级放大器、多级失调校准模块、多级带宽调节模块和锁存器，其中，比较器通过多级放大器降低锁存器在比较器输入端的等效失调、噪声，通过多级失调校准模块消除放大器的失调，通过多级带宽调节模块调整每级放大器的噪声带宽，降低比较器的噪声。由于比较器在带宽调节模块中利用时序控制各个开关管，避免了带宽调节电容对失调校准过程的影响，本发明提供的基于带宽调节技术的高精度比较器可应用于高精度模数转换器，有效降低了输入端的等效失调和等效噪声。
以下将结合附图及实施例对本发明做进一步详细说明。
附图说明
图1是本发明实施例提供的基于带宽调节技术的多级高精度比较器的一种结构示意图；
图2是本发明实施例提供的基于带宽调节技术的多级高精度比较器的另一种结构示意图；
图3是本发明实施例提供的第一级放大器的电路示意图；
图4是本发明实施例提供的第n级放大器的电路示意图；
图5是本发明实施例提供的各级失调校准模块的电路示意图；
图6是本发明实施例提供的各级带宽调节模块的电路示意图；
图7是本发明实施例提供的基于带宽调节技术的高精度比较器的工作时序图。
具体实施方式
下面结合具体实施例对本发明做进一步详细的描述，但本发明的实施方式不限于此。
图1是本发明实施例提供的基于带宽调节技术的多级高精度比较器的一种结构示意图。如图1所示，本发明实施例提供一种基于带宽调节技术的多级高精度比较器，包括：多级放大器、多级失调校准模块、多级带宽调节模块和锁存器；
第一级放大器的输入端与信号输入端连接、输出端与第一级失调校准模块连接，第n级放大器的输入端与上一级失调校准模块的输出端连接，第n级放大器的输出端经第n-1级带宽调节模块连接至第n级失调校准模块，最后一级放大器的输入端与上一级失调校准模块的输出端连接，最后一级放大器的输出端与最后一级带宽调节模块和锁存器依次连接，锁存器用于将最后一级放大器输出的模拟电位锁存为数字电位1或0；其中，n＝2,3,…，N-1，N表示多级放大器的级数。
本实施例中，基于带宽调节技术的多级高精度比较器包括：多级放大器、多级失调校准模块、多级带宽调节模块和锁存器，具体地，第一级放大器为高带宽低噪声差分放大器，其余各级放大器为低带宽差分放大器，多级放大器结构可以将后级噪声、锁存器失调在输入端等效减小；各级失调校准模块在时序配合下将放大器的失调存储在自身的失调校准电容中，从而减小比较器输入端的等效失调；各级带宽调节模块用于对本级放大器的噪声带宽进行调整，并滤除噪声；最后，由锁存器将N级放大器输出的模拟电位锁存为数字电位1或0。
图2是本发明实施例提供的基于带宽调节技术的多级高精度比较器的另一种结构示意图。当N＝4时，基于带宽调节技术的多级高精度比较器如图2所示。
可选地，请继续参见图2，上述基于带宽调节技术的多级高精度比较器还包括偏置电路，该偏置电路用于为各级放大器提供偏置电流，并为各级失调校准模块提供偏置电压。需要说明的是，偏置电路的输入电流为可变电流I_var，在模数转换器应用中可依据带宽调节模块的电容大小调节电流大小。
图3是本发明实施例提供的第一级放大器的电路示意图。如图3所示，上述基于带宽调节技术的多级高精度比较器还包括电压源VDD，信号输入端包括正输入端IP和负输入端IN，第一级放大器包括电流源I_A、输入管：M1_A和M2_A、自偏置共栅管：M3_A和M4_A以及负载电阻：R1_A、R2_A、R3_A和R4_A，第一级放大器的输入端包括正输入端VIP1和负输入端VIN1、输出端包括正输出端VOP1和负输出端VON1，第一级放大器的正输入端VIP1和负输入端VIN1分别接入正输入端IP和负输入端IN；
其中，电流源I_A的正端接入电压源VDD、负端分别与M1_A、M2_A的源端连接，M1_A的栅端接入正输入端VIP1、漏端接入M3_A的源端，M2_A的栅端接入负输入端VIN1、漏端接入M4_A的源端，M3_A的栅端与负载电阻R1_A的负端及R3_A的正端连接、漏端接入正输出端VOP1和负载电阻R1_A的正端；M4_A的栅端与负载电阻R2_A的负端和负载电阻R4_A的正端连接、漏端接入负输出端VON1与负载电阻R2_A的正端；负载电阻R3_A、R4_A的负端均接地。
需要说明的是，输入管M1_A、M2_A以及自偏置共栅管M3_A、M4_A为PMOS晶体管。
图4是本发明实施例提供的第n级放大器的电路示意图。本实施例中，第n级放大器与最后一级放大器的结构相同，以如图4所示的第n级放大器为例，第n级放大器包括电流源I_n、输入管：M1_n和M2_n、自偏置共栅管：M3_n和M4_n以及负载电阻：R1_n、R2_n、R3_n和R4_n，第n级放大器的输入端包括正输入端VIPn和负输入端VINn、输出端包括正输出端VOPn和负输出端VONn，第n级放大器的正输入端VIPn和负输入端VINn分别接入第n-1级失调校准模块的正输出端和负输出端；
R3_n与R4_n的正端接入电压源VDD，R3_n的负端与R1_n的正端和M3_n的栅端连接，R4_n的负端与R2_n的正端与M4_n的栅端连接，R1_n的负端接入正输出端VOPn及M3_n的漏端，R2_n的负端接入负输出端VONn与M4_n的漏端，M3_n的源端接入M1_n的漏端，M4_n的源端接入M2_n的漏端，M1_n的栅端接入正输入端VIPn，M2_n的栅端接入负输入端VINn，M1_n和M2_n的源端相连并接入电流源I_n的正端，I_n的负端接地。
其中，输入管M1_n、M2_n以及自偏置共栅管M3_n、M4_n为NMOS晶体管。
图5是本发明实施例提供的各级失调校准模块的电路示意图。请参见图5，,各级失调校准模块包括失调校准电容：CC1、CC2以及失调校准管：MC1、MC2、MC3；其中，
失调校准电容CC1、CC2的第一极板分别与失调校准模块的正输入端和负输入端连接，失调校准电容CC1的第二极板与失调校准模块的正输出端、失调校准管MC1的源端及失调校准管MC3的源端连接，失调校准电容CC2的第二
极板与失调校准模块的负输出端、失调校准管MC2的源端及失调校准管MC3的漏端连接，失调校准管MC1的栅端与失调校准管MC2的栅端相连并接入控制信号CTRL1，失调校准管MC1的漏端与失调校准管MC2的漏端相连并接入偏置电压Vcm，失调校准管MC3的栅端连接至控制信号CTRL2；失调校准管MC1、MC2、MC3均为NMOS晶体管。
应当理解，比较器的工作过程包括：失调校准阶段和比较器量化阶段；其中，第n级失调校准模块在失调校准阶段处于工作状态，用于存储第n级放大器的失调电压，第n级失调校准模块在比较器量化阶段处于保持状态，用于将放大器的失调与所存储失调电压相抵消。
图6是本发明实施例提供的各级带宽调节模块的电路示意图。进一步地，请参见图6，各级带宽调节模块包括带宽调节电容CW以及开关管：MW1、MW2、MW3、MW4；其中，
各级带宽调节模块的正输入端口连接至自身的正输出端口并接入开关管MW1的源端，各级带宽调节模块的负输入端口连接至自身的负输出端口并接入开关管MW2的源端，开关管MW1、MW2的栅端与控制信号CTRL3连接，开关管MW1的漏端与带宽调节点电容CW的正端和MW3的漏端连接，开关管MW2的漏端接入带宽调节电容CW的负端以及开关管MW4的漏端，开关管MW3、MW4的栅端相连并接入控制信号CTRL2b，开关管MW3、MW4的源端相连并接入到VDD。
其中，开关管MW1、MW2、MW3、MW4均为PMOS晶体管。
进一步地，锁存器接入时钟信号CLKL，时钟信号CLKL用于控制锁存器的复位模式与锁存模式。
下面，对本发明提供的基于带宽调节技术的高精度比较器的工作原理进行说明。
图7是本发明实施例提供的基于带宽调节技术的高精度比较器的工作时序图。在本实施例中，信号输入信号端包括正输入端IP和负输入端IN，输出信号端包括正输出端OutP和负输出端OutN，失调校准信号为CTRL1、CTRL2，控制信号为CTRL3、CTRL2b，时钟信号为CLKL，输入电流为I_var。
上述比较器工作过程分为失调校准阶段与比较器量化阶段。具体而言，如图7所示，当比较器处于失调校准阶段时，时钟信号CLKL恒为高电平，首先，CTRL1、CTRL2、CTRL3为高电平，CTRL2b为低电平，失调校准模块处于工作状态，MC1、MC2、MC3导通，失调校准电容CC1、CC2中存储前级放大器失调电压，带宽调节模块处于复位状态，MW1、MW2关断，MW3、MW4导通，从而断开带宽调节电容CW与失调校准模块的连接，并将带宽调节电容CW放电至顶极板、底极板电位相等；之后，CTRL2、CTRL3为高电平，CTRL1、CTRL2b为低电平，失调校准模块中的MC1、MC2关断，MC3导通，MC1与MC2的失调电压由MC3消除，此时带宽调节模块仍保持复位状态；失调校准阶段结束时，CTRL1、CTRL2为低电平，CTRL3、CTRL2b为高电平，失调校准模块处于保持状态，MC1、MC2、MC3关断，失调校准电容CC1、CC2间保持失调电压差，带宽调节模块中MW3、MW4关断；接着进入比较器量化阶段，CTRL1、CTRL2、CTRL3为低电平，CTRL2b为高电平，失调校准模块仍处于关断状态，带宽调节模块中MW1、MW2导通，将带宽调节电容MW接入前级放大器输出端，减小噪声带宽，降低噪声。
当比较器处于量化阶段时，CTRL1、CTRL2、CTRL3恒为低电平，CTRL2b恒为高电平。CLKL为高电平，输入信号经过五级放大器放大后抵达锁存器输入端，当CLKL翻转为低电平，锁存器依据最后一级放大器输出电压的高低输出OutP、OutN的高低电平结果。
通过上述各实施例可知，本发明的有益效果在于：
本发明提供一种基于带宽调节技术的高精度比较器，包括：多级放大器、多级失调校准模块、多级带宽调节模块和锁存器，其中，比较器通过多级放大器降低锁存器在比较器输入端的等效失调、噪声，通过多级失调校准模块消除放大器的失调，通过多级带宽调节模块调整每级放大器的噪声带宽，降低比较器的噪声。由于比较器在带宽调节模块中利用时序控制各个开关管，避免了带宽调节电容对失调校准过程的影响，本发明提供的基于带宽调节技术的高精度比较器可应用于高精度模数转换器，有效降低了输入端的等效失调和等效噪声。
在本发明的描述中，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不必须针对的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。此外，本领域的技术人员可以将本说明书中描述的不同实施例或示例进行接合和组合。
尽管在此结合各实施例对本申请进行了描述，然而，在实施所要求保护的本申请过程中，本领域技术人员通过查看所述附图、公开内容、以及所附权利要求书，可理解并实现所述公开实施例的其他变化。
以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。
Claims (10)
1.一种基于带宽调节技术的多级高精度比较器，其特征在于，包括：多级放大器、多级失调校准模块、多级带宽调节模块和锁存器；
第一级放大器的输入端与信号输入端连接、输出端与第一级失调校准模块连接，第n级放大器的输入端与上一级失调校准模块的输出端连接，第n级放大器的输出端经第n-1级带宽调节模块连接至第n级失调校准模块，最后一级放大器的输入端与上一级失调校准模块的输出端连接，最后一级放大器的输出端与最后一级带宽调节模块和锁存器依次连接，所述锁存器用于将最后一级放大器输出的模拟电位锁存为数字电位1或0；其中，n＝2,3,…，N-1，N表示所述多级放大器的级数。
2.根据权利要求1所述的基于带宽调节技术的多级高精度比较器，其特征在于，还包括偏置电路，所述偏置电路用于为各级放大器提供偏置电流，并为各级失调校准模块提供偏置电压。
3.根据权利要求2所述的基于带宽调节技术的多级高精度比较器，其特征在于，还包括电压源VDD，所述信号输入端包括正输入端IP和负输入端IN，所述第一级放大器包括电流源I_A、输入管：M1_A和M2_A、自偏置共栅管：M3_A和M4_A以及负载电阻：R1_A、R2_A、R3_A和R4_A，所述第一级放大器的输入端包括正输入端VIP1和负输入端VIN1、输出端包括正输出端VOP1和负输出端VON1，所述第一级放大器的正输入端VIP1和负输入端VIN1分别接入所述正输入端IP和负输入端IN；
其中，电流源I_A的正端接入电压源VDD、负端分别与M1_A、M2_A的源端连接，M1_A的栅端接入正输入端VIP1、漏端接入M3_A的源端，M2_A的栅端接入所述负输入端VIN1、漏端接入M4_A的源端，M3_A的栅端与负载电阻R1_A的负端及R3_A的正端连接、漏端接入所述正输出端VOP1和负载电阻R1_A的正端；M4_A的栅端与负载电阻R2_A的负端和负载电阻R4_A的正端连接、漏端接入所述负输出端VON1与负载电阻R2_A的正端；负载电阻R3_A、R4_A的负端均接地。
4.根据权利要求3所述的基于带宽调节技术的多级高精度比较器，其特征在于，输入管M1_A、M2_A以及自偏置共栅管M3_A、M4_A为PMOS晶体管。
5.根据权利要求3所述的基于带宽调节技术的多级高精度比较器，其特征在于，第n级放大器与最后一级放大器的结构相同，其中，第n级放大器包括电流源I_n、输入管：M1_n和M2_n、自偏置共栅管：M3_n和M4_n以及负载电阻：R1_n、R2_n、R3_n和R4_n，所述第n级放大器的输入端包括正输入端VIPn和负输入端VINn、输出端包括正输出端VOPn和负输出端VONn，所述第n级放大器的正输入端VIPn和负输入端VINn分别接入第n-1级失调校准模块的正输出端和负输出端；
R3_n与R4_n的正端接入电压源VDD，R3_n的负端与R1_n的正端和M3_n的栅端连接，R4_n的负端与R2_n的正端与M4_n的栅端连接，R1_n的负端接入正输出端VOPn及M3_n的漏端，R2_n的负端接入负输出端VONn与M4_n的漏端，M3_n的源端接入M1_n的漏端，M4_n的源端接入M2_n的漏端，M1_n的栅端接入所述正输入端VIPn，M2_n的栅端接入所述负输入端VINn，M1_n和M2_n的源端相连并接入电流源I_n的正端，I_n的负端接地；
输入管M1_n、M2_n以及自偏置共栅管M3_n、M4_n为NMOS晶体管。
6.根据权利要求5所述的基于带宽调节技术的多级高精度比较器，其特征在于，各级失调校准模块包括失调校准电容：CC1、CC2以及失调校准管：MC1、MC2、MC3；其中，
失调校准电容CC1、CC2的第一极板分别与失调校准模块的正输入端和负输入端连接，失调校准电容CC1的第二极板与失调校准模块的正输出端、失调校准管MC1的源端及失调校准管MC3的源端连接，失调校准电容CC2的第二极板与失调校准模块的负输出端、失调校准管MC2的源端及失调校准管MC3的漏端连接，失调校准管MC1的栅端与失调校准管MC2的栅端相连并接入控制信号CTRL1，失调校准管MC1的漏端与失调校准管MC2的漏端相连并接入偏置电压Vcm，失调校准管MC3的栅端连接至控制信号CTRL2；失调校准管MC1、MC2、MC3均为NMOS晶体管。
7.根据权利要求6所述的基于带宽调节技术的多级高精度比较器，其特征在于，所述比较器的工作过程包括：失调校准阶段和比较器量化阶段；其中，第n级失调校准模块在所述失调校准阶段处于工作状态，用于存储第n级放大器的失调电压，第n级失调校准模块在所述比较器量化阶段处于保持状态，用于利用存储的所述失调电压消除放大器的失调。
8.根据权利要求3所述的基于带宽调节技术的多级高精度比较器，其特征在于，各级带宽调节模块包括带宽调节电容CW以及开关管：MW1、MW2、MW3、MW4；其中，
各级带宽调节模块的正输入端口连接至自身的正输出端口并接入开关管MW1的源端，各级带宽调节模块的负输入端口连接至自身的负输出端口并接入开关管MW2的源端，开关管MW1、MW2的栅端与控制信号CTRL3连接，开关管MW1的漏端与带宽调节点电容CW的正端和MW3的漏端连接，开关管MW2的漏端接入带宽调节电容CW的负端以及开关管MW4的漏端，开关管MW3、MW4的栅端相连并接入控制信号CTRL2b，开关管MW3、MW4的源端相连并接入到VDD。
9.根据权利要求8所述的基于带宽调节技术的多级高精度比较器，其特征在于，开关管MW1、MW2、MW3、MW4均为PMOS晶体管。
10.根据权利要求1所述的基于带宽调节技术的多级高精度比较器，其特征在于，所述锁存器接入时钟信号CLKL，所述时钟信号CLKL用于控制锁存器的复位模式与锁存模式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202311118125.XA CN117353743A (zh) | 2023-08-31 | 2023-08-31 | 一种基于带宽调节技术的多级高精度比较器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202311118125.XA CN117353743A (zh) | 2023-08-31 | 2023-08-31 | 一种基于带宽调节技术的多级高精度比较器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN117353743A true CN117353743A (zh) | 2024-01-05 |
Family
ID=89369936
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202311118125.XA Pending CN117353743A (zh) | 2023-08-31 | 2023-08-31 | 一种基于带宽调节技术的多级高精度比较器 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN117353743A (zh) |
-
2023
- 2023-08-31 CN CN202311118125.XA patent/CN117353743A/zh active Pending
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