JP2009005139A - 逐次型ａｄ変換器 - Google Patents

Abstract

【課題】補正用容量を増やすことなく補正範囲を広げる。
【解決手段】共通接続ノード（１０）に一端が接続される容量アレイ（６）と、補正用容量アレイ（７）とを具備する逐次型ＡＤ変換器を構成する。その逐次型ＡＤ変換器に、さらに、共通接続ノード（１０）の電圧を検出する電圧比較器（１１）と、電圧比較器（１１）の出力に基づいて、値が設定される逐次比較レジスタ（１４）と、逐次比較レジスタ（１４）の値に基づいて容量アレイ（６）と補正用容量アレイ（７）を構成する容量素子（ＣＣ_００〜ＣＣ_５）への印加電圧を切り替える第１の制御回路（１７）と、制御信号に基づいて、容量アレイ（６）の他の一端を入力アナログ信号あるいは第１の所定の電圧に切り替え、補正用容量アレイ（７）の一端を共通接続ノード（１０）あるいは第２の所定の電圧に切り替える第２の制御回路（３４）とを構成する。
【選択図】図１２

Description

本発明は、ＡＤ変換器に関し、特に逐次型ＡＤ変換器に関する。

逐次型ＡＤ変換器（または、逐次型ＡＤ変換器）の精度や変換速度に対する要求は、年々、高くなってきている。逐次型ＡＤ変換器には、電圧比較器が内蔵されている。逐次型ＡＤ変換器によって高精度なＡ／Ｄ変換を実現するためには、内蔵されている電圧比較器が高ゲインで、なおかつ低オフセットであることが好ましい。また、高速なＡ／Ｄ変換を実現するためには、内蔵する電圧比較器が高速で動作することが好ましい。

電圧比較器の設計においては、オフセットと動作速度はトレードオフの関係にある。オフセットを小さく抑えるには、素子サイズを大きく設計する必要がある。しかしながら、素子サイズの増大は、寄生容量の増加を招く。そのため、その電圧比較器を高速化するのが難しくなるという問題がある。また、素子サイズを大きく設計することにより、コアサイズ、しいてはチップサイズの増大にもつながるという問題がある。

これらの問題を解決するために、補正用の容量を追加、制御して電圧比較器のオフセットを補正する技術が知られている（例えば、特許文献１参照）。

図１は、特許文献１（特開平７−８６９４７号公報）に記載されているＡＤ変換器の構成を示す回路図である。図１に示されているＡＤ変換器は、上位１０ビットの容量アレイで構成される１０ビット分解能の逐次型ＡＤ変換器である。図１に示されているように、その逐次型ＡＤ変換器には、アナログ入力電圧（Ａｉｎ）１０１と、上限基準電圧（ＶＴ）１０２と、下限基準電圧（ＶＢ）１０３とが供給されている。

その逐次型ＡＤ変換器は、サンプル電圧供給線１０４と、第１スイッチ１０５と、主容量アレイ１０６と、補正用容量アレイ１０７と、主スイッチ群１０８と、補正用スイッチ群１０９と、容量アレイの共通接続ノード１１０と、電圧比較器１１１と、逐次比較レジスタ（ＳＡＲ）１１４と、主スイッチ制御回路１１６と、補正用スイッチ制御回路１１７と、第１バッファ１１８と、第１データバス１１５と、補正データを記憶しておく記憶回路１４０と、記憶回路１４０から出力される補正データを補正用スイッチ制御回路１１７に供給する第１データバス１４１とを含んで構成されている。

第１スイッチ１０５は、アナロググランド線１３０に接続可能に構成されている。第１スイッチ１０５は、アナログ入力電圧１０１かアナロググランド１３０かのどちらかの電圧を選択してサンプル電圧供給線１０４に供給している。電圧比較器１１１は、第２スイッチ１１２とアンプ１２０とを含んで構成されている。第２スイッチ１１２は、電圧比較器１１１を動作点に設定する。電圧比較器１１１からは、比較結果１１３が出力されている。第１データバス１１５は、逐次比較レジスタ１１４の値を、主スイッチ制御回路１１６、補正用スイッチ制御回路１１７および第１バッファ１１８に供給している。第１バッファ１１８は、最終的なＡ／Ｄ変換結果（Ａ／Ｄ変換結果１１９）を出力している。主スイッチ制御回路１１６は主スイッチ制御信号１２４を出力している。補正用スイッチ制御回路１１７は、補正用スイッチ制御信号１２３を出力している。

制御回路１３４は、第１スイッチ１０５、主スイッチ制御回路１１６、補正用スイッチ制御回路１１７、記憶回路１４０、電圧比較器１１１、逐次比較レジスタ１１４および第１バッファ１１８を制御している。制御回路１３４には、制御回路１３４を動作させるためのクロック１３１が供給されている。また、制御回路１３４には、Ａ／Ｄ変換開始を指定する制御信号（以下、ＡＤトリガ１３２と呼ぶ）と、オフセット誤差検出のためのＡ／Ｄ変換開始を指定する制御信号（以下、校正外部トリガ１３３と呼ぶ）が供給されている。

制御回路１３４からは、Ａ／Ｄ変換終了を示す信号（ＥＯＣ）１２１と、サンプリング期間を示す信号（ＴＣＧ）１２２と、制御信号１３５とが出力されている。制御回路１３４から出力される制御信号１３５は、第１スイッチ１０５や主スイッチ制御回路１１６、補正用スイッチ制御回路１１７、記憶回路１４０、電圧比較器１１１、逐次比較レジスタ１１４、第１バッファ１１８の各ブロックを制御する制御信号である。

図１のＡ／Ｄ変換器の内部Ｄ／Ａ変換器は、主容量アレイ１０６を含んで構成されている。主容量アレイ１０６は、２進重み付けされた２の１０乗個の容量から構成される。すなわち、単位容量分の容量値（１Ｃ）を持つ容量Ｃ_００と容量Ｃ_０、単位容量の２^１倍の容量値を持つ容量Ｃ_１、同様に２^２倍から２^９倍の容量値を持つ容量Ｃ_２からＣ_９で構成されている。

また、このＡ／Ｄ変換器は、補正用の内部Ｄ／Ａ変換器（補正用容量アレイ１０７）を含んで構成されている。補正用容量アレイ１０７は、２進重み付けされた２の６乗個の容量から構成される。すなわち、単位容量分の容量値（１Ｃ）を持つ容量ＣＣ_００と容量ＣＣ_０、単位容量の２^１倍の容量値を持つ容量ＣＣ_１、同様に２^２倍から２^５倍の容量値を持つ容量ＣＣ_２からＣＣ_５で構成される。このため、このＡ／Ｄ変換器のオフセット誤差の補正は、６ビットの分解能で行える。

上述の制御回路１３４、制御信号１３５の詳細について、図２を参照して説明する。カウンタ２０１は、サンプリング期間をカウントするためのカウンタである。カウンタ２０１は、カウント開始設定信号２０８にハイレベルが設定されるとクロック１３１によりカウント動作を開始する。また、トリガ検出回路２０２は、校正外部トリガ（オフセット誤差検出のためのＡ／Ｄ変換開始を指定する）１３３がハイレベルに設定されたことを検出する。ＯＲ回路２０３は、ＡＤトリガ（Ａ／Ｄ変換開始を指定する）１３２または校正外部トリガ（オフセット誤差検出のためのＡ／Ｄ変換開始を指定する）１３３のどちらかがハイレベルに設定されたことを認識する。

第２バッファ出力信号２１０は、サンプリング期間に第２スイッチ１１２を活性化させるための制御信号である。第２バッファ２０４は、第２バッファ出力信号２１０を出力するためのバッファである。第３バッファ出力信号２１１は、サンプリング期間に主スイッチ群１０８をサンプル電圧供給線１０４側にＯＮさせるための制御信号である。

第１スイッチ１０５は、第３バッファ出力信号２１１を出力するためのバッファである。第１論理回路出力信号２１２は、サンプリング期間に第１スイッチ１０５をＡｉｎ側にＯＮさせるための制御信号である。第１論理回路２０６は、第１論理回路出力信号２１２を出力するための論理回路である。

第２論理回路出力信号２１３は、第１スイッチ１０５をＡＧＮＤ側にオンさせるための制御信号である。第２論理回路２０７は、第２論理回路出力信号２１３を出力するための論理回路である。カウント開始設定信号２０８は、ＯＲ回路２０３の出力信号でカウンタ２０１のカウント開始を設定する信号である。トリガ検出回路出力信号２０９は、トリガ検出回路２０２の出力信号である。トリガ検出回路出力信号２０９は、第１論理回路２０６、第２論理回路２０７に入力されており、第１スイッチ１０５をＡｉｎ側にオンさせるかＡＧＮＤ側にオンさせるかを制御する。また、トリガ検出回路出力信号２０９は、記憶回路１４０、主スイッチ制御回路１１６、補正用スイッチ制御回路１１７、第１バッファ１１８に入力されており、逐次比較レジスタ（SAR）１１４の第１データバス１１５の値を主スイッチ制御回路１１６で使用するか補正用スイッチ制御回路１１７で使用するか、Ａ／Ｄ変換結果１１９として第１バッファ１１８より出力するか記憶回路１４０に値を記憶するかを制御するために用いる。

ここにおいて、基本的なＡ／Ｄ変換器の動作（以下、Ａ／Ｄ変換器動作と呼ぶ）について説明する。図３は、Ａ／Ｄ変換器の動作を示すタイミングチャートである。このタイミングチャートは、オフセット誤差の補正を考慮しない場合のＡ／Ｄ変換器の動作を示している。

図３を参照すると、Ａ／Ｄ変換器動作は、ＡＤトリガ（Ａ／Ｄ変換開始を指定する）１３２をハイレベルに設定することで開始する。ＡＤトリガ（Ａ／Ｄ変換開始を指定する）１３２がハイレベルになると、カウンタ２０１がカウント動作を開始する。カウンタ２０１は、サンプリング期間のカウントが終了するまで、ハイレベルに設定されたＴＣＧ（サンプリング期間を示す信号）１２２を出力する。この期間を、図３では、ＴＣＧと記載している。Ａ／Ｄ変換器は、ＴＣＧにおいて、アナログ入力電圧（Ａｉｎ）のサンプリングを行う。

このとき、電圧比較器１１１の第２スイッチ１１２は、第２バッファ出力信号２１０に応答して活性化する。第２スイッチ１１２が活性化することによって、電圧比較器１１１は容量アレイの共通接続ノード１１０の電圧を、一定電圧（ＶＣＯＭ）にバイアスする。第１スイッチ１０５は、第１論理回路出力信号２１２に応答して、アナログ入力電圧（Ａｉｎ）１０１を供給するアナログ入力電圧供給線とサンプル電圧供給線１０４とを接続する。また、主スイッチ群１０８は、第３バッファ出力信号２１１に応答して、全てのスイッチをサンプル電圧供給線１０４側にオンさせる。

図４は、このときの接続状態を示す模式図である。図４に示されているように、サンプリング期間において、主容量アレイ１０６の全ての容量は、アナログ入力電圧（Ａｉｎ）１０１にチャージされる。

図３に戻り、サンプリング期間終了後の動作について説明する。カウンタ２０１は、所定のサンプリング期間（図３では２クロック間）のカウントが終了すると、ローレベルのＴＣＧ（サンプリング期間を示す信号）１２２を出力する。制御回路１３４は、そのローレベルのＴＣＧ（サンプリング期間を示す信号）１２２に応答して、第２バッファ出力信号２１０、第３バッファ出力信号２１１、第１論理回路出力信号２１２を出力する。制御回路１３４は、第２バッファ出力信号２１０、第３バッファ出力信号２１１、第１論理回路出力信号２１２によって、第２スイッチ１１２と第１スイッチ１０５とを非活性化させる。

このとき、容量アレイの共通接続ノード１１０の電圧は、ハイインピーダンス状態になる。したがって、主容量アレイ１０６の全ての容量は、チャージされている電荷を保持し続ける。このとき主容量アレイ１０６に保持される電荷量Ｑ１は、次の（１）式で表される。

その後、期間Ｔ０において、逐次比較レジスタ（SAR）１１４は、サンプリング期間の終了を受けて、逐次比較レジスタ（SAR）１１４の第一ビット（ＭＳＢ）を論理“１”に設定する。第１データバス１１５は、逐次比較レジスタ（SAR）１１４の出力に対応して、データＤ_９の論理を“１”にする。基本的なＡ／Ｄ変換動作の場合、校正外部トリガ（オフセット誤差検出のためのＡ／Ｄ変換開始を指定する）１３３はローレベルのままである。そのため、トリガ検出回路２０２の補正用スイッチ群１０９もローレベルのままである。

このとき、第１データバス１１５のコードによって、主スイッチ制御回路１１６が主スイッチ群１０８を制御し、主容量アレイ１０６のそれぞれの容量に印加する電圧を切り替える。期間Ｔ０では、主スイッチ群１０８のスイッチＳ８からスイッチＳ０とスイッチＳ００が下限基準電圧（ＶＢ）側にオンし、スイッチＳ９が上限基準電圧（ＶＴ）側にオンする。図５は、このときの回路を模式的に示す回路図である。図５を参照すると、これによって、主容量アレイ１０６の半数の容量に下限基準電圧（ＶＢ）が、残り半数の容量に上限基準電圧（ＶＴ）が印加される。

このとき主容量アレイ１０６にチャージされた電荷量Ｑ２は容量アレイの共通接続ノード１１０の電圧をＶＸとすると次の（２）式で表される。

サンプリング期間中に主容量アレイ１０６にチャージされた電荷量Ｑ１は蓄えられたままなので、容量アレイの共通接続ノード１１０の電圧ＶＸは式（１）、式（２）から
Ｑ１＝Ｑ２
とすることで求まり、次の（３）式で表される電圧となる。

式（３）で表される容量アレイの共通接続ノード１１０の電圧（ＶＸ）と、サンプリング期間ＴＣＧの容量アレイの共通接続ノード１１０の電圧（ＶＣＯＭ）との大小を電圧比較器１１１によって検出し、サンプリング期間ＴＣＧの容量アレイの共通接続ノード１１０の電圧（ＶＣＯＭ）の方が大きい場合は論理“１”を、逆の場合は論理“０”を比較結果１１３として出力する。

比較結果１１３が論理“１”の場合、逐次比較レジスタ（SAR）１１４は、第一ビット（ＭＳＢ）を論理“１”のままにすることで、第１データバス１１５のデータＤ_９を論理“１”のままにする。逆の場合は第一ビット（ＭＳＢ）を論理“０”にすることで、第１データバス１１５のデータＤ_９を論理“０”にする。この動作で第一ビット（ＭＳＢ）の比較動作は終了する。

再び図３に戻り、次の期間Ｔ１においては逐次比較レジスタ（SAR）１１４は、第二ビットの論理を“１”に設定することで、第１データバス１１５のデータＤ_８の論理を“１”にする。第１データバス１１５のコードに応答して、主スイッチ制御回路１１６は主スイッチ群１０８を制御する。主スイッチ制御回路１１６は、主スイッチ群１０８の接続を切り換えることによって、主容量アレイ１０６のそれぞれの容量に印加する電圧を切り替える。仮に第一ビットの比較結果が、論理“１”であったとすると、主スイッチ群１０８のスイッチスイッチＳ９は、上限基準電圧（ＶＴ）側にオンしたままで、スイッチＳ８も上限基準電圧（ＶＴ）側にオンする。第一ビットの比較動作時と同様に、サンプリング期間中に主容量アレイ１０６に蓄えられた電荷量Ｑ１は蓄えられたままなので、容量アレイの共通接続ノード１１０の電圧ＶＸは、次の（４）式で表される電圧となる。

その第一ビットの比較動作時と同様に、式（４）で表される容量アレイの共通接続ノード１１０の電圧（ＶＸ）と、サンプリング期間ＴＣＧの容量アレイの共通接続ノード１１０の電圧（ＶＣＯＭ）との大小を電圧比較器１１１によって検出する。逐次比較レジスタ（SAR）１１４は、その検出結果に対応して、第二ビットの値を決定する。この一連の動作を期間Ｔ９まで繰り返す。逐次比較レジスタ（SAR）１１４の最下位ビット（ＬＳＢ）まで決定したデータが、アナログ入力電圧（Ain）１０１をＡ／Ｄ変換した結果となる。期間Ｔ９が経過した後、逐次比較レジスタ（SAR）１１４よりＥＯＣ（Ａ／Ｄ変換終了を示す信号）１２１が出力される。このとき、トリガ検出回路出力信号２０９がローレベルなので、アナログ入力電圧（Ain）１０１をＡ／Ｄ変換した結果は、第１バッファ１１８よりＡ／Ｄ変換結果１１９を介してデジタル信号で出力される。

電圧比較器１１１には、オフセット誤差がある場合がある。このＡ／Ｄ変換器は、高精度なＡ／Ｄ変換特性を得るために、この誤差を補正する機能を備えている。以下に、オフセット誤差検出時のＡ／Ｄ変換動作について、図６のタイミングチャートを用いて説明する。

図６を参照すると、このＡ／Ｄ変換器は、基本的なＡ／Ｄ変換動作と同様に、サンプリング期間ＴＣＧと比較期間Ｔ０〜Ｔ５とでＡ／Ｄ変換動作を行っている。このＡ／Ｄ変換器は、校正外部トリガ（オフセット誤差検出のためのＡ／Ｄ変換開始を指定する）１３３に応答してオフセット誤差検出のためのＡ／Ｄ変換動作が開始する。また、サンプリングする電圧が、アナログ入力電圧（Ａｉｎ）ではなくアナロググランド（ＡＧＮＤ）である。さらに、比較期間に使用するＤ／Ａ変換器は、補正用容量アレイ１０７と補正用スイッチ群１０９である。

校正外部トリガ（オフセット誤差検出のためのＡ／Ｄ変換開始を指定する）１３３をハイレベルに設定すると、Ａ／Ｄ変換器は、オフセット誤差検出のためのＡ／Ｄ変換動作を開始する。カウンタ２０１は、校正外部トリガ（オフセット誤差検出のためのＡ／Ｄ変換開始を指定する）１３３がハイレベルになると、そのときのＯＲ回路２０３の出力に応答してカウント動作を開始する。カウンタ２０１は、カウント動作の開始に応答して、ハイレベルのＴＣＧ（サンプリング期間を示す信号）１２２を出力する。Ａ／Ｄ変換器は、ハイレベルのＴＣＧ（サンプリング期間を示す信号）１２２に応答して、アナロググランド（ＡＧＮＤ）のサンプリングを行う。

このとき、第２バッファ出力信号２１０に応答して、第２スイッチ１１２が活性化する。第２スイッチ１１２が活性化することによって、電圧比較器１１１１を構成するアンプ１２０の入力端と出力端とが短絡する。そのため、電圧比較器１１１は、容量アレイの共通接続ノード１１０の電圧を一定電圧（ＶＣＯＭ）にバイアスする。また、第２論理回路出力信号２１３に応答して、第１スイッチ１０５は、サンプル電圧供給線１０４とアナロググランド（ＡＧＮＤ）側とを接続する。また、主スイッチ群１０８は、第３バッファ出力信号２１１に応答して、全てのスイッチをサンプル電圧供給線１０４側にオンさせる。そのため、主容量アレイ１０６の全ての容量は、アナロググランド（ＡＧＮＤ）に充電される。

このとき、補正用スイッチ制御回路１１７は、補正用容量アレイ１０７に一定電圧を印加するための補正用スイッチ制御信号１２３を出力する。図７は、このときの主容量アレイ１０６と補正用容量アレイ１０７の構成を示す回路図である。図７は、補正用容量アレイ１０７において、補正範囲の中間値となるように、半数の容量には上限基準電圧（ＶＴ）が印加され、残り半数の容量には下限基準電圧（ＶＢ）が印加されている様子を例示している。

カウンタ２０１は、所定のサンプリング期間のカウントが終了すると、ローレベルのＴＣＧ（サンプリング期間を示す信号）１２２を出力する。ローレベルのＴＣＧ（サンプリング期間を示す信号）１２２に応答して出力される第２バッファ出力信号２１０と第２論理回路出力信号２１３により、第２スイッチ１１２と第１スイッチ１０５とがオフ状態になる。このとき、容量アレイの共通接続ノード１１０の電圧はハイインピーダンス状態になる。そのため、主容量アレイ１０６、補正用容量アレイ１０７の全ての容量にチャージさせた電荷は蓄えられたままとなる。

その後、補正用スイッチ制御回路１１７は、期間Ｔ０において、アナロググランド（ＡＧＮＤ）を示すコード（理論値）に合わせた電圧を、主容量アレイ１０６のそれぞれの容量に印加する。また、逐次比較レジスタ（SAR）１１４は、第一ビットの論理を“１”に設定する。ここにおいて、オフセット誤差検出のためのＡ／Ｄ変換動作では、比較期間に使用する容量アレイが補正用容量アレイ１０７である。補正用容量アレイ１０７は、６ビットである。そのため、逐次比較レジスタ（SAR）１１４は、６ビットのレジスタとして機能する。図８は、このときの構成を模式的に示す回路図である。

逐次比較レジスタ（SAR）１１４の第一ビットは、第１データバス１１５を介して供給されるデータＤ_５に相当している。逐次比較レジスタ（SAR）１１４の第一ビットの論理を“１”に設定することによって、そのデータＤ_５は、論理が“１”に設定される。記憶回路１４０は、第１データバス１１５を介して供給されるデータを、そのまま第２データバス１４１に出力する。補正用スイッチ制御回路１１７は、第２データバス１４１を介して供給されるコードに基づいて、補正用スイッチ群１０９を制御する。補正用スイッチ群１０９は、補正用スイッチ制御回路１１７から出力される補正用スイッチ制御信号１２３に応答して、補正用容量アレイ１０７のそれぞれの容量に印加する電圧を切り替える。

これによって、容量アレイの共通接続ノード１１０の電圧が変化したとき、電圧比較器１１１は、その変化した後の電圧と、サンプリング期間ＴＣＧの容量アレイの共通接続ノード１１０の電圧との大小を検出する。電圧比較器１１１は、サンプリング期間ＴＣＧの容量アレイの共通接続ノード１１０の電圧の方が大きい場合には、論理が“１の比較結果１１３を出力する。また、電圧比較器１１１は、逆の場合には、論理が“０”の比較結果１１３を出力する。比較結果１１３が示す論理が“１”の場合、逐次比較レジスタ（SAR）１１４は、第一ビットの論理を“１”のままにする。比較結果１１３が示す論理が“０”の場合、逐次比較レジスタ（SAR）１１４は、第一ビットの論理を“０”にする。

同様にして期間Ｔ１、期間Ｔ２…期間Ｔ５まで繰り返す。逐次比較レジスタ（SAR）１１４の最下位ビット（ＬＳＢ）まで決定したデータが、オフセットの誤差データとなる。期間Ｔ５が経過した後、逐次比較レジスタ（SAR）１１４からＥＯＣ（Ａ／Ｄ変換終了を示す信号）１２１が出力される。このとき、トリガ検出回路出力信号２０９がハイレベルなので、逐次比較レジスタ（SAR）１１４は、この誤差データを記憶回路１４０に補正データとして格納する。

次に、オフセット誤差補正時のＡ／Ｄ変換動作について、図９のタイミングチャートを用いて説明する。オフセット誤差補正時の動作は、基本的なＡ／Ｄ変換動作と同様に、サンプリング期間ＴＣＧと比較期間Ｔ０〜Ｔ９とで行われる。オフセット誤差補正時の動作では、オフセット誤差検出時に検出したオフセットの誤差データを元に、オフセット誤差の補正を行っている。

Ａ／Ｄ変換動作は、ＡＤトリガ（Ａ／Ｄ変換開始を指定する）１３２をハイレベルに設定することで開始する。カウンタ２０１は、校正外部トリガ（オフセット誤差検出のためのＡ／Ｄ変換開始を指定する）１３３がハイレベルになると、そのときのＯＲ回路２０３の出力に応答してカウント動作を開始する。カウンタ２０１は、カウント動作の開始に応答して、ハイレベルのＴＣＧ（サンプリング期間を示す信号）１２２を出力する。カウンタ２０１は、サンプリング期間のカウントが終了するまで、ハイレベルに設定されたＴＣＧ（サンプリング期間を示す信号）１２２の出力を継続する。Ａ／Ｄ変換器は、ハイレベルに設定されたＴＣＧ（サンプリング期間を示す信号）１２２に応答して、アナログ入力電圧（Ａｉｎ）のサンプリングを行う。

第２スイッチ１１２は、第２バッファ出力信号２１０に応答して活性化される。これによって、電圧比較器１１１は、容量アレイの共通接続ノード１１０の電圧を一定電圧ＶＣＯＭにバイアスする。第１スイッチ１０５は、第１論理回路出力信号２１２に応答して、アナログ入力電圧（Ａｉｎ）１０１をサンプル電圧供給線１０４に接続する。第３バッファ出力信号２１１に応答して、主スイッチ群１０８の全てのスイッチは、サンプル電圧供給線１０４と主容量アレイ１０６とを接続する。主容量アレイ１０６の全ての容量は、アナログ入力電圧（Ａｉｎ）に充電される。このとき、補正用容量アレイ１０７には、オフセット誤差検出時と同じ一定電圧を印加する。

図１０は、このときの回路を模式的に示す回路図である。例えば、補正範囲の中間値（図１の例では補正用容量アレイ１０７は６ビットなので中間値として３２）となるように、半数の容量には上限基準電圧（ＶＴ）を、残り半数の容量には下限基準電圧（ＶＢ）を印加しておく。

カウンタ２０１は、所定のサンプリング期間のカウントが終了すると、ＴＣＧ（サンプリング期間を示す信号）１２２をローレベルにする。ローレベルのＴＣＧ（サンプリング期間を示す信号）１２２に応答して、第２スイッチ１１２と第１スイッチ１０５は、非活性化する。このとき、容量アレイの共通接続ノード１１０の電圧はハイインピーダンス状態になる。したがって、主容量アレイ１０６と補正用容量アレイ１０７の全ての容量にチャージされている電荷は、蓄えられたままとなる。このときに蓄えられている電荷量Ｑ３は、次の（５）式で表される。

その後、比較期間Ｔ０〜Ｔ９において、制御回路１３４は、記憶回路１４０に記憶しておいたオフセット誤差に合わせた電圧を、補正用容量アレイ１０７に印加する。仮にオフセット誤差の補正コードが４０ＬＳＢ分の電圧（実際の補正量はサンプリング期間ＴＣＧに設定していた中間値を引いて、４０ＬＳＢ−３２ＬＳＢ＝８ＬＳＢ分の電圧）であった場合、補正用スイッチ制御回路１１７により単位容量の２^５倍に相当する容量ＣＣ_５と単位容量の２^３倍に相当する容量ＣＣ_３に上限基準電圧（ＶＴ）が、残りの容量に下限基準電圧（ＶＢ）が印加される。

また、制御回路１３４は、期間Ｔ０において逐次比較レジスタ（SAR）１１４の第一ビット（ＭＳＢ）のビットの論理を“１”に設定することで、第１データバス１１５のデータＤ_９の論理を“１”にする。第１データバス１１５のコードによって、主スイッチ制御回路１１６が主スイッチ群１０８を制御する。主スイッチ群１０８の接続を切り替えることによって、主容量アレイ１０６のそれぞれの容量に印加する電圧を切り替える。

期間Ｔ０では、主スイッチ群１０８のスイッチＳ８からスイッチＳ００が下限基準電圧（ＶＢ）側にオンし、スイッチＳ９が上限基準電圧（ＶＴ）側にオンする。図１１は、このときの回路を模式的に示す回路図である。図１１を参照すると、主容量アレイ１０６の半数の容量に下限基準電圧（ＶＢ）が印加され、残り半数の容量に上限基準電圧（ＶＴ）が印加されている。

このとき主容量アレイ１０６と補正用容量アレイ１０７にチャージされた電荷量Ｑ４は容量アレイの共通接続ノード１１０の電圧をＶＸとすると次の（６）式で表される。

サンプリング期間中に主容量アレイ１０６と補正用容量アレイ１０７に蓄えられた電荷量Ｑ３は、蓄えられたままなので、容量アレイの共通接続ノード１１０の電圧（ＶＸ）は式（５）、式（６）から
Ｑ３＝Ｑ４
とすることで求まり、次の（７）式で表される電圧となる。

式（７）から分かるように、オフセット誤差の補正データ（８ＬＳＢ）分の電圧が補正されていることが分かる。式（７）で表される容量アレイの共通接続ノード１１０の電圧（ＶＸ）とサンプリング期間ＴＣＧの容量アレイの共通接続ノード１１０の電圧（ＶＣＯＭ）との大小を電圧比較器１１１によって検出する。サンプリング期間ＴＣＧの容量アレイの共通接続ノード１１０の電圧（ＶＣＯＭ）の方が大きい場合には、比較結果１１３の論理を“１”にして出力するまた、逆の場合には、比較結果１１３の論理を“０”にして出力する。

比較結果１１３の論理が“１”の場合、逐次比較レジスタ（SAR）１１４は、第一ビット（ＭＳＢ）の論理を“１”のままにすることで、第１データバス１１５のデータＤ_９の論理を“１”のままにする。逆の場合は、第一ビット（ＭＳＢ）の論理を“０”にすることで、第１データバス１１５のデータＤ_９の論理を“０”にする。この動作で第一ビット（ＭＳＢ）の比較動作は終了する。

期間Ｔ１以降の動作は基本的なＡ／Ｄ変換動作と同様であり、逐次比較レジスタ（SAR）１１４が最下位ビット（ＬＳＢ）まで決定したデータが、アナログ入力信号（Ａｉｎ）をＡ／Ｄ変換した結果となり、オフセット誤差が補正されたＡ／Ｄ変換結果１１９として出力される。

特開平７−８６９４７号公報

しかしながら、かかる手法では補正用容量により補正できる電圧範囲に限度がある。そのため、補正範囲を広げるには、補正用容量を増やすしか方法がない。補正用容量を増やした分コアサイズの増大を引き起こすという問題がある。

以下に、［発明を実施するための最良の形態］で使用される番号を用いて、課題を解決するための手段を説明する。これらの番号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
上記の課題を解決するために、共通接続ノード（１０）に一端が接続される容量アレイ（６）と、補正用容量アレイ（７）と、前記共通接続ノード（１０）の電圧を検出する電圧比較器（１１）と、前記電圧比較器（１１）の出力に基づいて、値が設定される逐次比較レジスタ（１４）と、前記逐次比較レジスタ（１４）の値に基づいて前記容量アレイ（６）と前記補正用容量アレイ（７）を構成する容量素子（ＣＣ_００〜ＣＣ_５）への印加電圧を切り替える第１の制御回路（１７）と、制御信号（１３５）に基づいて、前記容量アレイ（６）の他の一端を、入力アナログ信号あるいは第１の所定の電圧に切り替え、前記補正用容量アレイ（７）の一端を前記共通接続ノード（１０）あるいは第２の所定の電圧に切り替える第２の制御回路（３４）とを具備する逐次型ＡＤ変換器を構成する。ここで、その補正用容量アレイ（７）の共通電極（６１）に、主容量アレイ（６）の共通電極（１０）とは異なる電圧を与える。

本発明によると、補正用容量アレイの共通電極と主容量アレイの共通電極との間にスイッチを設けることで、サンプリング期間中に、補正用容量アレイの共通電極に対して、主容量アレイの共通電極とは異なる電圧を与えることができる。したがって、補正用容量アレイにより補正できる電圧範囲を拡大できる。

［第１実施形態］
以下に、図面を参照して本発明を実施するための形態について説明を行う。図１２は、本実施形態の逐次型ＡＤ変換器６０の構成を例示する回路図である。いかでは、本実施形態の逐次型ＡＤ変換器６０が、上位１０ビットの容量アレイで構成される１０ビット分解能の逐次型ＡＤ変換器である場合に対応して説明を行う。

図１２を参照すると、逐次型Ａ／Ｄ変換器６０は、アナログ入力電圧供給線１と、上限基準電圧供給線２と、下限基準電圧供給線３と、アナロググランド線３０と、サンプル電圧供給線４と、第１スイッチ５と、主容量アレイ６と、補正用容量アレイ７と、主スイッチ群８と、補正用スイッチ群９と、電圧比較器１１と、逐次比較レジスタ（ＳＡＲ）１４と、第１データバス１５と、主スイッチ制御回路１６と、Ａ／Ｄ変換結果出力バッファ１８と、記憶回路４０と、補正用スイッチ制御回路１７と、補正データ判別回路４２とを含んで構成されている。

アナログ入力電圧供給線１は、アナログ入力電圧Ａｉｎを受け、第１スイッチ５に供給している。アナロググランド線３０は、アナロググランド電圧ＡＧＮＤを受け、第１スイッチ５に供給している。上限基準電圧供給線２は、上限基準電圧ＶＴを、逐次型Ａ／Ｄ変換器６０内に供給している。下限基準電圧供給線３は、下限基準電圧ＶＢを、逐次型Ａ／Ｄ変換器６０内に供給している。サンプル電圧供給線４は、第１スイッチ５を介して供給される電圧を、逐次型Ａ／Ｄ変換器６０内に供給している。第１スイッチ５は、アナログ入力電圧供給線１から供給されるアナログ入力電圧Ａｉｎか、または、アナロググランド線３０を介して供給されるアナロググランド電圧ＡＧＮＤかのどちらかの電圧を選択して、サンプル電圧供給線４に供給する。

主容量アレイ６は、複数の容量を含んで構成されている。主容量アレイ６の複数の容量は、並列に接続されている。各容量の一端は第１共通接続ノード１０に接続されている。補正用容量アレイ７は、複数の補正用容量を含んで構成されている。主スイッチ群８は、主容量アレイ６を構成している複数の容量に一対一に接続される複数のスイッチを含んで構成されている。補正用スイッチ群９は、補正用容量アレイ７を構成している複数の補正用容量に一対一に接続される複数の補正用スイッチを含んで構成されている。

電圧比較器１１は、帰還用スイッチ１２と、アンプ２０と、を含んで構成されている。アンプ２０は、入力信号を増幅するアンプである。アンプ２０の入力端は、第１共通接続ノード１０に接続されている。帰還用スイッチ１２は、所定の命令に応答してアンプ２０の出力端と入力端とを接続する。また、電圧比較器１１は、電圧比較器出力１３を逐次比較レジスタ（ＳＡＲ）１４に供給する。第１データバス１５は、逐次比較レジスタ（ＳＡＲ）１４に保持されている値を、主スイッチ制御回路１６、補正用スイッチ制御回路１７、Ａ／Ｄ変換結果出力バッファ１８および補正データ判別回路４２に供給する。

主スイッチ制御回路１６は、第１データバス１５を介して供給されるデータに基づいて、主スイッチ群制御信号２４を出力する。Ａ／Ｄ変換結果出力バッファ１８は、最終的なＡ／Ｄ変換結果であるＡ／Ｄ変換結果１９を出力する。記憶回路４０は、第１データバス１５を介して供給される補正データを記憶する。第２データバス４１は、記憶回路４０から出力される補正データを補正用スイッチ制御回路１７に供給する。補正用スイッチ制御回路１７は、第１データバス１５を介して供給されるデータに基づいて、補正用スイッチ群制御信号２３を出力する。

補正データ判別回路４２は、第１データバス１５を介して供給される補正データが、ゼロコードかフルコードかそれ以外のコードかを判別する。補正データ判別回路４２は、補正データがフルコードのとき、フルコード信号４３を出力する。また、補正データ判別回路４２は、補正データがゼロコードのとき、ゼロコード信号４４を出力する。

ここにおいて、本実施形態の逐次型Ａ／Ｄ変換器６０は、ノード接続スイッチ６２と、基準電圧切換スイッチ６３とを含んで構成されている。ノード接続スイッチ６２の一端は、第２共通接続ノード６１を介して基準電圧切換スイッチ６３に接続されている。ノード接続スイッチ６２の他端は、第１共通接続ノード１０に接続されている。逐次型Ａ／Ｄ変換器６０は、サンプリング期間中に第２共通接続ノード６１の電圧を第１共通接続ノード１０の電圧とは異なる電圧に設定することが可能である。図１２に示されているように、逐次型Ａ／Ｄ変換器６０は、基準電圧切換スイッチ６３により、上限基準電圧ＶＴまたは下限基準電圧ＶＢが選択可能である。さらに、逐次型Ａ／Ｄ変換器６０は、ノード接続スイッチ６２により第１共通接続ノード１０の電圧も選択可能である。したがって、逐次型Ａ／Ｄ変換器６０の第１共通接続ノード１０には、３種類の電圧を選択された電圧を供給することができる。

また、逐次型Ａ／Ｄ変換器６０は、制御回路３４から出力される信号に基づいて動作している。制御回路３４は、主スイッチ制御回路１６、補正用スイッチ制御回路１７、記憶回路４０、電圧比較器１１、逐次比較レジスタ（ＳＡＲ）１４、Ａ／Ｄ変換結果出力バッファ１８、ノード接続スイッチ６２および基準電圧切換スイッチ６３を制御している。

制御回路３４には、動作クロック３１と、ＡＤトリガ３２と、校正外部トリガ３３とが供給されている。動作クロック３１は、制御回路３４を動作させるためのクロックである。ＡＤトリガ３２は、Ａ／Ｄ変換開始を指定するための制御信号である。校正外部トリガ３３は、オフセット誤差検出のためのＡ／Ｄ変換開始を指定する制御信号である。

制御回路３４からは、Ａ／Ｄ変換終了信号（ＥＯＣ）２１と、サンプリング期間信号（ＴＣＧ）２２と、制御信号３５とが出力されている。Ａ／Ｄ変換終了信号（ＥＯＣ）２１は、Ａ／Ｄ変換終了を示す信号（ＥＯＣ）である。サンプリング期間信号（ＴＣＧ）２２は、サンプリング期間を示す信号（ＴＣＧ）である。制御信号３５は、主スイッチ制御回路１６、補正用スイッチ制御回路１７、記憶回路４０、電圧比較器１１、逐次比較レジスタ（ＳＡＲ）１４、Ａ／Ｄ変換結果出力バッファ１８、ノード接続スイッチ６２および基準電圧切換スイッチ６３を制御する制御信号である。

逐次型Ａ／Ｄ変換器６０の内部Ｄ／Ａ変換器は、主容量アレイ６を含んで構成されている。主容量アレイ６は、２進重み付けされた２の１０乗個の容量から構成されている。すなわち、主容量アレイ６は、単位容量分の容量値（１Ｃ）を持つ容量Ｃ_００と容量Ｃ_０、単位容量の２^１倍の容量値を持つ容量Ｃ_１、同様に２^２倍から２^９倍の容量値を持つ容量Ｃ_２からＣ_９で構成される。

また、この逐次型Ａ／Ｄ変換器６０は、補正用の内部Ｄ／Ａ変換器も持っている。補正用の内部Ｄ／Ａ変換器は、補正用容量アレイ７を含んで構成されている。補正用容量アレイ７は、２進重み付けされた２の６乗個の容量から構成される。すなわち、補正用容量アレイ７は、単位容量分の容量値（１Ｃ）を持つ容量ＣＣ_００と容量ＣＣ_０、単位容量の２^１倍の容量値を持つ容量ＣＣ_１、同様に２^２倍から２^５倍の容量値を持つ容量ＣＣ_２からＣＣ_５で構成されている。このため、この逐次型Ａ／Ｄ変換器６０において、オフセット誤差の補正は、６ビットの分解能で実現される。

ここにおいて、上述の制御回路３４、制御信号３５について、図面を参照して説明する。図１３は、制御回路３４の構成を例示する回路図である。カウンタ７１は、サンプリング期間をカウントするためのカウンタである。カウンタ７１は、第１論理回路出力信号７８がハイレベルのときに、動作クロック３１に応答してカウント動作を開始する。トリガ検出回路７２は、校正外部トリガ３３がハイレベルに設定されたことを検出する。トリガ検出回路７２は、ハイレベルの校正外部トリガ３３に応答して、トリガ検出回路出力信号７９を出力する。第１論理回路７３は、ＡＤトリガ３２または校正外部トリガ３３のどちらかがハイレベルのときに、ハイレベルの第１論理回路出力信号７８を出力する。

第１バッファ７４は、第１制御信号８０を出力するためのバッファである。第１バッファ７４は、第１制御信号８０を帰還用スイッチ１２に供給する。帰還用スイッチ１２は、第１制御信号８０に応答して、サンプリング期間に活性化する。第２バッファ７５は、第２制御信号８１を出力するためのバッファである。第２バッファ７５は、第２制御信号８１を主スイッチ群８に供給する。主スイッチ群８の複数のスイッチは、第２制御信号８１に応答して、サンプリング期間に主容量アレイ６の各容量とサンプル電圧供給線４とを接続する。第２論理回路７６は、第３制御信号８２を出力するための論理回路である。第２論理回路７６は、第３制御信号８２を第１スイッチ５に供給する。第１スイッチ５は、第３制御信号８２に応答して、サンプリング期間に、アナログ入力電圧供給線１とサンプル電圧供給線４とを接続する。第３論理回路７７は、第４制御信号８３を出力するための論理回路である。第３論理回路７７は、第４制御信号８３を第１スイッチ５に供給する。第１スイッチ５は、第４制御信号８３に応答して、アナログ入力電圧供給線１とアナロググランド線３０と接続する。

第４論理回路８７は、第５制御信号８４を出力するための論理回路である。第４論理回路８７は、第５制御信号８４をノード接続スイッチ６２に供給する。ノード接続スイッチ６２は、第５制御信号８４に応答して活性化する。第５論理回路８８は、第６制御信号８５を出力するための論理回路である。第５論理回路８８は、第６制御信号８５を基準電圧切換スイッチ６３に供給する。基準電圧切換スイッチ６３は、第６制御信号８５に応答して、第２共通接続ノード６１と上限基準電圧供給線２とを接続する。第６論理回路８９は、第７制御信号８６を出力するための論理回路である。第６論理回路８９は、第７制御信号８６を、基準電圧切換スイッチ６３に供給する。基準電圧切換スイッチ６３は、第７制御信号８６に応答して、第２共通接続ノード６１と下限基準電圧供給線３とを接続する。

トリガ検出回路出力信号７９は、第２論理回路７６と第３論理回路７７とに入力されている。制御回路３４は、第２論理回路７６の出力と第３論理回路７７の出力によって、第１スイッチ５の接続を制御する。第１スイッチ５は、第３制御信号８２または第４制御信号８３に応答してサンプル電圧供給線４を上限基準電圧供給線２（アナログ入力電圧Ａｉｎ側）に接続するか、下限基準電圧供給線３（アナロググランド電圧ＡＧＮＤ側）に接続するかを切り換えている。

また、トリガ検出回路出力信号７９は、記憶回路４０、主スイッチ制御回路１６、補正用スイッチ制御回路１７およびＡ／Ｄ変換結果出力バッファ１８に入力されている。制御回路３４は、トリガ検出回路出力信号７９に基づいて、逐次比較レジスタ（ＳＡＲ）１４の出力である第１データバス１５の値を主スイッチ制御回路１６で使用するか否かを制御する。また、制御回路３４は、トリガ検出回路出力信号７９に基づいて、第１データバス１５の値を補正用スイッチ制御回路１７で使用するか否かを制御する。また、制御回路３４は、トリガ検出回路出力信号７９に基づいて、第１データバス１５の値をＡ／Ｄ変換結果１９としてＡ／Ｄ変換結果出力バッファ１８より出力するか否かを制御する。また、制御回路３４は、トリガ検出回路出力信号７９に基づいて、第１データバス１５の値を記憶回路４０に記憶するか否かを制御する。

また、トリガ検出回路出力信号７９は、補正データ判別回路４２に入力されている。補正データ判別回路４２は、トリガ検出回路出力信号７９に基づいて、オフセット誤差検出動作により得られたオフセット誤差データ（第１データバス１５の値）がゼロコードであるか、フルコードであるか、それ以外のコードであるかを判別する。補正データ判別回路４２は、オフセット誤差データがフルコードである場合は、ハイレベルのフルコード信号４３を出力する。補正データ判別回路４２は、オフセット誤差データがゼロコードである場合は、ハイレベルのゼロコード信号４４を出力する。また、補正データ判別回路４２は、オフセット誤差データがゼロコードまたはフルコードである場合に、ハイレベルのループ信号４５を出力する。補正データ判別回路４２は、ループ信号４５がハイレベルの場合は、判別動作を行わず、フルコード信号４３、ゼロコード信号４４のレベルは保持される。

以下に、本実施形態の逐次型Ａ／Ｄ変換器６０の動作について説明を行う。逐次型Ａ／Ｄ変換器６０では、オフセット誤差を考慮しない基本的なＡ／Ｄ変換動作において、ノード接続スイッチ６２により補正用容量アレイを分離できる。オフセット誤差検出時のＡ／Ｄ変換動作では、オフセット誤差検出で検出した誤差データが、ゼロコード（例えば６ビットの場合、２進数表記で”００００００”）、またはフルコード（例えば６ビットの場合、２進数表記で”１１１１１１”）であった場合、オフセットの補正が不十分である可能性がある。本実施形態の逐次型Ａ／Ｄ変換器６０は、このとき、以下に説明する２回目のオフセット誤差検出動作を実行する。この動作により、より広い範囲でのオフセット誤差の検出が可能である。

補正データ判別回路４２は、誤差データがフルコードであった場合に、ハイレベルのフルコード信号４３を出力する。また、誤差データがゼロコードであった場合に、ハイレベルのゼロコード信号４４を出力する。補正データ判別回路４２は、誤差データが、ゼロコードでもフルコードでもない場合は、フルコード信号４３とゼロコード信号４４とをローレベルにして出力する。

２回目のオフセット誤差検出のためのＡ／Ｄ変換動作は、校正外部トリガ３３をハイレベルに設定することで開始する。校正外部トリガ３３がハイレベルになると、カウンタ７１は、その校正外部トリガ３３に応答して、ハイレベルのサンプリング期間信号（ＴＣＧ）２２を出力する。逐次型Ａ／Ｄ変換器６０は、そのハイレベルの校正外部トリガ３３に応答して、アナロググランド電圧ＡＧＮＤのサンプリングを行う。

具体的には、このとき、帰還用スイッチ１２が第１制御信号８０に応答して活性化する。帰還用スイッチ１２が閉じることによって、第１共通接続ノード１０は、一定電圧（ＶＣＯＭ）にバイアスされる。第１スイッチ５は、第４制御信号８３に応答してサンプル電圧供給線４とアナロググランド線３０とを接続する。主スイッチ群８の全てのスイッチは、第２制御信号８１に応答して、主容量アレイ６とサンプル電圧供給線４とを接続する。これによって、主容量アレイ６の全ての容量は、アナロググランド電圧ＡＧＮＤに充電される。

ここにおいて、ノード接続スイッチ６２が開いているため、第２共通接続ノード６１と第１共通接続ノード１０とは、接続されていない。このとき、フルコード信号４３がハイレベルの場合（１回目のオフセット誤差検出で、オフセット誤差データがフルコードであった場合）には、基準電圧切換スイッチ６３は、第６制御信号８５に応答して、第２共通接続ノード６１と上限基準電圧供給線２（上限基準電圧ＶＴ側）とを接続する。そのため、第２共通接続ノード６１の電圧は、上限基準電圧ＶＴと等しくなる。図１４は、このときの回路を模式的に例示する回路図である。図１４は、オフセット誤差データがフルコードであった場合の回路を例示している。図１４を参照すると、補正用スイッチ群９は、一定電圧を補正用容量アレイ７に印加している。例えば、補正用スイッチ群９は、補正範囲の中間値となるように、半数の容量には上限基準電圧ＶＴを印加し、残り半数の容量には下限基準電圧ＶＢを印加する。

なお、逆にゼロコード信号４４がハイレベルの場合（１回目のオフセット誤差検出で、オフセット誤差データがゼロコードであった場合）には、基準電圧切換スイッチ６３は、第７制御信号８６に応答して第２共通接続ノード６１と下限基準電圧供給線３（下限基準電圧ＶＢ側）とを接続する。したがって、第２共通接続ノード６１の電圧は、下限基準電圧ＶＢと等しくなる。また、オフセット誤差データがゼロコードでもフルコードでもない場合は２回目のオフセット誤差検出は必要ない。

所定のサンプリング期間のカウントが終了すると、カウンタ７１は、ローレベルのサンプリング期間信号（ＴＣＧ）２２を出力する。ローレベルのサンプリング期間信号（ＴＣＧ）２２に対応して、帰還用スイッチ１２と第１スイッチ５とが非活性化される。このとき、第１共通接続ノード１０と第２共通接続ノード６１は、ハイインピーダンス状態になる。また、サンプリング期間が終了すると、ノード接続スイッチ６２は、第５制御信号８４に応答して活性化される。図１５は、このときの回路を模式的に例示する回路図である。図１５を参照すると、ノード接続スイッチ６２が閉じることによって、主容量アレイ６と補正用容量アレイ７の全ての容量に蓄積されている電荷は合成されて蓄えられる。

このときの第１共通接続ノード１０、第２共通接続ノード６１の電圧をＶ０とすると、Ｖ０は以下の（８）式で求めることができる。

（８）式より、

を求めることができる。この（９）式より、この時点で、

で表される電圧を変化できていることが分かる。この分もオフセット補正に利用することで、補正用容量アレイを有効活用することができる。その後、期間Ｔ０において、アナロググランド（ＡＧＮＤ）を示すコード（理論値）に合わせた電圧を、主容量アレイ６のそれぞれの容量に印加する。図１６は、このときの回路を模式的に例示する回路図である。

期間Ｔ０において、逐次比較レジスタ（ＳＡＲ）１４の第一ビット（ＭＳＢ）の論理を“１”に設定する。オフセット誤差検出のためのＡ／Ｄ変換動作において、逐次型Ａ／Ｄ変換器６０が比較期間に使用する容量アレイは補正用容量アレイ７である。補正用容量アレイ７は６ビットである。そのため、逐次比較レジスタ（ＳＡＲ）１４は６ビットのレジスタとして作用する。

逐次比較レジスタ（ＳＡＲ）１４の第一ビットは、第１データバス１５のデータＤ_５に相当している。逐次比較レジスタ（ＳＡＲ）１４の第一ビット（ＭＳＢ）の論理を“１”に設定することによって、第１データバス１５のデータＤ_５の論理は“１”に設定される。記憶回路４０は、第１データバス１５を介して供給されるデータを、そのまま第２データバス４１に出力する。補正用スイッチ制御回路１７は、第２データバス４１を介して供給されるコードによって補正用スイッチ群９を制御する。補正用スイッチ群９が制御されることによって、補正用容量アレイ７のそれぞれの容量に印加する電圧が切り替えられる。

補正用容量アレイ７のそれぞれの容量に印加する電圧が変化することによって、第１共通接続ノード１０の電圧が変化する。電圧比較器１１は、変化したときの第１共通接続ノード１０の電圧と、サンプリング期間ＴＣＧの第１共通接続ノード１０の電圧（ＶＣＯＭ）との大小を検出する。電圧比較器１１は、サンプリング期間ＴＣＧの第１共通接続ノード１０の電圧（ＶＣＯＭ）の方が大きい場合は、論理が“１”の電圧比較器出力１３を出力する。また、逆の場合は、論理が“０”の電圧比較器出力１３を出力する。電圧比較器出力１３の論理が“１”の場合、逐次比較レジスタ（ＳＡＲ）１４は、第一ビットの論理を“１”のままにする。また、逆の場合は、逐次比較レジスタ（ＳＡＲ）１４は、第一ビットの論理を“０”にする。

同様にして、期間Ｔ１、期間Ｔ２…期間Ｔ５まで、変化したときの第１共通接続ノード１０の電圧と、サンプリング期間ＴＣＧの第１共通接続ノード１０の電圧（ＶＣＯＭ）との比較動作を繰り返す。逐次比較レジスタ（ＳＡＲ）１４の最下位ビット（ＬＳＢ）まで、その比較動作を行なって決定したデータが、最終的なオフセットの誤差データとなる。この誤差データを利用することで、オフセット誤差の補正が可能となる。

次に、オフセット誤差補正時のＡ／Ｄ変換動作について、図１７のタイミングチャートを用いて説明する。オフセット誤差補正は、サンプリング期間ＴＣＧと比較期間Ｔ０〜Ｔ９とにおいて、Ａ／Ｄ変換動作を行うことによって実現される。本実施形態におけるオフセット誤差補正時のＡ／Ｄ変換動作では、補正すべきオフセットが非常に大きい場合に、サンプリング期間中に補正用容量アレイをノード接続スイッチ６２により分離して、第２共通接続ノード６１に第１共通接続ノード１０とは異なる電圧をチャージする。

オフセット誤差補正時のＡ／Ｄ変換動作は、ＡＤトリガ３２をハイレベルに設定することで開始する。ＡＤトリガ３２がハイレベルになると、カウンタ７１は、そのＡＤトリガ３２に応答して、ハイレベルのサンプリング期間信号（ＴＣＧ）２２を出力する。逐次型Ａ／Ｄ変換器６０は、そのハイレベルのＡＤトリガ３２に応答して、アナログ入力電圧Ａｉｎサンプリングを行う。

具体的には、このとき、第１バッファ７４は、ハイレベルのサンプリング期間信号（ＴＣＧ）２２に応答して、帰還用スイッチ１２を活性化させる第１制御信号８０を出力する。帰還用スイッチ１２が閉じることによって、第１共通接続ノード１０は、一定電圧（ＶＣＯＭ）にバイアスされる。第２論理回路７６は、アナログ入力電圧供給線１（アナログ入力電圧Ａｉｎ側）とサンプル電圧供給線４とを接続させるための第３制御信号８２を、第１スイッチ５に供給する。第１スイッチ５は、その第３制御信号８２に応答してサンプル電圧供給線４とアナログ入力電圧供給線１とを接続する。第２バッファ７５は、主容量アレイ６とサンプル電圧供給線４とを接続させるための第２制御信号８１を、主スイッチ群８に供給する。主スイッチ群８の全てのスイッチは、その第２制御信号８１に応答して、主容量アレイ６とサンプル電圧供給線４とを接続する。これによって、主容量アレイ６の全ての容量は、アナログ入力電圧Ａｉｎに充電される。

このとき、ノード接続スイッチ６２は開いている。そのため、第２共通接続ノード６１と第１共通接続ノード１０との接続は、遮断されている。図１８は、このときの回路を模式的に例示する回路図である。図１８は、補正範囲の中間値となるように、半数の容量には上限基準電圧ＶＴを、残り半数の容量には下限基準電圧ＶＢを印加する場合の回路構成を例示している。

ここにおいて、基準電圧切換スイッチ６３は、フルコード信号４３がハイレベルの場合には、第６制御信号８５に応答して、上限基準電圧供給線２と第２共通接続ノード６１とを接続する。これによって、第２共通接続ノード６１の電圧は、上限基準電圧ＶＴと等しくなる。逆に、ゼロコード信号４４がハイレベルの場合には、基準電圧切換スイッチ６３は、第７制御信号８６に応答して、下限基準電圧供給線３と第２共通接続ノード６１とを接続する。これによって、第２共通接続ノード６１の電圧は、下限基準電圧ＶＢと等しくなる。フルコード信号４３もゼロコード信号４４もローレベルの場合には、ノード接続スイッチ６２が閉じる。そのため、第２共通接続ノード６１の電圧は、第１共通接続ノード１０の電圧（ＶＣＯＭ）と同電圧になる。また、補正用スイッチ群９は、オフセット誤差検出時と同じ一定電圧を印加する。

カウンタ７１は、所定のサンプリング期間のカウントが終了すると、ローレベルのサンプリング期間信号（ＴＣＧ）２２を出力する。帰還用スイッチ１２、基準電圧切換スイッチ６３、第１スイッチ５は、ローレベルのサンプリング期間信号（ＴＣＧ）２２に応答して非活性化される。帰還用スイッチ１２、基準電圧切換スイッチ６３、第１スイッチ５が開くことによって、第１共通接続ノード１０、第２共通接続ノード６１の電圧はハイインピーダンス状態になる。また、このときノード接続スイッチ６２が活性化される。図１９は、このときの回路を模式的に例示する回路図である。ノード接続スイッチ６２が閉じることによって、主容量アレイ６と補正用容量アレイ７の全ての容量に蓄積されている電荷が合成されて蓄えられる。また、蓄えられる電荷量Ｑ５は式（１０）で表される。

第１共通接続ノード１０、第２共通接続ノード６１の電圧は、式（９）と同じ電圧となる。この時点で、

の電圧が変化しており、この分もオフセットの補正に寄与する。

その後、比較期間Ｔ０〜Ｔ９において、制御回路３４は、オフセット誤差に基づいた電圧を補正用容量アレイ７に印加するための制御を行う。オフセット誤差を示すデータは、記憶回路４０に記憶されている。制御回路３４から出力される制御信号３５に応答して、逐次型Ａ／Ｄ変換器６０は、記憶回路４０に記憶されているデータに対応した電圧を、補正用容量アレイ７に印加する。

仮に、オフセット誤差の補正コードが、４０ＬＳＢ分の電圧であった場合、容量ＣＣ_５と、容量ＣＣ_３に上限基準電圧ＶＴが印加される。図２０は、このときの回路を模式的に例示する回路図である。容量ＣＣ_５の容量は、単位容量の２^５倍に相当する。容量ＣＣ_３の容量は、単位容量の２^３倍に相当する。また、残りの容量に下限基準電圧ＶＢが印加される。（なお、実際には、
式（９）で表される電圧の変化分＋４０ＬＳＢ−３２ＬＳＢ＝８ＬＳＢ
に対応する電圧が補正量となる。）
制御回路３４は、期間Ｔ０において逐次比較レジスタ（ＳＡＲ）１４の第一ビット（ＭＳＢ）の論理を“１”に設定する。逐次比較レジスタ（ＳＡＲ）１４の第一ビット（ＭＳＢ）の論理が“１”なので、第１データバス１５のデータＤ９の論理は“１”となる。

第１データバス１５を介して供給される補正コードに応答して、主スイッチ制御回路１６が主スイッチ群８を制御する。主スイッチ制御回路１６によって制御された主スイッチ群８は、主容量アレイ６のそれぞれの容量に印加する電圧を切り替える。期間Ｔ０では、主スイッチ群８のスイッチＳ８からスイッチＳ００が下限基準電圧ＶＢ側にオンし、スイッチＳ９が上限基準電圧ＶＴ側にオンする。これによって、主容量アレイ６の半数の容量に下限基準電圧ＶＢが、残り半数の容量に上限基準電圧ＶＴが印加される。

このとき主容量アレイ６と補正用容量アレイ７にチャージされた電荷量Ｑ６は、第１共通接続ノード１０の電圧をＶＸとすると次の（１１）式で表される。

サンプリング期間中に主容量アレイ６と補正用容量アレイ７に充電された電荷量Ｑ５は、このときに充電されたままなので、第１共通接続ノード１０の電圧（ＶＸ）は、式（１０）、式（１１）から
Ｑ５＝Ｑ６とすることで求まる。したがって、第１共通接続ノード１０の電圧（ＶＸ）は、次の（１２）式で表される電圧となる。

式（１２）から分かるように、式（９）で表される電圧の変化分とオフセット誤差の補正データ（８ＬＳＢ）分との電圧との和が補正されていることが分かる。

電圧比較器１１は、式（１２）で表される第１共通接続ノード１０の電圧（ＶＸ）と、サンプリング期間ＴＣＧの第１共通接続ノード１０の電圧（ＶＣＯＭ）との大小を検出する。電圧比較器１１は、サンプリング期間ＴＣＧの第１共通接続ノード１０の電圧ＶＣＯＭの方が大きい場合には、論理が“１”の電圧比較器出力１３を出力する。電圧比較器１１は、逆の場合には、論理が“０”の電圧比較器出力１３を出力する。

電圧比較器出力１３の論理が“１”の場合、逐次比較レジスタ（ＳＡＲ）１４は、第一ビット（ＭＳＢ）の論理を“１”のままにする。これによって、第１データバス１５のデータＤ９の論理は“１”となる。電圧比較器出力１３の論理が“０”の場合、逐次比較レジスタ（ＳＡＲ）１４は、第一ビット（ＭＳＢ）の論理を“０”にする。これによって、第１データバス１５のデータＤ９の論理は“０”となる。この動作で第一ビット（ＭＳＢ）の比較動作は終了する。

期間Ｔ１以降、期間Ｔ９まで、同様の動作を繰り返す。逐次比較レジスタ（ＳＡＲ）１４の最下位ビット（ＬＳＢ）補正を行い、その結果生成されたデータが、アナログ入力信号（Ａｉｎ）をＡ／Ｄ変換した結果となる。Ａ／Ｄ変換結果出力バッファ１８は、このときに逐次比較レジスタ（ＳＡＲ）１４から供給されるデータを、オフセット誤差が補正されたＡ／Ｄ変換結果１９として出力する。

上述の様に、本実施形態の逐次型Ａ／Ｄ変換器６０は、その補正用容量アレイの共通電極（第２共通接続ノード６１）と主容量アレイの共通電極（第１共通接続ノード１０）との間に、ノード接続スイッチ６２を備えている。このノード接続スイッチ６２の作用によって、サンプリング期間中に補正用容量アレイの共通電極には、主容量アレイの共通電極とは異なる電圧を与えることができる。このように補正用容量アレイの共通電極を制御することで、補正用容量アレイにより補正できる電圧範囲を拡大できる。

［比較例］
以下に、本願発明の理解を容易にするために、本実施形態と従来例との比較例を説明する。以下では、本実施形態と従来例とで、補正用容量アレイにより、容量アレイの共通接続点、すなわち、電圧比較器の入力ノードの電圧を、どの程度変化することが可能かを考える。

従来技術により、電圧比較器の入力ノードの電圧を高い側に最大限変化させる場合、サンプリング期間中では、補正用容量アレイの全てに下限基準電圧を印加する。また、比較期間中では、補正用容量アレイの全てに上限基準電圧を印加する。これによって、電圧比較器の入力ノードの電圧を高い側に最大限変化させることができる。

サンプリング期間に容量アレイにチャージされる電荷量Ｑ１は、主容量アレイの総容量値をＣｔｏｔａｌ、補正用容量アレイの総容量値をＣＣｔｏｔａｌとすると、

で表される。また、比較期間（逐次比較動作が終了し、最終的にアナログ入力電圧と逐次比較レジスタが示す電圧が等しくなっている場合）に、容量アレイにチャージされる電荷量Ｑ２は、

で表される。式（１３）、式（１４）より、

となり、

の電圧が変化することになる。

一方今回の構成を用いる場合、サンプリング期間中は補正用容量アレイの共通接続点には上限基準電圧を印加しスイッチ側の電極には下限基準電圧を印加することができる。比較期間中は主容量アレイの共通接続点と補正用容量アレイの共通接続点とを接続するとともに、上限基準電圧を印加する。この場合、サンプリング期間中に容量アレイにチャージされる電荷量Ｑ３は、

比較期間に容量アレイにチャージされる電荷量Ｑ４は、

式（１６）、式（１７）より、

となり、

の電圧が変化することになる。

ＶＣＯＭは、電圧比較器１１の動作点電圧であり、通常は電源電圧の１／２付近に設定することが多い。したがって、
ＶＣＯＭ＝１／２×ＡＶＤＤ
とし、
ＶＴ＝ＡＶＤＤ、ＶＢ＝０
とすると、
２ＶＴ−ＶＢ−ＶＣＯＭ＝３／２・ＡＶＤＤ
となり、従来技術の
ＶＴ−ＶＢ＝ＡＶＤＤ
に対して１．５倍の電圧を変化できることが分かる。

つまり、補正用容量アレイとして同じだけの容量値を追加した場合、今回の構成を用いることで補正できる誤差量が１．５倍に大きくできる。言い換えると、同じ補正量を実現するために、今回の発明の方が追加する容量を２／３に縮小できる。仮にＶＣＯＭが電源電圧の１／２でなかったとしても、
（２ＶＴ−ＶＢ−ＶＣＯＭ）−（ＶＴ−ＶＢ）＝ＶＴ−ＶＣＯＭ
であるので、
ＶＴ＞ＶＣＯＭ
であれば効果を得ることができる。

［第２実施形態］
以下に、図面を参照して本発明の第２実施形態について説明する。図２１は、第２実施形態の逐次型Ａ／Ｄ変換器６０の構成を例示する回路図である。

図２１を参照すると、第２実施形態の逐次型Ａ／Ｄ変換器６０には、第１ゲインエラー補正信号（増幅用）５０、第２ゲインエラー補正信号（減衰用）５１およびゲインエラー補正データ５２が供給されている。また、第２実施形態の逐次型Ａ／Ｄ変換器６０において、補正用スイッチ群９は、アナログ入力電圧（Ａｉｎ）をサンプリングすることが可能なように構成されている。

逐次型Ａ／Ｄ変換器６０には、アナログ入力段にアンプが接続されている場合がある。また、逐次型Ａ／Ｄ変換器６０には、複数のサンプルホールド回路が接続されている場合がある。この場合、逐次型Ａ／Ｄ変換器６０は、複数のサンプルホールド回路の作用によって、複数のアナログ入力信号を同一タイミングでＡ／Ｄ変換する。第２実施形態の逐次型Ａ／Ｄ変換器６０は、アナログ入力段に接続されるアンプやサンプルホールド回路にゲインエラーがある場合等に、その分を補正することが可能なように構成されている。第２実施形態の逐次型Ａ／Ｄ変換器６０のゲインエラー補正時のＡ／Ｄ変換動作について、図２２のタイミングチャートを用いて説明する。

図２２を参照すると、ゲインエラー補正時のＡ／Ｄ変換動作は、サンプリング期間ＴＣＧと比較期間Ｔ０〜Ｔ９とで行われている。第２実施形態の逐次型Ａ／Ｄ変換器６０は、サンプリング期間ＴＣＧにおいて、アナログ入力電圧（Ａｉｎ）をサンプリングする容量を変更している。

アナログ入力信号を増幅する必要がある場合には、ハイレベルの第１ゲインエラー補正信号（増幅用）５０を補正用スイッチ制御回路１７に供給する。補正用スイッチ制御回路１７は、その第１ゲインエラー補正信号（増幅用）５０に応答して、補正用容量アレイ７の一部にもアナログ入力信号（Ａｉｎ）をサンプリングするように制御する。逆にアナログ入力信号を減衰させる必要がある場合には、ハイレベルの第２ゲインエラー補正信号（減衰用）５１を主スイッチ制御回路１６に供給する。主スイッチ制御回路１６は、その第２ゲインエラー補正信号（減衰用）５１に応答して、主容量アレイ６の一部が、アナログ入力電圧（Ａｉｎ）のサンプリングを行わないように制御する。以下はアナログ入力電圧（Ａｉｎ）を増幅する場合に対応して、第２実施形態の逐次型Ａ／Ｄ変換器６０について説明する。

ゲインエラー補正時のＡ／Ｄ変換動作は、第１ゲインエラー補正信号（増幅用）５０をハイレベルにした状態で、ハイレベルのＡＤトリガ３２を出力することで開始する。ＡＤトリガ３２がハイレベルになると、制御回路３４は、ハイレベルのサンプリング期間信号（ＴＣＧ）２２を出力する。逐次型Ａ／Ｄ変換器６０は、そのサンプリング期間信号（ＴＣＧ）２２に応答して、アナログ入力電圧（Ａｉｎ）のサンプリングを行う。ここでは、ゲインエラーの補正に着目しているため、ノード接続スイッチ６２は常に閉じているものとする。

このとき、制御回路３４は、帰還用スイッチ１２をオンさせて第１共通接続ノード１０、第２共通接続ノード６１の電圧を一定電圧ＶＣＯＭにバイアスする。また、第１スイッチ５をアナログ入力電圧（Ａｉｎ）側にオンさせる。また、主スイッチ群８の全てのスイッチをサンプル電圧供給線４側にオンさせる。これによって、主容量アレイ６の全ての容量には、アナログ入力電圧（Ａｉｎ）がチャージされる。また、補正用スイッチ群９は、ゲインエラー補正データ５２に基づいて、一部をサンプル電圧供給線４側にオンさせ、残りは一定電圧を印加する。図２３は、このときの回路を模式的に例示する回路図である。図２３は、半数の容量にはアナログ入力電圧（Ａｉｎ）を印加し、残り半数の容量には下限基準電圧ＶＢを印加する場合の回路構成を例示している。

所定のサンプリング期間のカウントが終了すると、制御回路３４は、サンプリング期間信号（ＴＣＧ）２２をローレベルにする。帰還用スイッチ１２と第１スイッチ５とは、ローレベルのサンプリング期間信号（ＴＣＧ）２２に応答して非活性化する。帰還用スイッチ１２と第１スイッチ５とが開くことによって、第１共通接続ノード１０、第２共通接続ノード６１はハイインピーダンス状態になる。そのため、主容量アレイ６と補正用容量アレイ７の全ての容量に蓄積されている電荷は、蓄えられるたままとなる。このとき、蓄えられる電荷量Ｑ７は次の（１９）式で表される。

制御回路３４は、期間Ｔ０において逐次比較レジスタ（ＳＡＲ）１４の第一ビット（ＭＳＢ）を１に設定し、第１データバス１５のデータＤ９を１にする。第１データバス１５のコードによって主スイッチ制御回路１６が主スイッチ群８を制御し、主容量アレイ６のそれぞれの容量に印加する電圧を切り替える。期間Ｔ０では、主スイッチ群８のスイッチＳ８からＳ０が下限基準電圧ＶＢ側にオンし、Ｓ９が上限基準電圧ＶＴ側にオンする。図２４は、このときの回路を模式的に例示する回路図である。これによって、主容量アレイ６の半数の容量に下限基準電圧ＶＢが、残り半数の容量に上限基準電圧ＶＴが印加される。また、制御回路３４は、比較期間Ｔ０〜Ｔ９において、補正用容量アレイ７に一定電圧を印加するための制御信号３５を出力する。図２４に示す回路では、半数の容量を上限基準電圧ＶＴ側にオンし、残りの容量を下限基準電圧ＶＢ側にオンしている。

比較期間Ｔ０において、主容量アレイ６と補正用容量アレイ７にチャージされた電荷量Ｑ８は、第１共通接続ノード１０の電圧をＶＸとすると次の（２０）式で表される。

電荷量Ｑ７（サンプリング期間中に主容量アレイ６と補正用容量アレイ７に充電された電荷）は、充電されたままである。したがって、第１共通接続ノード１０の電圧（ＶＸ）は、式（１９）、式（２０）からＱ７＝Ｑ８とすることで求めることができる。これによって、第１共通接続ノード１０の電圧（ＶＸ）次の（２１）式で表される電圧となる。

式（２１）から分かるように、アナログ入力電圧（Ａｉｎ）は、（２１０＋２５）／２１０倍に増幅されている。電圧比較器１１は、式（２１）で表される第１共通接続ノード１０の電圧（ＶＸ）と、サンプリング期間ＴＣＧの第１共通接続ノード１０の電圧（ＶＣＯＭ）との大小を検出する。電圧比較器１１は、サンプリング期間ＴＣＧの第１共通接続ノード１０の電圧ＶＣＯＭの方が大きい場合は、論理が“１”の電圧比較器出力１３を出力する。逆の場合は、電圧比較器１１は、論理が“０”の電圧比較器出力１３を出力する。

電圧比較器出力１３の論理が“１”の場合、逐次比較レジスタ（ＳＡＲ）１４は、第一ビット（ＭＳＢ）の論理を“１”のままにする。これによって、第１データバス１５のデータＤ９の論理は“１”のままとなる。電圧比較器出力１３の論理が“０”の場合、逐次比較レジスタ（ＳＡＲ）１４は、第一ビット（ＭＳＢ）の論理を“０”にする。これによって、第１データバス１５のデータＤ９の論理は“０”となる。この動作で第一ビット（ＭＳＢ）の比較動作は終了する。

期間Ｔ１以降の動作は、第１実施形態のＡ／Ｄ変換動作と同様である。逐次比較レジスタ（ＳＡＲ）１４は、最下位ビット（ＬＳＢ）まで比較動作をおこなって決定したデータを保持する。逐次比較レジスタ（ＳＡＲ）１４は、その保持しているデータを、アナログ入力信号（Ａｉｎ）をＡ／Ｄ変換した結果として第１データバス１５に供給する。Ａ／Ｄ変換結果出力バッファ１８は、第１データバス１５を介して供給されるデータを、ゲインエラー誤差が補正されたデジタル出力１９として出力する。

アナログ入力段に接続されるアンプやサンプルホールド回路を高精度化する場合、非常に素子サイズの大きなアンプを設計する必要がある。素子サイズの増大は寄生容量の増加を招き、高速化するのが難しくなるとともに、コアサイズの増大につながる。第２実施形態の逐次型Ａ／Ｄ変換器６０は、この場合も補正用容量を利用することでアンプのゲインエラーを補正することが可能になる。

なお、上述の第２実施形態では、ゲインエラーの補正動作について説明している。逐次型Ａ／Ｄ変換器６０は、このゲインエラーの補正動作とともに、オフセットエラーの補正を行う構成を備えていても良い。これによって、より適切にエラー補正を行うことが可能となる。

［第３実施形態］
以下に、本発明の第３実施形態について説明を行う。図２５は、本発明の第３実施形態の逐次型Ａ／Ｄ変換器６０の構成を例示する回路図である。図２５を参照すると、第３実施形態の逐次型Ａ／Ｄ変換器６０は、補正用スイッチ回路網２５と、抵抗ストリング２６と、スイッチ回路網２７とを含んで構成されている。内部Ｄ／Ａ変換器は、主容量アレイ６と抵抗ストリング２６とを含んでいる。スイッチ回路網２７は、抵抗ストリング２６との組合せにより、内部Ｄ／Ａ変換器として機能している。スイッチ回路網２７は、抵抗ストリング２６で発生する電圧を、主スイッチ制御回路１６が出力する制御データ２４に応答して切替えて出力している。スイッチ回路網２７は、出力する電圧を、主スイッチ群８のスイッチＳ_００の一端に印加している。補正用スイッチ回路網２５は、抵抗ストリング２６との組合せにより、補正用Ｄ／Ａ変換器として機能している。補正用スイッチ回路網２５は、抵抗ストリング２６で発生する電圧を、補正用スイッチ制御回路１７が出力する補正用スイッチ群制御信号２３に応答して切替えている、補正用スイッチ回路網２５は、出力する電圧を、補正用容量アレイ７の容量ＣＣ_００に印加している。

第３実施形態の逐次型Ａ／Ｄ変換器６０は、上述の実施形態と同様に、その補正用容量アレイの共通電極（第２共通接続ノード６１）と主容量アレイの共通電極（第１共通接続ノード１０）との間に、ノード接続スイッチ６２を備えている。このノード接続スイッチ６２の作用によって、サンプリング期間中に補正用容量アレイの共通電極には、主容量アレイの共通電極とは異なる電圧を与えることができる。このように補正用容量アレイの共通電極を制御することで、補正用容量アレイにより補正できる電圧範囲を拡大できる。

また、図２６は、第３実施形態の逐次型Ａ／Ｄ変換器６０の他の構成を例示する回路図である。図２６に示されているように、他の構成の逐次型Ａ／Ｄ変換器６０は、内部Ｄ／Ａ変換器が抵抗ストリング２６と、サンプリングコンデンサ６ａとを含んで構成されている。このような逐次型Ａ／Ｄ変換器６０であっても、ノード接続スイッチ６２の作用によって、サンプリング期間中に補正用容量アレイの共通電極には、主容量アレイの共通電極とは異なる電圧を与えることができる。

以上説明したように、本実施形態の逐次型Ａ／Ｄ変換器６０は、電圧比較器にオフセット誤差があっても、補正用容量により補正することができるとともに、補正したい誤差量に対して、追加する必要がある補正用容量が少なくて済み、コアサイズの増大を防ぐことができる。また、補正用容量により補正される誤差範囲を広げることができる。さらに、アナログ入力段に接続されるアンプにゲインエラーが存在した場合でも補正用容量により補正することができる。
なお、上述の複数の実施形態においては、サンプリング期間中に補正用容量アレイの共通接続ノードに印加する電圧を、上限基準電圧（ＶＴ）、下限基準電圧（ＶＢ）、ＶＣＯＭの３つから選択する場合を例示している。本願発明において、逐次型Ａ／Ｄ変換器６０の共通接続ノードに印加する電圧は、この３つに制限されることは無く、別の任意の電圧を印加する構成であっても良い。また、上述の複数の実施形態は、その構成・動作に矛盾が生じない場合において、組み合わせて実施することが可能である。

図１は、従来のＡＤ変換器の構成を示す回路図である。 図２は、制御回路１３４、制御信号１３５の構成を示す回路図である。 図３は、従来のＡ／Ｄ変換器の動作を示すタイミングチャートである。 図４は、主容量アレイ１０６の接続状態を示す模式図である。 図５は、主容量アレイ１０６の接続状態を示す模式図である。 図６は、オフセット誤差検出時のＡ／Ｄ変換動作を示すタイミングチャートである。 図７は、主容量アレイ１０６と補正用容量アレイ１０７の構成を示す回路図である。 図８は、主容量アレイ１０６と補正用容量アレイ１０７の構成を示す回路図である。 図９は、オフセット誤差補正時のＡ／Ｄ変換動作を示すタイミングチャートである。 図１０は、主容量アレイ１０６と補正用容量アレイ１０７を模式的に示す回路図である。 図１１は、主容量アレイ１０６と補正用容量アレイ１０７を模式的に示す回路図である。 図１２は、逐次型ＡＤ変換器６０の構成を例示する回路図である。 図１３は、制御回路３４の構成を例示する回路図である。 図１４は、オフセット誤差データがフルコードであった場合の回路を模式的に例示する回路図である。 図１５は、主容量アレイ６と補正用容量アレイ７を模式的に例示する回路図である。 図１６は、主容量アレイ６と補正用容量アレイ７を模式的に例示する回路図である。 図１７は、オフセット誤差補正時のＡ／Ｄ変換動作を例示するタイミングチャートである。 図１８は、主容量アレイ６と補正用容量アレイ７を模式的に例示する回路図である。 図１９は、主容量アレイ６と補正用容量アレイ７を模式的に例示する回路図である。 図２０は、主容量アレイ６と補正用容量アレイ７を模式的に例示する回路図である。 図２１は、第２実施形態の逐次型Ａ／Ｄ変換器６０の構成を例示する回路図である。 図２２は、ゲインエラー補正時のＡ／Ｄ変換動作を例示するタイミングチャートを用いて説明する。 図２３は、主容量アレイ６と補正用容量アレイ７を模式的に例示する回路図である。 図２４は、主容量アレイ６と補正用容量アレイ７を模式的に例示する回路図である。 図２５は、第３実施形態の逐次型Ａ／Ｄ変換器６０の構成を例示する回路図である。 図２６は、第３実施形態の逐次型Ａ／Ｄ変換器６０の他の構成を例示する回路図である。

符号の説明

Ａｉｎ…アナログ入力電圧
ＶＴ…上限基準電圧
ＶＢ…下限基準電圧
ＡＧＮＤ…アナロググランド電圧
１…アナログ入力電圧供給線
２…上限基準電圧供給線
３…下限基準電圧供給線
４…サンプル電圧供給線
５…第１スイッチ
６…主容量アレイ
７…補正用容量アレイ
８…主スイッチ群
９…補正用スイッチ群
１０…第１共通接続ノード
１１…電圧比較器
１２…帰還用スイッチ
１３…電圧比較器出力
１４…逐次比較レジスタ（ＳＡＲ）
１６…主スイッチ制御回路
１７…補正用スイッチ制御回路
１８…Ａ／Ｄ変換結果出力バッファ
１５…第１データバス
１９…Ａ／Ｄ変換結果
２０…アンプ
２１…Ａ／Ｄ変換終了信号（ＥＯＣ）
２２…サンプリング期間信号（ＴＣＧ）
２３…補正用スイッチ群制御信号
２４…主スイッチ群制御信号
２５…補正用スイッチ回路網
２６…抵抗ストリング
２７…スイッチ回路網
３０…アナロググランド線
３４…制御回路
３１…動作クロック
３２…ＡＤトリガ
３３…校正外部トリガ
３５…制御信号
４０…記憶回路
４１…第２データバス
４２…補正データ判別回路
４３…フルコード信号
４４…ゼロコード信号
４５…ループ信号
５０…第１ゲインエラー補正信号（増幅用）
５１…第２ゲインエラー補正信号（減衰用）
５２…ゲインエラー補正データ
６１…第２共通接続ノード
６２…ノード接続スイッチ
６３…基準電圧切換スイッチ
７１…カウンタ
７２…トリガ検出回路
７３…第１論理回路
７４…第１バッファ
７５…第２バッファ
７６…第２論理回路
７７…第３論理回路
７８…第１論理回路出力信号
７９…トリガ検出回路出力信号
８０…第１制御信号
８１…第２制御信号
８２…第３制御信号
８３…第４制御信号
８４…第５制御信号
８５…第６制御信号
８６…第７制御信号
８７…第４論理回路
８８…第５論理回路
８９…第６論理回路
１０１…アナログ入力電圧（Ａｉｎ）
１０２…上限基準電圧（ＶＴ）
１０３…下限基準電圧（ＶＢ）
１０４…サンプル電圧供給線
１０５…第１スイッチ
１０６…主容量アレイ
１０７…補正用容量アレイ
１０８…主スイッチ群
１０９…補正用スイッチ群
１１０…容量アレイの共通接続ノード
１１１…電圧比較器
１１２…第２スイッチ
１１３…比較結果
１１４…逐次比較レジスタ（ＳＡＲ）
１１６…主スイッチ制御回路
１１７…補正用スイッチ制御回路
１１８…第１バッファ
１１５…第１データバス
１１９…Ａ／Ｄ変換結果
１２０…電圧比較器１１を構成するアンプ
１２１…ＥＯＣ
１２２…ＴＣＧ
１２３…補正用スイッチ制御信号
１２４…主スイッチ制御信号
１３０…アナロググランド線
１３４…制御回路
１３１…クロック
１３２…ＡＤトリガ
１３３…校正外部トリガ
１３５…制御信号
１４０…記憶回路
１４１…第２データバス
２０１…カウンタ
２０２…トリガ検出回路
２０３…ＯＲ回路
２０４…第２バッファ
２０５…第３バッファ
２０６…第１論理回路
２０７…第２論理回路
２０８…カウント開始設定信号
２０９…トリガ検出回路出力信号
２１０…第２バッファ出力信号
２１１…第３バッファ出力信号
２１２…第１論理回路出力信号
２１３…第２論理回路出力信号

Claims (10)

1. 共通接続ノードに一端が接続される容量アレイと、
   補正用容量アレイと、
   前記共通接続ノードの電圧を検出する電圧比較器と、
   前記電圧比較器の出力に基づいて、値が設定される逐次比較レジスタと、
   前記逐次比較レジスタの値に基づいて前記容量アレイと前記補正用容量アレイを構成する容量素子への印加電圧を切り替える第１の制御回路と、
   制御信号に基づいて、前記容量アレイの他の一端を入力アナログ信号あるいは第１の所定の電圧に切り替え、前記補正用容量アレイの一端を前記共通接続ノードあるいは第２の所定の電圧に切り替える第２の制御回路と
   を具備する
   逐次型ＡＤ変換器。
2. 請求項１に記載の逐次型ＡＤ変換器において、さらに、
   前記容量アレイと前記補正容量アレイとの間に設けられ、前記容量アレイと前記補正容量アレイとの接続状態を切り換える接続スイッチ
   を具備する
   逐次型ＡＤ変換器。
3. 請求項２に記載の逐次型ＡＤ変換器において、
   前記容量アレイは前記入力アナログ信号電圧に応答して生成される変換信号を前記電圧変換器に供給し、
   前記補正用容量アレイは、前記電圧変換器のオフセットを補正する
   逐次型ＡＤ変換器。
4. 請求項２または３に記載の逐次型ＡＤ変換器において、
   前記接続スイッチは、
   サンプリング期間における前記容量アレイと前記補正容量アレイとの接続を遮断する
   逐次型ＡＤ変換器。
5. 請求項２から４の何れか１項に記載の逐次型ＡＤ変換器において、
   前記接続スイッチは、
   比較期間において、前記容量アレイと前記補正容量アレイとを接続する
   逐次型ＡＤ変換器。
6. 請求項４または５に記載の逐次型ＡＤ変換器において、更に、
   上限基準電圧を供給する上限電圧供給線と、
   下限基準電圧を供給する下限電圧供給線と、
   基準電圧切換スイッチと、
   補正用スイッチ群と
   を備え、
   前記基準電圧切換スイッチは、
   前記サンプリング期間に、前記補正用容量アレイの一端と前記上限電圧供給線とを接続し、
   前記補正用スイッチ群は、
   前記サンプリング期間に、前記補正用容量アレイの他端と前記下限電圧供給線とを接続する
   逐次型ＡＤ変換器。
7. 請求項４または５に記載の逐次型ＡＤ変換器において、更に、
   上限基準電圧を供給する上限電圧供給線と、
   下限基準電圧を供給する下限電圧供給線と、
   基準電圧切換スイッチと、
   補正用スイッチ群と、
   前記入力アナログ信号電圧を供給する入力信号供給線
   を備え、
   前記基準電圧切換スイッチは、
   前記サンプリング期間に、前記補正用容量アレイの一端と前記上限電圧供給線とを接続し、
   前記補正用スイッチ群は、
   前記サンプリング期間に、前記補正用容量アレイの他端と前記入力信号線とを接続する
   逐次型ＡＤ変換器。
8. 請求項６または７に記載の逐次型ＡＤ変換器において、さらに、
   前記主容量アレイに印加する電圧を制御する主容量アレイスイッチ群を含み、
   前記容量アレイは、複数の変換用容量素子を有し、
   前記主容量アレイスイッチ群は、
   複数の変換用容量素子の一部に、前記入力アナログ信号電圧と異なる電圧を供給する
   逐次型ＡＤ変換器。
9. 請求項４または５に記載の逐次型ＡＤ変換器において、さらに、
   抵抗ストリングと、
   前記抵抗ストリングで発生する電圧を、切替えて出力するスイッチ回路網と
   を含み、
   前記容量アレイは、複数の変換用容量素子を有し、
   前記スイッチ回路網は、
   前記複数の変換用容量素子の少なくとも一つに、前記抵抗ストリングで発生する前記電圧を印加する
   逐次型ＡＤ変換器。
10. 請求項４または５に記載の逐次型ＡＤ変換器において、
    前記容量アレイは、
    サンプリングコンデンサと、
    抵抗ストリングと、
    前記抵抗ストリングで発生する電圧を、切替えて出力するスイッチ回路網と
    を含み、
    前記スイッチ回路網は、
    前記サンプリングコンデンサに、前記抵抗ストリングで発生する前記電圧を印加する
    逐次型ＡＤ変換器。

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