JP2005223888A - アナログディジタル変換回路 - Google Patents
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Abstract
【解決手段】制御論理回路11は、標本化及び保持時に、DA変換器2の各キャパシタ20−1〜20−Nの他端を接地電位に接続し、スイッチトアンプ1から標本化されたアナログ入力信号を保持キャパシタ7の一端に出力して保持させる。逐次比較時に、スイッチトアンプ1の出力端子をハイインピーダンスにさせ、保持キャパシタ7の一端を接地電位に接続するように制御し、DA変換器2の各キャパシタ20−1〜20−Nの他端を逐次比較レジスタ4で保持されたディジタル値に基づいて逐次接地電位から電源電圧Vddに切り換えて接続して保持キャパシタ7の他端の出力電圧をDA変換器2の出力電圧として比較器3に出力し、保持キャパシタ7の他端の出力電圧を中間基準電圧と比較して逐次比較レジスタ4からディジタル値を得る。
【選択図】図1
Description
(a)アナログ信号入力端子90aを介して入力されるアナログ入力信号を標本化し、AD変換が終了するまで値を保持するサンプルホールド回路18と、
(b)キャパシタアレイ型DA変換器19と、
(c)サンプルホールド回路18からの出力電圧18aとDA変換器19からの出力電圧19aとを比較して比較結果信号を出力する比較器13と、
(d)比較器13からの比較結果信号に基づいてDA変換器19を制御する逐次比較レジスタ(SAR)14と、
(e)各回路13,14,18,19の動作タイミングを制御する制御論理回路15と
を備えて構成される。
(a)静電容量C0乃至CNをそれぞれ有するキャパシタ190−0乃至190−Nと、
(b)各キャパシタ190−0乃至190−Nを、より高い電位の基準電圧源Vrefp又はより低い電位の基準電圧源Vrefnに選択的に接続するためのスイッチ191−1乃至191−Nと、
(c)DA変換器19からの出力電圧19aを接地するためのスイッチ192−0と、
(d)DA変換器19からの出力電圧19aの最大値を、Vdd/2に減衰させるための、静電容量CSを有するキャパシタ192−1と
を備えて構成される。ここで、C0=Cunitを単位容量とすると、次式のように設定される。
C1=C0=Cunit (1)
[数2]
Ci+1=2Ci(i=1,2,…,N−1) (2)
[数3]
CS=2CN (3)
V19amax
=Vrefp×(CN+CN−1+…+C1+C0)
/(CS+CN+CN−1+…+C1+C0)
=Vrefp/2 (4)
ディジタル値をアナログ電圧にディジタルアナログ変換して出力するディジタルアナログ変換器と、
上記アナログ入力信号を、上記ディジタルアナログ変換器からのアナログ電圧と比較して比較結果信号を出力する比較器と、
上記比較器からの比較結果信号を保持して保持したディジタル値を出力する逐次比較レジスタと、
アナログディジタル変換回路の動作を制御する制御手段とを備えた逐次比較型アナログディジタル変換回路において、
上記ディジタルアナログ変換器は、
各一端が互いに共通端子で接続されかつ互いに異なる静電容量をそれぞれ有する複数のキャパシタと、
上記複数のキャパシタを選択的に動作可能に切り換える複数のスイッチとを含むキャパシタアレイ型ディジタルアナログ変換器であり、
上記サンプルホールド回路は、
上記アナログ入力信号を標本化して出力することと、スイッチトアンプの出力端子をハイインピーダンスにすることとを選択的に切り換えるように動作するスイッチトアンプと、
一端と、上記各キャパシタの共通端子と直列に接続された他端とを有し、上記スイッチトアンプから出力される標本化されたアナログ入力信号を保持する保持キャパシタとを含み、
上記制御手段は、標本化及び保持時に、上記ディジタルアナログ変換器の各キャパシタの他端を第1の電位に接続し、上記スイッチトアンプから上記標本化されたアナログ入力信号を上記保持キャパシタの一端に出力して保持させた後、逐次比較時に、上記スイッチトアンプの出力端子をハイインピーダンスにさせるように上記スイッチトアンプを制御し、上記保持キャパシタの一端を上記第1の電位に接続するように制御し、上記ディジタルアナログ変換器の各キャパシタの他端を上記逐次比較レジスタで保持されたディジタル値に基づいて逐次、上記第1の電位から、上記第1の電位よりも高い第2の電位に切り換えて接続して上記保持キャパシタの他端の出力電圧を上記ディジタルアナログ変換器の出力電圧として上記比較器に出力し、上記比較器により上記保持キャパシタの他端の出力電圧を、上記第1の電位と上記第2の電位との間の電位である第3の電位と比較することにより、上記逐次比較レジスタからディジタル値を得ることを特徴とする。
ディジタル値をアナログ電圧にディジタルアナログ変換して出力するディジタルアナログ変換器と、
上記アナログ入力信号を、上記ディジタルアナログ変換器からのアナログ電圧と比較して比較結果信号を出力する比較器と、
上記比較器からの比較結果信号を保持して保持したディジタル値を出力する逐次比較レジスタと、
アナログディジタル変換回路の動作を制御する制御手段とを備えた逐次比較型アナログディジタル変換回路において、
上記ディジタルアナログ変換器は、
各一端が互いに共通端子で接続されかつ互いに異なる静電容量をそれぞれ有する複数のキャパシタと、
上記複数のキャパシタを選択的に動作可能に切り換える複数のスイッチとを含むキャパシタアレイ型ディジタルアナログ変換器であり、
上記サンプルホールド回路は、
上記アナログ入力信号を標本化して出力することと、スイッチトアンプの出力端子をハイインピーダンスにすることとを選択的に切り換えるように動作するスイッチトアンプと、
一端と、上記各キャパシタの共通端子と直列に接続された他端とを有し、上記スイッチトアンプから出力される標本化されたアナログ入力信号を保持する保持キャパシタとを含み、
上記制御手段は、標本化及び保持時に、上記ディジタルアナログ変換器の各キャパシタの他端を第1の電位よりも高い第2の電位に接続し、上記スイッチトアンプから上記標本化されたアナログ入力信号を上記保持キャパシタの一端に出力して保持させた後、逐次比較時に、上記スイッチトアンプの出力端子をハイインピーダンスにさせるように上記スイッチトアンプを制御し、上記保持キャパシタの一端を上記第2の電位に接続するように制御し、上記ディジタルアナログ変換器の各キャパシタの他端を上記逐次比較レジスタで保持されたディジタル値に基づいて逐次、上記第2の電位から、上記第1の電位に切り換えて接続して上記保持キャパシタの他端の出力電圧を上記ディジタルアナログ変換器の出力電圧として上記比較器に出力し、上記比較器により上記保持キャパシタの他端の出力電圧を、上記第1の電位と上記第2の電位との間の電位である第3の電位と比較することにより、上記逐次比較レジスタからディジタル値を得ることを特徴とする。
上記第1の電位を、接地電位から「接地電位+NチャンネルMOSFETのしきい値電圧」までの範囲内の一電位に設定し、
上記第2の電位を、正の電源電圧Vddから「正の電源電圧Vdd−PチャンネルMOSFETのしきい値電圧の絶対値」の範囲内の一電位に設定したことを特徴とする。
図1は本発明の第1の実施形態に係るAD変換回路の構成を示す回路図である。第1の実施形態に係るAD変換回路は逐次比較型アナログディジタル変換器において、一端を接地電位(又はその近傍電位)Vrefn又は基準電圧源Vrefpに接続したグランディッドスイッチを用いた局部のDA変換器2と、スイッチトアンプ1と保持キャパシタ7とにより構成されたサンプルホールド回路7Aと、同相入力電圧範囲が従来例に比較して広くない簡単な構成の比較器3とを備えて構成することにより、1V以下の電源電圧Vddでの動作を可能にすることを特徴としている。
Vthn<Vbn1<Vdd (5)
[数6]
|Vthp|>Vbn1>Vss (6)
Vcin
=Vrefc−Vin×(CN/Ctotal)
+Vdd×(CN−1/Ctotal) (7)
ここで、
[数8]
Ctotal=CN+CN−1+…+C0 (8)
図15は本発明の第2の実施形態に係るAD変換回路の構成を示す回路図である。第2の実施形態に係るAD変換回路は、図1の第1の実施形態に係るAD変換回路に比較して、各キャパシタ20−1乃至20−Nの電圧極性を反転した構成を有し、保持キャパシタ7の一端はスイッチ8を介して端子5に接続され、標本化及び保持時において、各キャパシタ20−1乃至20−Nの下側一端は基準電圧源Vrefpに接続された後、逐次比較時において、制御論理回路11Aの逐次比較処理は、後述するように、サンプル値の電圧を上昇させてから逐次下げて比較するように変形されたことを特徴としている。
Vcin
=Vrefc+Vin×(CN+1/(CN+1+Ctotal))
−Vrefp×(CN/(CN+1+Ctotal)) (9)
図16は本発明の第3の実施形態に係るAD変換回路の構成を示す回路図である。第3の実施形態に係るAD変換回路は、図1の第1の実施形態に係るAD変換回路に比較して、DA変換器2からの出力電圧2aの接続線と、端子6との間に、静電容量CSの付加キャパシタCsをさらに備えたことを特徴としている。以上のように構成された第3の実施形態に係るAD変換回路においては、付加保持キャパシタ12によって、DA変換器2からの出力電圧Vcinの最大振幅を制御できる。付加保持キャパシタ12が無い場合(図1のとき)、DA変換器2からの出力電圧をVcinとし、スイッチトアンプ1の出力電圧をVinとすると、次式で表される。
Vcin
=Vrefc−Vin×(CN+1/(CN+1+Ctotal) (10)
Vcin
=Vrefc−Vin×(CN+1/(CS+CN+1+Ctotal) (11)
図17は本発明の第4の実施形態に係るAD変換回路の構成を示す回路図である。第4の実施形態に係るAD変換回路は、図15の第2の実施形態に係るAD変換回路に比較して、DA変換器2からの出力電圧2aの接続線と、端子5との間に、静電容量CSの付加キャパシタCsをさらに備えたことを特徴としている。以上のように構成された第4の実施形態に係るAD変換回路においては、付加保持キャパシタ12によって、DA変換器2からの出力電圧Vcinの最大振幅を制御できる。従って、本実施形態に係るAD変換回路は第2の実施形態に係るAD変換回路と同様の作用効果を有するとともに、予期せぬ電荷のリークが発生しないという特有の効果を有する。
第5の実施形態.
図18は本発明の第5の実施形態に係るAD変換回路の構成を示す回路図であり、図19は図18のスイッチトアンプ100の構成を示すブロック図である。第5の実施形態に係るAD変換回路は、図1の第1の実施形態に係るAD変換回路に比較して、図19に示すように、N個のCMOS出力回路203−1乃至203−Nを有し、これらN個のCMOS出力回路203−1乃至203−Nからの出力電圧100a−1乃至100a−Nに基づいて、ホールドキャパシタとしてキャパシタアレイ型DA変換器2のキャパシタ20−1乃至20−Nを用いて、サンプルホールド及びDA変換を実行することを特徴としている。
図20は本発明の第6の実施形態に係るAD変換回路の構成を示す回路図である。第6の実施形態に係るAD変換回路は、図1の第1の実施形態に係るAD変換回路に比較して以下の点が異なる。
(1)スイッチトアンプ1に代えて、差動入力端子90a,90b及び差動出力電圧1a,1bを有するスイッチトアンプ1Aを備える。
(2)保持キャパシタ7に代えて、2個の保持キャパシタ7a,7bを備える。
(3)スイッチ8に代えて、2個のスイッチ8a,8bを備える。
(4)端子5に代えて、それぞれ基準電圧源Vrefpが接続された端子5a,5bを備える。
(5)端子6に代えて、それぞれ接地電位Vrefnが接続された端子6a,6bを備える。
(6)DA変換器2に代えて、2個のDA変換器22a,22bを備える。ここで、DA変換器22aはN個のキャパシタ20a−1乃至20a−Nとスイッチ21a−1乃至21a−Nとを備える。また、DA変換器22bはN個のキャパシタ20b−1乃至20b−Nとスイッチ21b−1乃至21b−Nとを備える。
(7)スイッチ9に代えて、2個のスイッチ9a,9bを備える。
(8)逐次比較レジスタ4は、制御信号4a,4bを用いてスイッチ21a−1乃至21a−N及びスイッチ21b−1乃至21b−Nを切り換え制御する。
(9)制御論理回路11に代えて、制御論理回路11Cを備え、制御論理回路11Cは制御信号11aを用いてスイッチトアンプ1A、スイッチ8a,8b及びスイッチ9a,9bを制御する。
1a,1b,100a−1乃至100a−N…出力電圧、
2,30,31…ディジタルアナログ変換器(DA変換器)、
2a…出力電圧、
3,3a,3b…比較器、
4…逐次比較レジスタ(SAR)、
4a,4b…制御信号、
5,5a,5b,6,6a,6b,10,12a,12b…端子、
7,7a,7b,12…保持キャパシタ、
7A,7B,7Aa,7Ab…サンプルホールド回路、
8,8a,8b,9,9a,9b…スイッチ、
11,11A,11B,11C,11D,11E…制御論理回路、
11a…制御信号、
12…付加保持キャパシタ、
90a,90b…アナログ信号入力端子、
20−1乃至20−N,20a−1乃至20a−N,20b−1乃至20b−N…キャパシタ、
21−1乃至21−N,21a−1乃至21a−N,21b−1乃至21b−N…スイッチ、
22a,22b…DA変換器、
201…演算増幅回路、
202…レベルシフタ回路、
203,203−1乃至203−N,203−A1乃至203−A8…CMOS出力回路、
204…レプリカ回路、
Cc1−1乃至Cc1−N,Cc2−1乃至Cc2−N…結合用キャパシタ。
Claims (6)
- アナログ入力信号を標本化して保持するサンプルホールド回路と、
ディジタル値をアナログ電圧にディジタルアナログ変換して出力するディジタルアナログ変換器と、
上記アナログ入力信号を、上記ディジタルアナログ変換器からのアナログ電圧と比較して比較結果信号を出力する比較器と、
上記比較器からの比較結果信号を保持して保持したディジタル値を出力する逐次比較レジスタと、
アナログディジタル変換回路の動作を制御する制御手段とを備えた逐次比較型アナログディジタル変換回路において、
上記ディジタルアナログ変換器は、
各一端が互いに共通端子で接続されかつ互いに異なる静電容量をそれぞれ有する複数のキャパシタと、
上記複数のキャパシタを選択的に動作可能に切り換える複数のスイッチとを含むキャパシタアレイ型ディジタルアナログ変換器であり、
上記サンプルホールド回路は、
上記アナログ入力信号を標本化して出力することと、スイッチトアンプの出力端子をハイインピーダンスにすることとを選択的に切り換えるように動作するスイッチトアンプと、
一端と、上記各キャパシタの共通端子と直列に接続された他端とを有し、上記スイッチトアンプから出力される標本化されたアナログ入力信号を保持する保持キャパシタとを含み、
上記制御手段は、標本化及び保持時に、上記ディジタルアナログ変換器の各キャパシタの他端を第1の電位に接続し、上記スイッチトアンプから上記標本化されたアナログ入力信号を上記保持キャパシタの一端に出力して保持させた後、逐次比較時に、上記スイッチトアンプの出力端子をハイインピーダンスにさせるように上記スイッチトアンプを制御し、上記保持キャパシタの一端を上記第1の電位に接続するように制御し、上記ディジタルアナログ変換器の各キャパシタの他端を上記逐次比較レジスタで保持されたディジタル値に基づいて逐次、上記第1の電位から、上記第1の電位よりも高い第2の電位に切り換えて接続して上記保持キャパシタの他端の出力電圧を上記ディジタルアナログ変換器の出力電圧として上記比較器に出力し、上記比較器により上記保持キャパシタの他端の出力電圧を、上記第1の電位と上記第2の電位との間の電位である第3の電位と比較することにより、上記逐次比較レジスタからディジタル値を得ることを特徴とするアナログディジタル変換回路。 - アナログ入力信号を標本化して保持するサンプルホールド回路と、
ディジタル値をアナログ電圧にディジタルアナログ変換して出力するディジタルアナログ変換器と、
上記アナログ入力信号を、上記ディジタルアナログ変換器からのアナログ電圧と比較して比較結果信号を出力する比較器と、
上記比較器からの比較結果信号を保持して保持したディジタル値を出力する逐次比較レジスタと、
アナログディジタル変換回路の動作を制御する制御手段とを備えた逐次比較型アナログディジタル変換回路において、
上記ディジタルアナログ変換器は、
各一端が互いに共通端子で接続されかつ互いに異なる静電容量をそれぞれ有する複数のキャパシタと、
上記複数のキャパシタを選択的に動作可能に切り換える複数のスイッチとを含むキャパシタアレイ型ディジタルアナログ変換器であり、
上記サンプルホールド回路は、
上記アナログ入力信号を標本化して出力することと、スイッチトアンプの出力端子をハイインピーダンスにすることとを選択的に切り換えるように動作するスイッチトアンプと、
一端と、上記各キャパシタの共通端子と直列に接続された他端とを有し、上記スイッチトアンプから出力される標本化されたアナログ入力信号を保持する保持キャパシタとを含み、
上記制御手段は、標本化及び保持時に、上記ディジタルアナログ変換器の各キャパシタの他端を第1の電位よりも高い第2の電位に接続し、上記スイッチトアンプから上記標本化されたアナログ入力信号を上記保持キャパシタの一端に出力して保持させた後、逐次比較時に、上記スイッチトアンプの出力端子をハイインピーダンスにさせるように上記スイッチトアンプを制御し、上記保持キャパシタの一端を上記第2の電位に接続するように制御し、上記ディジタルアナログ変換器の各キャパシタの他端を上記逐次比較レジスタで保持されたディジタル値に基づいて逐次、上記第2の電位から、上記第1の電位に切り換えて接続して上記保持キャパシタの他端の出力電圧を上記ディジタルアナログ変換器の出力電圧として上記比較器に出力し、上記比較器により上記保持キャパシタの他端の出力電圧を、上記第1の電位と上記第2の電位との間の電位である第3の電位と比較することにより、上記逐次比較レジスタからディジタル値を得ることを特徴とするアナログディジタル変換回路。 - 上記逐次比較時において、上記保持キャパシタに対して並列に接続される付加保持キャパシタをさらに備えたことを特徴とする請求項1又は2記載のアナログディジタル変換回路。
- 上記スイッチトアンプは、上記ディジタルアナログ変換器の複数のキャパシタの数と同一の数の出力電圧をそれぞれ、上記ディジタルアナログ変換器の各キャパシタに出力して保持させるように構成したことを特徴とする請求項1乃至3のうちのいずれか1つに記載のアナログディジタル変換回路。
- 上記アナログディジタル変換回路のサンプルホールド回路及びDA変換器を差動回路で構成し、差動アナログ入力信号をディジタル値にアナログディジタル変換することを特徴とする請求項1乃至4のうちのいずれか1つに記載のアナログディジタル変換回路。
- 上記アナログディジタル変換回路を、PチャンネルMOSFETとNチャンネルMOSFETとを含むCMOS回路で構成し、
上記第1の電位を、接地電位から「接地電位+NチャンネルMOSFETのしきい値電圧」までの範囲内の一電位に設定し、
上記第2の電位を、正の電源電圧Vddから「正の電源電圧Vdd−PチャンネルMOSFETのしきい値電圧の絶対値」の範囲内の一電位に設定したことを特徴とする請求項1乃至5のうちのいずれか1つに記載のアナログディジタル変換回路。
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