KR20200106119A - 아날로그 디지털 변환기 - Google Patents

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KR20200106119A KR1020190023386A KR20190023386A KR20200106119A KR 20200106119 A KR20200106119 A KR 20200106119A KR 1020190023386 A KR1020190023386 A KR 1020190023386A KR 20190023386 A KR20190023386 A KR 20190023386A KR 20200106119 A KR20200106119 A KR 20200106119A
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Abstract

일 실시예에 따른 아날로그 디지털 변환기는 입력 신호와 디지털 아날로그 변환기의 출력을 동일한 입력 버퍼를 통해 처리하고, 해당 입력 버퍼는 코어 전압 범위에서 동작 가능하며, 디지털 아날로그 변환기는 비트 단위로 제어되는 커패시터 뱅크를 포함하고, 해당 디지털 아날로그 변환기는 공통 모드 신호에 의해 주기적으로 초기화될 수 있다.

Description

아날로그 디지털 변환기{ANALOG TO DIGITAL CONVERTER}
이하, SAR (successive approximation register)에 기반한 아날로그 디지털 변환기가 제공된다.
인간이 의사소통을 위해서 사용하는 신호 및 전압의 레벨, 전류의 크기와 같은 물리량은 아날로그 값인데 반하여, 전자기기의 내부에 포함되는 디지털 회로는 디지털 값을 사용하여 동작된다. 따라서 아날로그-디지털 변환기는 인간과 전자기기 사이의 소통이나 서로 다른 전자기기 간의 소통에 필수적인 회로이다. 아날로그 디지털 변환기(ADC)는 다양한 기능을 수행하기 위한 모듈에 포함되는 구성 요소로써 다양한 분야에서 사용된다. 예를 들면 무선 통신 시스템에서, 아날로그 디지털 변환기는 수신된 아날로그 신호를 디지털 형태로 변환시키다. 기술 진보의 속도에 기인하여, 더 빠르고, 작고, 더 효율적인 아날로그 디지털 변환기에 대한 요구가 항상 존재한다.
특히 연속 근사 방법(successive approximation method)을 사용하여 아날로그 신호로부터 디지털 신호를 생성하는 연속 근사 레지스터 아날로그-디지털 변환기(successive approximation register analog-to-digital converter)는 비교적 작은 면적에 구현이 가능하고 전력소모가 낮기 때문에 PMP, 휴대폰, 노트북 등 휴대용 전자기기에 적합하다.
일 실시예에 따른 아날로그 디지털 변환기는, 제1 샘플링 스위치를 통해 입력 신호가 수신되는 입력 단자와 연결되는 입력 버퍼; 상기 입력 버퍼 및 비교기 사이에 연결되는 샘플링 커패시터; 제2 샘플링 스위치를 통해 공통 모드 노드와 연결되고, 상기 샘플링 커패시터와 연결되는 비교기; 공통 모드 스위치를 통해 상기 공통 모드 노드와 연결되고, 변환 스위치를 통해 상기 입력 버퍼와 연결되는 디지털 아날로그 변환기; 및 상기 비교기의 비교 결과에 기초하여 상기 디지털 아날로그 변환기를 제어하면서 결정된 출력 신호를 출력 단자로 제공하는 제어기를 포함할 수 있다.
상기 디지털 아날로그 변환기는, 복수의 커패시터들을 포함하는 커패시터 뱅크; 및 상기 제어기에 의해 생성되는 제어 신호에 응답하여, 각 비트에 대응하는 커패시터에 걸리는 전압을 제어하는 복수의 커패시터 스위치들을 포함할 수 있다.
상기 변환 스위치는, 샘플링 동작(sample operation) 동안, 상기 입력 버퍼 및 상기 디지털 아날로그 변환기를 분리하고, 상기 공통 모드 스위치는, 상기 샘플링 동작 동안, 상기 공통 모드 노드 및 상기 디지털 아날로그 변환기를 연결함으로써, 상기 디지털 아날로그 변환기를 초기화할 수 있다.
상기 제1 샘플링 스위치는, 샘플링 동작 동안, 상기 입력 단자 및 상기 입력 버퍼의 일단을 연결하고, 상기 제2 샘플링 스위치는, 상기 샘플링 동작 동안, 상기 공통 모드 노드를 상기 샘플링 커패시터 및 상기 비교기 사이의 노드에 연결할 수 있다.
상기 샘플링 커패시터는, 상기 샘플링 동작 동안, 상기 제2 샘플링 스위치를 통해 상기 샘플링 커패시터의 타단에 인가된 공통 모드 신호를 기준으로, 상기 입력 버퍼에 의해 상기 샘플링 커패시터의 일단에 인가된 상기 입력 신호를 샘플링할 수 있다.
상기 입력 버퍼는, 바이어스 전압을 공급하는 바이어스 회로; 서로 직렬로 연결된 두 트랜지스터들의 게이트 노드들 사이에 연결된 커패시터; 및 상기 바이어스 회로 및 상기 커패시터를 선택적으로 연결하는 버퍼 내부 스위치를 포함할 수 있다.
상기 버퍼 내부 스위치는, 상기 출력 신호가 출력된 후 상기 입력 버퍼가 다음 입력 신호를 수신하기 전까지, 상기 바이어스 회로를 상기 게이트 노드들에 연결함으로써 상기 커패시터를 충전할 수 있다.
상기 제1 샘플링 스위치는, 상기 입력 신호에 대한 샘플링 동작이 종료된 후 다음 입력 신호에 대한 샘플링 동작 이전까지, 상기 입력 단자 및 상기 입력 버퍼를 분리하고, 상기 제2 샘플링 스위치는, 상기 입력 신호에 대한 샘플링 동작이 종료된 후 다음 입력 신호에 대한 샘플링 동작 이전까지, 상기 공통 모드 노드를 상기 샘플링 커패시터 및 상기 비교기 사이의 노드로부터 분리할 수 있다.
상기 변환 스위치는, 샘플링 동작 이후 입력 푸싱(input pushing) 동작 동안, 상기 디지털 아날로그 변환기 및 상기 입력 버퍼를 연결할 수 있다.
상기 샘플링 커패시터는, 상기 입력 푸싱 동작 동안, 상기 변환 스위치 및 상기 입력 버퍼를 통해 수신된 공통 모드 신호에 응답하여, 상기 공통 모드 신호를 기준으로 상기 입력 신호가 반전된, 대상 신호를 상기 비교기로 출력할 수 있다.
상기 공통 모드 스위치는, 상기 입력 푸싱 동작 이후 변환 동작 동안, 상기 디지털 아날로그 변환기 및 상기 공통 모드 노드 간의 연결을 분리할 수 있다.
상기 샘플링 커패시터는, 상기 변환 동작 동안, 매 비트마다 상기 입력 버퍼를 통해 상기 디지털 아날로그 변환기로부터 수신된 변환 신호를 상기 비교기로 전달하고, 상기 제어기는, 상기 변환 동작 동안, 상기 변환 신호에 기초한 상기 비교기의 출력에 응답하여, 제어 신호의 각 비트 값을 순차적으로 결정하고, 결정된 비트 값에 따라 상기 디지털 아날로그 변환기를 제어할 수 있다.
상기 제어기는, 상기 제어 신호에서 상기 디지털 아날로그 변환기의 최상위 비트로부터 최하위 비트까지의 비트 값이 결정된 경우에 응답하여, 상기 제어 신호를 상기 출력 신호로서 출력할 수 있다.
상기 비교기는, 상기 아날로그 디지털 변환기가 싱글 엔드 모드(single ended mode)로 동작하도록 구성된 경우, 상기 샘플링 커패시터의 출력 및 상기 공통 모드 신호를 입력으로서 수신할 수 있다.
상기 비교기는, 상기 아날로그 디지털 변환기가 차동 모드(differential mode)로 동작하도록 구성된 경우, 상기 샘플링 커패시터의 출력 및 다른 샘플링 커패시터의 출력을 입력으로서 수신할 수 있다.
상기 디지털 아날로그 변환기는, 변환 동작 동안, 상기 제어기의 제어 신호에 응답하여 변환 신호를 생성하고, 상기 생성된 변환 신호를 상기 변환 스위치를 통해 상기 입력 버퍼의 일단으로 전달하며, 상기 입력 버퍼는, 상기 일단에서 수신된 상기 변환 신호를 상기 입력 버퍼의 타단에 연결된 상기 샘플링 커패시터로 전달할 수 있다.
다른 일 실시예에 따른 아날로그 디지털 변환기는, 제1 차동 신호를 수신하는 제1 입력 버퍼, 상기 제1 입력 버퍼와 연결되는 제1 샘플링 커패시터, 제1 공통 모드 스위치를 통해 공통 모드 노드와 연결되는 제1 디지털 아날로그 변환기를 포함하는 제1 신호 처리부; 제2 차동 신호를 수신하는 제2 입력 버퍼, 상기 제2 입력 버퍼와 연결되는 제2 샘플링 커패시터, 제2 공통 모드 스위치를 통해 상기 공통 모드 노드와 연결되는 제2 디지털 아날로그 변환기를 포함하는 제2 신호 처리부; 상기 제1 차동 신호 및 상기 공통 모드 신호로부터 상기 제1 신호 처리부에 의해 생성된 제1 대상 신호, 및 상기 제2 차동 신호 및 상기 공통 모드 신호로부터 상기 제2 신호 처리부에 의해 생성된 제2 대상 신호를 비교한 비교 결과를 출력하는 비교기; 및 상기 비교기의 상기 비교 결과에 기초하여 상기 제1 디지털 아날로그 변환기 및 상기 제2 디지털 아날로그 변환기를 제어하면서 결정된 출력 신호를 출력 단자로 제공하는 제어기를 포함할 수 있다.
일 실시예에 따른 아날로그 디지털 변환기는 입력 신호를 샘플링하면서, 이전 제어 신호에 의해 설정된 디지털 아날로그 변환기를 공통 모드 신호 인가를 통해 초기화하는 단계; 공통 모드 신호를 기준으로 상기 입력 신호가 반전된, 대상 신호를 생성하는 단계; 상기 대상 신호에 기초하여 상기 디지털 아날로그 변환기에 대한 제어 신호의 비트 값들을 순차적으로 결정하여 출력하는 단계를 포함할 수 있다..
도 1은 일 실시예에 따른 아날로그 디지털 변환기의 구조를 도시한 블록도이다.
도 2는 일 실시예에 따른 아날로그 디지털 변환기의 개괄적인 회로도를 도시한다.
도 3은 일 실시예에 따른 아날로그 디지털 변환기의 각각의 스위칭 신호의 타이밍도를 도시한다.
도 4 내지 도 6은 일 실시예에 따른 아날로그 디지털 변환기의 동작을 설명하는 도면이다.
도 7은 일 실시예에 따른 아날로그 디지털 변환기의 각 노드에서의 신호 변화를 설명하는 도면이다.
도 8은 일 실시예에 따른 아날로그 디지털 변환기에서 입력 버퍼의 예시적인 회로도를 설명하는 도면이다.
도 9는 일 실시예에 따른 입력 버퍼를 동작시키기 위한 바이어스 샘플링의 타이밍을 설명하는 도면이다.
도 10은 일 실시예에 따른 아날로그 디지털 변환기에서 디지털 아날로그 변환기의 예시적인 구성을 설명하는 도면이다.
도 11은 다른 일 실시예에 따른 아날로그 디지털 변환기의 구성을 설명하는 도면이다.
도 12는 일 실시예에 따른 아날로그 디지털 변환 방법을 설명하는 흐름도이다.
이하, 실시예들을 첨부된 도면을 참조하여 상세하게 설명한다. 그러나, 특허출원의 범위가 이러한 실시예들에 의해 제한되거나 한정되는 것은 아니다. 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다.
아래 설명하는 실시예들에는 다양한 변경이 가해질 수 있다. 아래 설명하는 실시예들은 실시 형태에 대해 한정하려는 것이 아니며, 이들에 대한 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
실시예에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 실시예를 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수 개의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성 요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 실시예가 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
또한, 첨부 도면을 참조하여 설명함에 있어, 도면 부호에 관계없이 동일한 구성 요소는 동일한 참조 부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다. 실시예를 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 실시예의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
SAR ADC(successive approximation register analog-to-digital converter)에서는, 주어진 아날로그 입력에 대해 고해상도로 디지털 출력을 생성하기 위해, 열 잡음 및 용량성 DAC(Capacitive Digital-to-Analog Converter) 의 가중치 일치도를 고려하여, 매우 큰 입력 커패시턴스(예를 들어, 3 내지 10pF)가 요구된다. 이러한 입력 커패시턴스를 구성하기 위해서는 한정된 샘플링 시간 (sampling time) 동안 입력 신호를 손실 없이 전달하기 위한 입력 버퍼가 요구된다. 또한, 아날로그 디지털 변환기 외부의 입력 버퍼를 통해 입력 신호를 전달받는 구조는, 입력 버퍼의 성능(예를 들어, 잡음 및 선형성 측면의 성능)이 아날로그 디지털 변환기에 요구되는 성능보다 높아야만, 전체적인 성능이 저하되지 않는다. 이러한 외부 입력 버퍼를 구현하기 위해서는, 높은 설계 난이도, 높은 전력 소모, 및 큰 면적이 요구된다.
도 1은 일 실시예에 따른 아날로그 디지털 변환기의 구조를 도시한 블록도이다.
일 실시예에 따른 아날로그 디지털 변환기(100)는 입력 버퍼(110), 비교기(120), 제어기(130), 및 디지털 아날로그 변환기(140)를 포함할 수 있다. 아날로그 디지털 변환기(100)는 아날로그 값을 가지는 입력 신호(101)를 디지털 값을 가지는 출력 신호(109)로 변환하는 회로, 소자, 및 장치를 나타낼 수 있다.
입력 버퍼(110)는 입력 신호(101) 및 디지털 아날로그 변환기(140)로부터 전달된 변환 신호 중 하나를 비교기(120)로 전달할 수 있다.
입력 버퍼(110)가 아날로그 디지털 변환기(100) 내부에 내장되는 경우에는, 입력 버퍼(110)가 외부로부터 수신된 입력 신호(101) 뿐만 아니라, 디지털 출력을 결정하는 SAR(successive approximation register) 동작에서 사용되는 변환 신호도 전달하므로, 입력 버퍼(110)에 요구되는 성능이 감소된다. 입력 신호(101) 및 변환 신호의 각각이 입력 버퍼(110)를 통과할 때 동일한 신호 왜곡이 발생하므로, 비교기(120) 단(comparator stage)에서 입력 신호(101) 또는 변환 신호에 대해 비교 동작을 수행할 때 입력 버퍼(110)의 왜곡이 무시될 수 있다. 따라서, 일 실시예에 따른 아날로그 디지털 변환기(100)에서, 입력 버퍼(110)의 성능(예를 들어, 선형성 성능)이 아날로그 디지털 변환기(100)의 성능보다 낮아도, 아날로그 디지털 변환기(100)는 주어진 입력 신호(101)에 대해 고해상도의 디지털 출력 신호(109)를 출력할 수 있다.
일 실시예에 따른 입력 버퍼(110)는 코어 전압 범위(core voltage range)에서 동작할 수 있다. 예를 들어, 입력 버퍼(110)에 인가되는 드레인 전압 및 소스 전압은 코어 전압 범위 내의 값을 가질 수 있다. 코어 전압 범위는, 입력 버퍼(110)에 입력되는 입력 신호(101)의 레일-투-레일(rail-to-rail) 범위와 유사할 수 있다. 따라서, 입력 버퍼(110)는 코어 전압 범위보다 넓은 I/O 전압 범위의 공급 전압이 인가되지 않더라도 동작 가능하므로, 입력 버퍼(110)의 동작에 요구되는 전력 소모가 감소될 수 있다. 코어 전압 범위에서의 입력 버퍼(110) 구동을 위한 구조는 아래 도 8에서 설명한다.
비교기(120)는 입력 버퍼(110)를 통해 전달된 신호에 대한 비교 결과를 생성할 수 있다. 예를 들어, 비교기(120)는 아날로그 디지털 변환기(100)가 싱글 엔드 모드(single ended mode)로 동작하도록 구성된 경우, 샘플링 커패시터의 출력 및 공통 모드 신호를 입력으로서 수신할 수 있다. 비교기(120)는 입력 버퍼(110)를 통해 전달된 신호를 공통 모드 신호와 비교하여 비교 결과를 생성할 수 있다. 싱글 엔드 모드에서, 비교 결과는, 전달된 신호의 값(예를 들어, 신호 전압 값)이 공통 모드 신호의 값(예를 들어, 공통 모드 전압 값)보다 크거나 작은 지 여부를 나타낼 수 있다. 다른 예를 들어, 아날로그 디지털 변환기(100)가 차동 모드(differential mode)로 구현된 경우, 비교기(120)는 제1 입력 버퍼(110) 및 제1 디지털 아날로그 변환기(140)를 포함하는 제1 신호 처리부로부터 전달된 제1 대상 신호 및 제2 입력 버퍼(110) 및 제2 디지털 아날로그 변환기(140)를 포함하는 제2 신호 처리부로부터 전달된 제2 대상 신호를 비교하여 비교 결과를 생성할 수 있다. 차동 모드에서, 비교 결과는 제1 대상 신호의 값보다 제2 대상 신호의 값이 크거나 작은지 여부, 달리 말해 제1 대상 신호 및 제2 대상 신호 중 큰 값을 가지는 신호를 지시할 수 있다. 차동 모드의 구현은 하기 도 11에서 상세히 설명한다. 본 명세서의 도 1 내지 도 10에서는 싱글 엔드 모드를 기준으로, 아날로그 디지털 변환기(100)의 동작 및 구조를 설명한다.
제어기(130)는 비교기(120)로부터 전달된 비교 결과에 기초하여, 디지털 아날로그 변환기(140)를 제어할 수 있다. 예를 들어, 제어기(130)는 디지털 아날로그 변환기(140)에서 출력되는 변환 신호의 값을 결정하는 제어 신호를 생성하여 디지털 아날로그 변환기(140)로 전달할 수 있다. 예를 들어, 제어 신호는 N비트의 비트 시퀀스로 구성되는 제어 코드를 포함할 수 있다. 여기서, N은 1이상의 정수일 수 있다. 제어기(130)는 하나의 연속 근사 사이클(successive approximation cycle)마다 하나의 비트를 결정할 수 있다. 제어기(130)는 변환 동작 동안 N회의 연속 근사 사이클 마다 비트 결정 동작을 수행함으로써, 아날로그 신호를 지시하는 N 비트의 디지털 신호를 획득할 수 있다. 예를 들어, 입력 신호(101)의 크기 범위(amplitude range)(예를 들어, 신호 크기(signal amplitude)의 최소 값 및 최대 값)는 2N개로 등분될 수 있고, 크기 범위가 2N개로 등분된 아날로그 전압 값들의 각각에 대해 N 비트의 디지털 코드가 매핑될 수 있다. 제어기(130)는 크기 범위가 2N개로 등분된 아날로그 전압 값들 중 상술한 입력 신호(101)의 실제 크기에 가장 유사한 아날로그 전압 값을 지시하는 디지털 출력 신호(109)를 최종적으로 생성할 수 있다. 참고로, 각 연속 근사 사이클에서의 순차적으로 제어 코드의 비트를 결정하는 회로 동작은 아래 도 7에서 설명한다.
디지털 아날로그 변환기(140)는 제어기(130)로부터 전달된 제어 신호에 기초하여 변환 신호를 출력할 수 있다. 예를 들어, 제어 신호는 N 비트의 디지털 신호(예를 들어, 제어 코드)일 수 있고, 디지털 아날로그 변환기(140)는 제어 신호가 지시하는 아날로그 전압 값을 가지는 변환 신호를 출력할 수 있다. 일 실시예에 따른 디지털 아날로그 변환기(140)는 N 비트의 각각에 대응하는 커패시터 페어를 가지는 커패시터 뱅크를 포함할 수 있다. 커패시터 뱅크를 포함하는 용량성 디지털 아날로그 변환기(140)(C-DAC, capacitive DAC)는 전류 디지털 아날로그 변환기(140)(I-DAC, current DAC)에 비해 전력 소모, 잡음, 및 면적이 절감될 수 있다.
따라서, 상술한 입력 버퍼(110) 및 디지털 아날로그 변환기(140)를 포함하는 아날로그 디지털 변환기(100)는 저전력이 요구되는 생체 신호 처리 장치 및 모바일 장치에 적용될 수 있다.
도 2는 일 실시예에 따른 아날로그 디지털 변환기의 개괄적인 회로도를 도시한다.
입력 버퍼(210)는 제1 샘플링 스위치(SWsample1)를 통해 입력 신호(Vin)가 수신되는 입력 단자와 연결될 수 있다. 입력 버퍼(210)의 일단은 상술한 제1 샘플링 스위치(SWsample1) 및 디지털 아날로그 변환기(240)의 출력단(output)에 연결될 수 있다. 입력 버퍼(210)의 타단은 샘플링 커패시터의 하부 노드(bottom node)에 연결될 수 있다. 입력 버퍼(210)는 상술한 바와 같이 코어 전압 범위에서 동작 가능한 구조로 구현될 수 있다.
샘플링 커패시터는 입력 버퍼(210) 및 비교기(220) 사이에 연결될 수 있다. 예를 들어, 샘플링 커패시터의 하부 노드는 입력 버퍼(210)의 타단에 연결되고, 샘플링 커패시터의 상부 노드는 비교기(220)의 입력단(input)에 연결될 수 있다.
비교기(220)는 제2 샘플링 스위치(SWsample2)를 통해 공통 모드 단자와 연결되고, 샘플링 커패시터와 연결될 수 있다. 예를 들어, 비교기(220)의 (+) 입력단은 샘플링 커패시터의 상부 노드(top node)와 연결되고, 비교기(220)의 (-) 입력단은 공통 모드 단자와 연결될 수 있다. 다만, 비교기(220)의 입력단 연결을 이로 한정하는 것은 아니고, 설계에 따라 반대로 연결될 수도 있다. 더 나아가, 도 2는 싱글 엔드 모드 구성을 설명한 것으로서, 차동 모드에서는 아래 도 11에서 설명되는 구성으로 연결될 수도 있다.
본 명세서에서 공통 모드 단자는, 공통 모드 전압(Vcm)을 가지는 공통 모드 신호가 공급되는 단자는 나타낼 수 있다. 공통 모드 단자는 공통 모드 노드라고도 나타낼 수 있다.
제어기(230)는 비교기(220)의 비교 결과에 기초하여 디지털 아날로그 변환기(240)를 제어하면서 결정된 출력 신호를 출력 단자(output terminal)로 제공할 수 있다. 출력 단자는 아날로그 디지털 변환기(200)의 최종 출력 신호를 출력하는 단자를 나타낼 수 있다. 제어기(230)는 임의의 입력 신호(Vin)에 대해 N회의 연속 근사 사이클마다 비트를 결정함으로써, 해당 입력 신호(Vin)에 대응하는 N 비트의 제어 코드를 결정할 수 있고, N비트의 제어 코드를 최종 출력 신호로서 출력 단자로 출력할 수 있다. 제어기(230)는 변환 동작 도중에는 제어 신호를 디지털 아날로그 변환기(240)로 제공함으로써, 디지털 아날로그 변환기(240)에서 출력되는 변환 신호를 제어할 수 있다.
디지털 아날로그 변환기(240)는 공통 모드 스위치(SWcm)를 통해 공통 모드 노드와 연결되고, 변환 스위치(SWconv)를 통해 입력 버퍼(210)와 연결될 수 있다. 디지털 아날로그 변환기(240)의 입력단은 제어기(230)에 연결될 수 있고, 디지털 아날로그 변환기(240)의 출력단은 변환 스위치(SWconv) 및 공통 모드 스위치(SWcm)에 연결될 수 있다. 변환 동작 동안 변환 스위치(SWconv)가 활성화되는 경우, 디지털 아날로그 변환기(240)는 변환 신호를 입력 버퍼(210)의 입력단으로 전달할 수 있다. 따라서, 입력 버퍼(210)의 성능(예를 들어, 비선형 특성)이 회로의 나머지 소자들의 성능보다 낮더라도, 디지털 출력 신호는 고해상도로 출력될 수 있다. 도 2에서 디지털 아날로그 변환기(240)는 용량성 DAC로 도시되었으나, 이로 한정하는 것은 아니다.
일 실시예에 따른 아날로그 디지털 변환기(200)는 고해상도 및 고선형성이 요구되는 시스템에 탑재 될 수 있다. 예를 들어, 아날로그 디지털 변환기(200)는 생체 신호를 측정하는 저전력 시스템에 적용될 수 있다. 또한, 아날로그 디지털 변환기(200)는 다른 시스템과 함께 칩(chip) 형태로 구현되어 헬스케어 제품에 탑재 될 수 있다. 아날로그 디지털 변환기(200)는 구조가 단순하므로, 구현 편의성이 높다. 아래 도 8에서 설명하는 입력 버퍼(210)의 구조를 통해, 입력 버퍼(210)에 요구되는 성능이 낮으므로, 일 실시예에 따른 아날로그 디지털 변환기(200)는 저전력으로 고해상도의 디지털 신호를 출력할 수 있다. 아날로그 디지털 변환기(200)는 생체 신호 처리 뿐만 아니라 이미지 신호 센싱 및 변환 장치에도 적용될 수 있다.
제1 샘플링 스위치(SWsample1), 제2 샘플링 스위치(SWsample2), 변환 스위치(SWconv), 및 공통 모드 스위치(SWcm)는 스위칭 신호에 따라 활성화되거나 비활성화될 수 있다. 각 스위치를 제어하는 스위칭 신호는 아래 도 3에서 설명한다.
도 3은 일 실시예에 따른 아날로그 디지털 변환기의 각각의 스위칭 신호의 타이밍도를 도시한다.
일 실시예에 따른 아날로그 디지털 변환기의 동작은, 크게 샘플링 동작(310), 입력 푸싱 동작(320), 및 변환 동작(330)으로 구분될 수 있다. 샘플링 동작(310)은 샘플링 시간 동안 입력 신호를 샘플링하는 동작을 나타낼 수 있다. 입력 푸싱 동작(320)은 샘플링 이후 공통 모드 인가 시간 동안 샘플링 커패시터의 출력 전압이 입력 버퍼로부터 전달된 신호에 따라 변화하는 동작을 나타낼 수 있다. 변환 동작(330)은 변환 시간 동안 입력 신호를 디지털 비트로 근사화하는 동작을 나타낼 수 있다.
제1 샘플링 스위치(SWsample1) 및 제2 샘플링 스위치(SWsample2)는 샘플링 인가 신호(
Figure pat00001
)에 의해 제어된다. 예를 들어, 샘플링 동작(310) 동안, 아날로그 디지털 변환기는 샘플링 인가 신호(
Figure pat00002
)를 인가(enable)함으로써 제1 샘플링 스위치(SWsample1) 및 제2 샘플링 스위치(SWsample2)를 활성화할 수 있다. 샘플링 동작(310) 이후, 입력 푸싱 동작 및 변환 동작(330)에서, 아날로그 디지털 변환기는 샘플링 인가 신호(
Figure pat00003
)를 비인가(disable)함으로써 제1 샘플링 스위치(SWsample1) 및 제2 샘플링 스위치(SWsample2)를 비활성화할 수 있다.
참고로, 본 명세서에서 스위치의 활성화는 스위치의 양단을 연결하는 동작을 나타낼 수 있고, 스위치의 비활성화는 스위치의 양단을 분리하는 동작을 나타낼 수 있다.
공통 모드 스위치(SWcm)는 공통 모드 인가 신호(
Figure pat00004
)에 의해 제어된다. 예를 들어, 샘플링 동작(310) 동안, 아날로그 디지털 변환기는 공통 모드 인가 신호(
Figure pat00005
)를 인가함으로써, 공통 모드 스위치(SWcm)를 활성화할 수 있다. 샘플링 동작(310) 이후, 입력 푸싱 동작(320)에서도, 아날로그 디지털 변환기는 공통 모드 인가 신호(
Figure pat00006
)를 유지함으로써, 공통 모드 스위치(SWcm)를 활성화할 수 있다. 입력 푸싱 동작(320) 이후 변환 동작(330)에서, 아날로그 디지털 변환기는 공통 모드 인가 신호(
Figure pat00007
)를 비인가함으로써, 공통 모드 스위치(SWcm)를 비활성화라 수 있다.
변환 스위치(SWconv)는 변환 인가 신호(
Figure pat00008
)에 의해 제어된다. 예를 들어, 샘플링 동작(310) 동안, 아날로그 디지털 변환기는 변환 인가 신호(
Figure pat00009
)를 비인가함으로써, 변환 스위치(SWconv)를 비활성화할 수 있다. 이후, 입력 푸싱 동작(320) 및 변환 동작(330)에서 아날로그 디지털 변환기는 변환 인가 신호(
Figure pat00010
)를 인가함으로써 변환 스위치(SWconv)를 활성화할 수 있다.
아래 도 4 내지 도 6에서는, 샘플링 동작(310), 입력 푸싱 동작(320), 및 변환 동작(330)에서 아날로그 디지털 변환기의 동작을 설명한다.
도 4 내지 도 6은 일 실시예에 따른 아날로그 디지털 변환기의 동작을 설명하는 도면이다.
일 실시예에 따른 아날로그 디지털 변환기(200)에서 각 스위치의 연결 상태는 동작 순서에 따라 결정될 수 있다. 예를 들어, 임의의 입력 신호가 수신되면, 아날로그 디지털 변환기(200)는 샘플링 동작, 입력 푸싱 동작, 및 변환 동작을 순차적으로 수행할 수 있다. 샘플링 동작은 입력 신호를 저장하는 동작을 나타낼 수 있다. 입력 푸싱 동작은 공통 모드 신호를 입력 버퍼(210)의 입력단에 인가함으로써, 입력 버퍼(210)의 출력단에 연결된 샘플링 커패시터(Cs)의 출력 전압을 공통 모드 전압을 기준으로 반전시키는 동작을 나타낼 수 있다. 입력 신호가 공통 모드 전압을 기준으로 반전된 신호를 대상 신호라고 나타낼 수 있다. 변환 동작은 대상 신호가 비교기(220)로 전달된 후, 비교기(220), 제어기(230), 및 디지털 아날로그 변환기(240)가 SAR 로직을 통해 입력 신호를 지시하는 디지털 출력 신호를 결정하는 동작을 나타낼 수 있다. 아래 도 4는 샘플링 동작, 도 5는 입력 푸싱 동작, 도 6은 변환 동작에서의 스위치의 연결 상태를 도시한다.
아래에서는 설명의 편의를 위하여, 회로의 공급 전압(Vdd)이 1V, 접지 전압이 0V, 공통 모드 전압(Vcm)이 0.5V이고, 입력 신호(Vin)의 전압이 0.75V인 예시를 설명한다. 제1 샘플링 스위치(SWsample1), 입력 버퍼(210), 및 변환 스위치(SWconv)가 연결되는 노드를 N1 노드라고 나타낼 수 있다. 입력 버퍼(210) 및 샘플링 커패시터(Cs)가 연결되는 노드를 N2 노드라고 나타낼 수 있다. 제2 샘플링 스위치(SWsample2), 샘플링 커패시터(Cs) 및 비교기(220)가 연결되는 노드를 N3 노드라고 나타낼 수 있다. 변환 스위치(SWconv), 공통 모드 스위치(SWcm), 및 디지털 아날로그 변환기(240)가 연결되는 노드를 N4 노드라고 나타낼 수 있다.
도 4에서 제1 샘플링 스위치(SWsample1), 제2 샘플링 스위치(SWsample2), 및 공통 모드 스위치(SWcm)가 활성화되고, 변환 스위치(SWconv)는 비활성화된다.
변환 스위치(SWconv)는, 샘플링 동작(sample operation) 동안, 입력 버퍼(210) 및 디지털 아날로그 변환기(240)를 분리할 수 있다. 따라서 샘플링 동작 동안, 입력 버퍼(210) 및 샘플링 커패시터(Cs)를 포함하는 위쪽 브랜치(top branch)와 디지털 아날로그 변환기(240)를 포함하는 아래쪽 브랜치(bottom branch)가 분리될 수 있다.
공통 모드 스위치(SWcm)는, 샘플링 동작 동안, 공통 모드 노드(402) 및 디지털 아날로그 변환기(240)를 연결함으로써, 디지털 아날로그 변환기(240)를 초기화할 수 있다. 예를 들어, 샘플링 동작에서 디지털 아날로그 변환기(240)가 C-DAC으로 구성되는 경우, 디지털 아날로그 변환기(240) 내부에서 각 비트에 대응하는 커패시터 페어의 커패시터들에 디폴트로 설정된 전압이 걸릴 수 있다. 디지털 아날로그 변환기(240)의 커패시터 뱅크는 N비트에 대응하여 N개의 커패시터 페어들을 포함할 수 있고, 각 커패시터 페어에 포함된 두 커패시터들의 일단은 공통 노드를 통해 연결되고, 공통 노드는 N4 노드를 통해 공통 모드 스위치(SWcm)와 연결될 수 있다. 커패시터 스위치는 커패시터 페어에 포함된 두 커패시터들 중 한 커패시터의 다른 일단은 비트 값 "1"에 대응하는 전압(예를 들어, Vdd 전압)을 공급하고, 나머지 커패시터의 다른 일단은 비트 값 "0"에 대응하는 전압(예를 들어, Vss 전압)을 공급할 수 있다. 공통 모드 스위치(SWcm)는 디폴트로 설정된 커패시터 뱅크의 공통 노드에 공통 모드 전압을 공급함으로써, 디지털 아날로그 변환기(240)에서 출력되는 전압을 초기화할 수 있다. 따라서, 이후 도 6의 변환 동작에서 디지털 아날로그 변환기(240)의 커패시터 페어에 걸리는 전압이 변경되면, 디지털 아날로그 변환기(240)의 출력은 공통 모드 전압을 기준으로 변하게 된다. 커패시터 뱅크의 상세한 구조는 하기 도 10에서 설명한다.
제1 샘플링 스위치(SWsample1)는, 샘플링 동작 동안, 입력 단자(401) 및 입력 버퍼(210)의 일단을 연결할 수 있다. 제2 샘플링 스위치(SWsample2)는, 샘플링 동작 동안, 공통 모드 노드(402)를 샘플링 커패시터(Cs) 및 비교기(220) 사이의 노드에 연결할 수 있다.
샘플링 커패시터(Cs)는, 샘플링 동작 동안, 제2 샘플링 스위치(SWsample2)를 통해 샘플링 커패시터(Cs)의 타단에 인가된 공통 모드 신호를 기준으로, 입력 버퍼(210)에 의해 샘플링 커패시터(Cs)의 일단에 인가된 입력 신호를 샘플링할 수 있다. 따라서, 샘플링 커패시터(Cs)는 (Vcm-Vin)의 전압 차이를 가지는 신호를 샘플링할 수 있다.
이 때, 입력 신호(Vin)이 0.75V인 경우, N1 노드는 입력 단자(401)와 연결되었으므로, 입력 신호(Vin)와 동일한 전압인 0.75V를 나타낼 수 있다. N2 노드는 입력 버퍼(210)의 출력으로서, 입력 버퍼(210)의 이득이 A=1인 것으로 가정하는 경우, N2 노드에서도 입력 신호(Vin)와 동일한 전압인 0.75Vrk 나타날 수 있다. N3 노드에는 공통 모드 신호(Vcm)가 인가되므로, 0.5V의 전압을 나타낼 수 있다. N4 노드에도 공통 모드 신호(Vcm)가 인가되므로, 0.5V의 전압이 나타날 수 있다.
도 5에서 제1 샘플링 스위치(SWsample1) 및 제2 샘플링 스위치(SWsample2)가 비활성화되고, 공통 모드 스위치(SWcm) 및 변환 스위치(SWconv)가 활성화된다.
제1 샘플링 스위치(SWsample1)는, 입력 신호에 대한 샘플링 동작이 종료된 후 다음 입력 신호에 대한 샘플링 동작 이전까지, 입력 단자(401) 및 입력 버퍼(210)를 분리할 수 있다.
제2 샘플링 스위치(SWsample2)는, 입력 신호에 대한 샘플링 동작이 종료된 후 다음 입력 신호에 대한 샘플링 동작 이전까지, 공통 모드 노드(402)를 샘플링 커패시터(Cs) 및 비교기(220) 사이의 노드로부터 분리할 수 있다.
변환 스위치(SWconv)는, 샘플링 동작 이후 입력 푸싱(input pushing) 동작 동안, 디지털 아날로그 변환기(240) 및 입력 버퍼(210)를 연결할 수 있다. 따라서 공통 모드 노드(402)로부터 공통 모드 신호가 입력 버퍼(210)로 전달될 수 있다. 입력 버퍼(210)는 공통 모드 신호를 샘플링 커패시터(Cs)의 일단으로 전달할 수 있다.
샘플링 커패시터(Cs)는, 입력 푸싱 동작 동안, 변환 스위치 및 입력 버퍼(210)를 통해 수신된 공통 모드 신호에 응답하여, 공통 모드 신호를 기준으로 입력 신호가 반전된, 대상 신호를 비교기(220)로 출력할 수 있다.
이 때, N1 노드 및 N4 노드는 서로 연결되었으므로 공통 모드 전압인 0.5V를 나타낼 수 있다. N2 노드는 공통 모드 신호가 입력 버퍼(210)의 게인만큼 증폭된 신호의 전압 값으로서, 도 5에서는 입력 버퍼(210)의 게인이 1이므로, N1 노드와 동일하게 0.5V를 나타낼 수 있다. 입력 버퍼(210)를 통해 전달되는 신호에 의해 N2 노드에서의 전압이 변화하게 되고, N2 노드에서의 전압 변화량만큼 N3 노드에서의 전압도 변화하게 된다. 입력 푸싱 단계에서 이러한 N3 노드에서의 전압은 아래 수학식 1과 같이 나타낼 수 있다.
[수학식 1]
Figure pat00011
상술한 수학식 1에서 VN2는 N2 노드의 전압, VN3는 N3 노드의 전압을 나타낼 수 있다. 도 5에서 Vcm=0.5V, Vin=0.75V를 가정하였으므로, VN3는 0.25V일 수 있다. N3 노드에서 나타나는 신호는 상술한 바와 같이 대상 신호로 지칭될 수 있고, 대상 신호의 전압인 VN3는 입력 신호(Vin)가 공통 모드 신호(Vcm)을 기준으로 반전된 전압 값을 가질 수 있다.
도 6에서 제1 샘플링 스위치(SWsample1), 제2 샘플링 스위치(SWsample2), 및 공통 모드 스위치(SWcm)가 비활성화되고, 변환 스위치(SWconv)는 활성화된다.
디지털 아날로그 변환기(240)는, 변환 동작 동안, 제어기(230)의 제어 신호에 응답하여 변환 신호를 생성하고, 생성된 변환 신호를 변환 스위치(SWconv)를 통해 입력 버퍼(210)의 일단으로 전달할 수 있다. 이 때, 입력 버퍼(210)는, 일단에서 수신된 변환 신호를 입력 버퍼(210)의 타단에 연결된 샘플링 커패시터(Cs)로 전달할 수 있다.
공통 모드 스위치(SWcm)는, 입력 푸싱 동작 이후 변환 동작 동안, 디지털 아날로그 변환기(240) 및 공통 모드 노드 간의 연결을 분리할 수 있다. 여기서, 변환 동작은 복수의 연속 근사 사이클들을 포함할 수 있고, 복수의 연속 근사 사이클들의 각각은 N비트로 구성된 제어 신호의 각 비트 위치에 대한 비트 값을 결정하기 위한 사이클일 수 있다.
참고로, MSB에 대응하는 연속 근사 사이클(예를 들어, 첫번째 연속 근사 사이클)에서는 디지털 아날로그 변환기(240)가 동작하기 전이므로, 비교기(220)는 대상 신호를 수신할 수 있다. 복수의 연속 근사 사이클들 중 첫번째 연속 근사 사이클에서는 비교기(220)가 대상 신호에 기초한 비교 결과를 제어기(230)로 전달할 수 있다. 예를 들어, 비교기(220)는 대상 신호 및 공통 모드 신호를 비교하여, 대상 신호가 공통 모드 신호보다 큰 지 여부를 나타내는 비교 결과를 출력할 수 있다. 제어기(230)는 대상 신호에 기초한 비교 결과에 따라 제어 신호에서 MSB에 대응하는 비트 값을 결정하고, 디지털 아날로그 변환기(240)로 전달할 수 있다. 디지털 아날로그 변환기(240)는 MSB의 비트 값이 결정된 제어 신호에 대응하는 변환 신호를 출력할 수 있다.
이후, 샘플링 커패시터(Cs)는, 변환 동작 동안, 매 비트마다 입력 버퍼(210)를 통해 디지털 아날로그 변환기(240)로부터 수신된 변환 신호를 비교기(220)로 전달할 수 있다. 예를 들어, 변환 신호의 전압은 Vdac로 나타낼 수 있다.
비교기(220)는 샘플링 커패시터(Cs)로부터 전달된 변환 신호에 기초한 비교 결과를 제어기(230)로 전달할 수 있다. 예를 들어, 비교기(220)는 변환 신호 및 공통 모드 신호를 비교하여, 변환 신호가 공통 모드 신호보다 큰 지 여부를 나타내는 비교 결과를 출력할 수 있다.
제어기(230)는, 변환 동작 동안, 변환 신호에 기초한 비교기(220)의 출력에 응답하여, 제어 신호의 각 비트 값을 순차적으로 결정하고, 결정된 비트 값에 따라 디지털 아날로그 변환기(240)를 제어할 수 있다. 예를 들어, 제어기(230)는 매 비트에 대응하는 연속 근사 사이클마다 비교기(220)에 의해 출력된 비교 결과에 기초하여 해당 비트에 대응하는 비트 값을 결정할 수 있다.
디지털 아날로그 변환기(240)는 제어기(230)로부터 전달된 제어 신호에 기초하여 변환 신호를 출력할 수 있다. 디지털 아날로그 변환기(240)는 제어 신호가 지시하는 디지털 코드에 대응하는 아날로그 전압 값을 가지는 변환 신호를 출력할 수 있다.
예를 들어, N비트 중 MSB로부터 j번째 비트에 대응하는 연속 근사 사이클(이하, j번째 연속 근사 사이클)에서, 디지털 아날로그 변환기(240)는 MSB로부터 j-1번째 비트 위치까지 비트 값이 결정된 제어 신호(이하, j-1번째 제어 신호)를 제어기(230)로부터 수신할 수 있다. 디지털 아날로그 변환기(240)는 j-1번째 제어 신호에 대응하는 변환 신호(이하, j-1번째 변환 신호)를 출력할 수 있다. 여기서, j는 2이상 N이하의 정수일 수 있다. j-1번째 변환 신호의 전압 값을 Vdac로 나타낼 수 있다. 입력 버퍼(210)는 j-1번째 변환 신호를 샘플링 커패시터(Cs)로 전달할 수 있고, 샘플링 커패시터(Cs)는 j-1번째 변환 신호에 응답하여 N3 노드로 아래 수학식 2에 따른 전압을 출력할 수 있다.
[수학식 2]
Figure pat00012
따라서, 변환 동작 동안 도 6에 도시된 예시에서, N1 노드, N2 노드 및 N4 노드에는 Vdac 전압이 나타날 수 있고, N3 노드에서 나타나는 전압 VN3는 Vdac+(Vcm-Vin)일 수 있다.
비교기(220)는 j-1번째 변환 신호에 기초하여 j번째 연속 근속 사이클에 대한 비교 결과(이하, j번째 비교 결과)를 출력할 수 있다. j번째 비교 결과는 j-1번째 변환 신호가 공통 모드 신호보다 큰 지 여부를 나타내는 신호일 수 있다. 제어기(230)는 j번째 비교 결과에 기초하여, MSB로부터 j번째 비트 값을 결정할 수 있다. 예를 들어, j-1번째 변환 신호가 공통 모드 신호보다 작다면, 제어기(230)는 j번째 비트 값을 "1"로 결정할 수 있다. 반대로, j-1번째 변환 신호가 공통 모드 신호 이상이라면, 제어기(230)는 j번째 비트 값을 "0"으로 결정할 수 있다.
제어기(230)는, 제어 신호에서 디지털 아날로그 변환기(240)의 최상위 비트로부터 최하위 비트까지의 비트 값이 결정된 경우에 응답하여, 제어 신호를 출력 신호로서 출력할 수 있다. 제어기(230)는 N비트의 모든 비트 값들이 결정된 제어 신호를 출력 신호로 결정할 수 있다.
아래 도 7은 상술한 도 4 내지 도 6에서 회로의 동작에 따른 각 노드에서의 전압 값 변화를 도시한다.
도 7은 일 실시예에 따른 아날로그 디지털 변환기의 각 노드에서의 신호 변화를 설명하는 도면이다.
샘플링 동작에서, 코어 전압을 사용하는 입력 버퍼가 입력 신호를 샘플링 커패시터로 전달하므로, N1 및 N2 노드의 전압이 Vin으로 나타날 수 있다. N3 및 N4 노드에는 공통 모드 신호가 공급되므로, Vcm이 나타날 수 있다.
입력 푸싱 동작에서는, 입력 버퍼가 샘플링 커패시터로 공통 모드 신호를 전달함으로써, 샘플링 커패시터는 입력 신호가 공통 모드 신호를 기준으로 반전된 대상 신호(예를 들어, Inv(Vin))를 N3 노드에 출력할 수 있다. 나머지 N1 노드, N2 노드, 및 N4 노드는 공통 모드 전압 Vcm을 나타낼 수 있다.
그 후 변환 동작에서 디지털 아날로그 변환기에서 생성되는 변환 신호(Vdac)가 입력 버퍼를 거쳐 샘플링 커패시터의 하부 노드에 인가될 수 있다. 예를 들어, 변환 동작에서 N회의 연속 근사 사이클들 중 j번째 연속 근사 사이클(750)은, 최상위 비트(MSB, Most Significant Bit)로부터 j번째 비트를 결정하는 사이클일 수 있다. 상술한 바와 같이, 비교기는 j번째 연속 근사 사이클(750)에서 j-1번째 변환 신호에 대한 j번째 비교 결과를 생성할 수 있고, 제어기는 j번째 비교 결과에 기초하여 j번째 제어 신호를 생성할 수 있다. 여기서, N1 노드, N2 노드, 및 N4 노드는 디지털 아날로그 변환기로부터 출력된 j-1번째 변환 신호의 변환 전압 값 Vdac를 나타낼 수 있다. N3 노드는 상술한 수학식 2에 따른 전압 값을 나타낼 수 있다. 매 연속 근사 사이클이 경과할 때마다, 도 7에 도시된 바와 같이 N3 노드에 나타나는 전압은 공통 모드 전압 Vcm으로 근사화되고, N1 노드, N2 노드, 및 N4 노드에 나타나는 전압은 입력 전압 Vin으로 근사화될 수 있다.
변환 동작은, 디지털 신호의 해상도(예를 들어, N비트의 해상도)와 선형적으로 비례하는 변환 시간을 요구할 수 있다.
도 8은 일 실시예에 따른 아날로그 디지털 변환기에서 입력 버퍼의 예시적인 회로도를 설명하는 도면이다. 도 9는 일 실시예에 따른 입력 버퍼를 동작시키기 위한 바이어스 샘플링의 타이밍을 설명하는 도면이다.
입력 버퍼(210)는, 바이어스 회로(811) 및 소스 팔로워(source follower)(812)를 포함할 수 있다.
바이어스 회로(811)는 바이어스 전압을 공급할 수 있다. 예를 들어, 바이어스 회로(811)는 제1 바이어스 트랜지스터(MB1), 제2 바이어스 트랜지스터(MB2), 및 전류원(current source)를 포함할 수 있다.
소스 팔로워(812)는 서로 직렬로 연결된 두 트랜지스터들을 포함할 수 있다. 예를 들어, 두 트랜지스터들 중 하나는 p형 트랜지스터(Mp), 나머지 하나는 n형 트랜지스터(Mn)로 구성될 수 있다. 소스 팔로워(812)는, 푸시풀 소스 팔로워(812)(push-pull source follower)로 구현될 수 있다.
입력 버퍼(210)는 서로 직렬로 연결된 두 트랜지스터들의 게이트 노드들 사이에 연결된 커패시터를 더 포함할 수 있다. 입력 버퍼(210)로 전달되는 입력 신호(Vin) 또는 공통 모드 신호(Vcm)은 각각 제1 커패시터(CB1) 및 제2 커패시터(CB2)를 거쳐, 트랜지스터들(Mp, Mn)의 게이트 노드로 전달될 수 있다.
버퍼 내부 스위치는 바이어스 회로(811) 및 커패시터를 선택적으로 연결할 수 있다. 버퍼 내부 스위치는 제1 내부 스위치(SWBIAS1) 및 제2 내부 스위치(SWBIAS2)를 포함할 수 있다. 예를 들어, 제1 내부 스위치(SWBIAS1)는 제1 바이어스 트랜지스터(MB1) 및 n형 트랜지스터(Mn) 사이에 연결될 수 있다. 제2 내부 스위치(SWBIAS2)는 제2 바이어스 트랜지스터(MB2) 및 p형 트랜지스터(Mp) 사이에 연결될 수 있다. 버퍼 내부 스위치는, 출력 신호가 출력된 후 입력 버퍼(210)가 다음 입력 신호를 수신하기 전까지, 바이어스 회로(811)를 게이트 노드들에 연결함으로써 커패시터를 충전할 수 있다. 버퍼 내부 스위치는 입력 버퍼(210)가 사용되지 않는 구간에서 바이어스 전압을 커패시터에 충전하고, 입력 버퍼(210)가 사용될 때는 충전을 중지할 수 있다. 이를 입력 신호에 대한 DC 레벨 시프팅(level shifting)이라고 나타낼 수 있다. 참고로, 도 9의 타이밍도(900)를 참조하면, 버퍼 내부 스위치는 입력 샘플링 동작(910), 입력 푸시 동작(920), 및 비트 변환 동작(930) 동안에는 비활성화되고, 입력 버퍼 바이어스 샘플링 동작(940) 동안에만 활성화될 수 있다.
입력 버퍼(210)는 도 8에 도시된 구조를 통해, 레일-투-레일(Rail-to-rail) 범위의 입력 신호를 전달하면서도 노미널(nominal) 전압(예를 들어, 코어 범위의 전압)에서 동작할 수 있다. 입력 버퍼(210)가 입력 신호를 수신하기 전에 두 커패시터들(CB1, CB2)에 전압이 충전되므로, 소스 팔로워(812)에서 n형 트랜지스터 및 p형 트랜지스터의 게이트 노드 및 소스 노드 간의 전압이 유지된다. 따라서 소스 팔로워(812)의 각 트랜지스터가 동작할 수 있는 동작 전압이 입력 신호의 크기와 무관하게 확보되므로, 입력 버퍼(210)는 I/O 전압 범위가 아닌, 코어 전압 범위에서도 정상적으로 동작할 수 있다. 일 실시예에 따른 입력 버퍼(210)는 이러한 커패시터를 통한 DC 레벨 시프팅(DC level shifting)을 이용해 입력 신호의 가용 범위가 확대될 수 있다.
도 10은 일 실시예에 따른 아날로그 디지털 변환기에서 디지털 아날로그 변환기의 예시적인 구성을 설명하는 도면이다.
디지털 아날로그 변환기(1040)는, 커패시터 뱅크 및 복수의 커패시터 스위치들을 포함할 수 있다.
커패시터 뱅크는 복수의 커패시터들을 포함할 수 있다. 예를 들어, 디지털 아날로그 변환기(1040)의 해상도가 N비트인 경우, 커패시터 뱅크는 N개의 커패시터 페어를 포함할 수 있다. N개의 커패시터 페어들은 임의의 비트 위치에 대응할 수 있다. 예를 들어, 도 10에서 N=10일 수 있고, LSB로부터 i번째 비트 위치에 대응하는 커패시터 페어의 커패시터가 가지는 커패시턴스는 2iCu일 수 있다. 여기서, i는 0이상의 N-1의 정수일 수 있다. Cu는 기본 커패시턴스 값을 나타낼 수 있다. 예를 들어, 도 10에서 MSB에 대응하는 커패시터 페어는 29Cu의 커패시턴스를 가질 수 있다. 각 커패시터 페어의 두 커패시터들의 상부 노드는 공통 노드에 연결될 수 있다. 임의의 비트 위치에 대응하는 커패시터 페어에서, 각 커패시터의 하부 노드에 인가되는 전압은 해당 비트 위치에 대한 비트 값에 따라 달라질 수 있다. 예를 들어, 임의의 비트 위치에 대한 비트 값이 결정되지 않은 경우, 해당 비트 위치에 대응하는 커패시터들의 하부 노드에 인가되는 전압은 디폴트로 설정될 수 있다. 디폴트 상태에서는, 해당 비트 위치에 대응하는 커패시터들 중 한 커패시터의 하부 노드에는 소스 전압이 인가되고, 나머지 커패시터의 하부 노드에는 드레인 전압이 인가될 수 있다. DTk 및 DBk는 각각 LSB로부터 k번째 비트의 커패시터에 걸리는 전압을 지시하는 디지털 값을 나타낼 수 있다. 여기서, k는 0이상 N-1 이하의 정수일 수 있다. MSB를 기준으로 설명하면, DT9=1, DB9=0에 해당하는 전압이 인가될 수 있다.
복수의 커패시터 스위치들은 제어기에 의해 생성되는 제어 신호에 응답하여, 각 비트에 대응하는 커패시터에 걸리는 전압을 제어할 수 있다. 예를 들어, 커패시터 스위치는 제어 신호에 따라 각 커패시터의 하부 노드에 인가되는 전압을 조정할 수 있다. 예를 들어, MSB에 대한 비트 값이 1로 결정된 경우, DT9=1, DB9=1에 해당하는 전압이 인가될 수 있다. 다른 예를 들어, MSB에 대한 비트 값이 0으로 결정된 경우, DT9=0, DB9=0에 해당하는 전압이 인가될 수 있다.
제어기는 제어 신호의 모든 비트 위치에 대한 비트 값이 결정되는 경우, 해당 제어 신호를 출력 신호(DOUT)으로서 출력 단자(1009)로 출력할 수 있다.
도 11은 다른 일 실시예에 따른 아날로그 디지털 변환기의 구성을 설명하는 도면이다.
예를 들어, 도 11은 차동 모드로 구현된 아날로그 디지털 변환기(1100)를 설명한다. 아날로그 디지털 변환기(1100)는 제1 신호 처리부(1110), 제2 신호 처리부(1120), 비교기(1130), 및 제어기(1140)를 포함할 수 있다.
제1 신호 처리부(1110)는 제1 차동 신호를 수신하는 제1 입력 버퍼(1111), 제1 입력 버퍼(1111)와 연결되는 제1 샘플링 커패시터, 제1 공통 모드 스위치를 통해 공통 모드 노드와 연결되는 제1 디지털 아날로그 변환기(1114)를 포함할 수 있다. 제1 신호 처리부(1110)에서 제1 입력 버퍼(1111), 제1 샘플링 커패시터, 및 제1 디지털 아날로그 변환기(1114)는 도 1 내지 도 9에서 상술된 구조와 동일하게 연결도리 수 있다. 제1 신호 처리부(1110)의 제1 입력 버퍼(1111)는 입력 신호 대신, 제1 차동 신호를 수신 가능하도록 구성될 수 있다.
제2 신호 처리부(1120)는 제2 차동 신호를 수신하는 제2 입력 버퍼(1121), 제2 입력 버퍼(1121)와 연결되는 제2 샘플링 커패시터, 제2 공통 모드 스위치를 통해 공통 모드 노드와 연결되는 제2 디지털 아날로그 변환기(1124)를 포함할 수 있다. 제2 신호 처리부(1120)의 제2 입력 버퍼(1121)는 입력 신호 대신 제2 차동 신호를 수신 가능하도록 구성될 수 있다.
비교기(1130)는, 아날로그 디지털 변환기(1100)가 차동 모드(differential mode)로 동작하도록 구성된 경우, 샘플링 커패시터의 출력 및 다른 샘플링 커패시터의 출력을 입력으로서 수신할 수 있다. 예를 들어, 비교기(1130)는 제1 차동 신호 및 공통 모드 신호로부터 제1 신호 처리부(1110)에 의해 생성된 제1 대상 신호, 및 제2 차동 신호 및 공통 모드 신호로부터 제2 신호 처리부(1120)에 의해 생성된 제2 대상 신호를 비교한 비교 결과를 출력할 수 있다.
제어기(1140)는 비교기(1130)의 비교 결과에 기초하여 제1 디지털 아날로그 변환기(1114) 및 제2 디지털 아날로그 변환기(1124)를 제어하면서 결정된 출력 신호를 출력 단자로 제공할 수 있다.
비교기(1130) 및 제어기(1140)의 동작은 도 1 내지 도 10에서 상술한 바와 동일하거나 유사할 수 있다.
도 12는 일 실시예에 따른 아날로그 디지털 변환 방법을 설명하는 흐름도이다.
우선 단계(1201)에서 아날로그 디지털 변환기는 디지털 아날로그 변환기를 초기화할 수 있다. 예를 들어, 도 4에서 상술한 바와 같이, 아날로그 디지털 변환기는 디지털 아날로그 변환기의 공통 노드로 공통 모드 전압을 제공함으로써, 디지털 아날로그 변환기의 출력 전압을 초기화할 수 있다. 아날로그 디지털 변환기는 입력 신호를 샘플링하면서, 이전 제어 신호에 의해 설정된 디지털 아날로그 변환기를 공통 모드 신호 인가를 통해 초기화할 수 있다.
그리고 단계(1210)에서 아날로그 디지털 변환기는 입력 신호를 샘플링할 수 있다. 예를 들어, 아날로그 디지털 변환기는 도 4에서 상술한 바와 같이 입력 버퍼를 통해 입력 신호를 샘플링 커패시터로 전달함으로써, 샘플링 커패시터에 입력 신호를 샘플링할 수 있다.
이어서 단계(1220)에서 아날로그 디지털 변환기는 입력 버퍼에 공통 모드 전압을 인가할 수 있다. 예를 들어, 아날로그 디지털 변환기는 도 5에서 상술한 바와 같이, 공통 모드 신호를 기준으로 입력 신호가 반전된, 대상 신호를 생성할 수 있다.
그리고 단계(1230)에서 아날로그 디지털 변환기는 SAR 변환 동작을 수행할 수 있다. 예를 들어, 아날로그 디지털 변환기는 도 6에서 상술한 바와 같이, 대상 신호에 기초하여 디지털 아날로그 변환기에 대한 제어 신호의 비트 값들을 순차적으로 결정하여 출력할 수 있다.
이어서 단계(1240)에서 아날로그 디지털 변환기는 입력 버퍼에 바이어스 전압을 샘플링할 수 있다. 예를 들어, 도 8에서 상술한 바와 같이, 아날로그 디지털 변환기는 입력 버퍼 내에 포함된 커패시터에 바이어스 전압을 충전함으로써, 입력 신호를 버퍼링하는 동안 소스 팔로워에 포함된 트랜지스터의 소스 노드 및 게이트 노드 간의 전압을 유지할 수 있다.
다만, 아날로그 디지털 변환기의 동작을 도 12에 설명된 바로 한정하는 것은 아니고, 도 1 내지 도 11에서 설명된 동작들도 함께 또는 병렬적으로 수행할 수 있다.
이상과 같이 실시예들이 비록 한정된 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기를 기초로 다양한 기술적 수정 및 변형을 적용할 수 있다.　 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.　　
그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.
100: 아날로그 디지털 변환기
110: 입력 버퍼
120: 비교기
130: 제어기
140: 디지털 아날로그 변환기
101: 입력 신호
109: 출력 신호

Claims (18)

  1. 제1 샘플링 스위치를 통해 입력 신호가 수신되는 입력 단자와 연결되는 입력 버퍼;
    상기 입력 버퍼 및 비교기 사이에 연결되는 샘플링 커패시터;
    제2 샘플링 스위치를 통해 공통 모드 노드와 연결되고, 상기 샘플링 커패시터와 연결되는 비교기;
    공통 모드 스위치를 통해 상기 공통 모드 노드와 연결되고, 변환 스위치를 통해 상기 입력 버퍼와 연결되는 디지털 아날로그 변환기; 및
    상기 비교기의 비교 결과에 기초하여 상기 디지털 아날로그 변환기를 제어하면서 결정된 출력 신호를 출력 단자로 제공하는 제어기
    를 포함하는 아날로그 디지털 변환기.
  2. 제1항에 있어서,
    상기 디지털 아날로그 변환기는,
    복수의 커패시터들을 포함하는 커패시터 뱅크; 및
    상기 제어기에 의해 생성되는 제어 신호에 응답하여, 각 비트에 대응하는 커패시터에 걸리는 전압을 제어하는 복수의 커패시터 스위치들
    을 포함하는 아날로그 디지털 변환기.
  3. 제1항에 있어서,
    상기 변환 스위치는,
    샘플링 동작(sample operation) 동안, 상기 입력 버퍼 및 상기 디지털 아날로그 변환기를 분리하고,
    상기 공통 모드 스위치는,
    상기 샘플링 동작 동안, 상기 공통 모드 노드 및 상기 디지털 아날로그 변환기를 연결함으로써, 상기 디지털 아날로그 변환기를 초기화하는,
    아날로그 디지털 변환기.
  4. 제1항에 있어서,
    상기 제1 샘플링 스위치는,
    샘플링 동작 동안, 상기 입력 단자 및 상기 입력 버퍼의 일단을 연결하고,
    상기 제2 샘플링 스위치는,
    상기 샘플링 동작 동안, 상기 공통 모드 노드를 상기 샘플링 커패시터 및 상기 비교기 사이의 노드에 연결하는,
    아날로그 디지털 변환기.
  5. 제4항에 있어서,
    상기 샘플링 커패시터는,
    상기 샘플링 동작 동안, 상기 제2 샘플링 스위치를 통해 상기 샘플링 커패시터의 타단에 인가된 공통 모드 신호를 기준으로, 상기 입력 버퍼에 의해 상기 샘플링 커패시터의 일단에 인가된 상기 입력 신호를 샘플링하는,
    아날로그 디지털 변환기.
  6. 제1항에 있어서,
    상기 입력 버퍼는,
    바이어스 전압을 공급하는 바이어스 회로;
    서로 직렬로 연결된 두 트랜지스터들의 게이트 노드들 사이에 연결된 커패시터; 및
    상기 바이어스 회로 및 상기 커패시터를 선택적으로 연결하는 버퍼 내부 스위치
    를 포함하는 아날로그 디지털 변환기.
  7. 제6항에 있어서,
    상기 버퍼 내부 스위치는,
    상기 출력 신호가 출력된 후 상기 입력 버퍼가 다음 입력 신호를 수신하기 전까지, 상기 바이어스 회로를 상기 게이트 노드들에 연결함으로써 상기 커패시터를 충전하는,
    아날로그 디지털 변환기.
  8. 제1항에 있어서,
    상기 제1 샘플링 스위치는,
    상기 입력 신호에 대한 샘플링 동작이 종료된 후 다음 입력 신호에 대한 샘플링 동작 이전까지, 상기 입력 단자 및 상기 입력 버퍼를 분리하고,
    상기 제2 샘플링 스위치는,
    상기 입력 신호에 대한 샘플링 동작이 종료된 후 다음 입력 신호에 대한 샘플링 동작 이전까지, 상기 공통 모드 노드를 상기 샘플링 커패시터 및 상기 비교기 사이의 노드로부터 분리하는,
    아날로그 디지털 변환기.
  9. 제1항에 있어서,
    상기 변환 스위치는,
    샘플링 동작 이후 입력 푸싱(input pushing) 동작 동안, 상기 디지털 아날로그 변환기 및 상기 입력 버퍼를 연결하는,
    아날로그 디지털 변환기.
  10. 제9항에 있어서,
    상기 샘플링 커패시터는,
    상기 입력 푸싱 동작 동안, 상기 변환 스위치 및 상기 입력 버퍼를 통해 수신된 공통 모드 신호에 응답하여, 상기 공통 모드 신호를 기준으로 상기 입력 신호가 반전된, 대상 신호를 상기 비교기로 출력하는,
    아날로그 디지털 변환기.
  11. 제1항에 있어서,
    상기 공통 모드 스위치는,
    상기 입력 푸싱 동작 이후 변환 동작 동안, 상기 디지털 아날로그 변환기 및 상기 공통 모드 노드 간의 연결을 분리하는,
    아날로그 디지털 변환기.
  12. 제11항에 있어서,
    상기 샘플링 커패시터는,
    상기 변환 동작 동안, 매 비트마다 상기 입력 버퍼를 통해 상기 디지털 아날로그 변환기로부터 수신된 변환 신호를 상기 비교기로 전달하고,
    상기 제어기는,
    상기 변환 동작 동안, 상기 변환 신호에 기초한 상기 비교기의 출력에 응답하여, 제어 신호의 각 비트 값을 순차적으로 결정하고, 결정된 비트 값에 따라 상기 디지털 아날로그 변환기를 제어하는,
    아날로그 디지털 변환기.
  13. 제12항에 있어서,
    상기 제어기는,
    상기 제어 신호에서 상기 디지털 아날로그 변환기의 최상위 비트로부터 최하위 비트까지의 비트 값이 결정된 경우에 응답하여, 상기 제어 신호를 상기 출력 신호로서 출력하는,
    아날로그 디지털 변환기.
  14. 제1항에 있어서,
    상기 비교기는,
    상기 아날로그 디지털 변환기가 싱글 엔드 모드(single ended mode)로 동작하도록 구성된 경우, 상기 샘플링 커패시터의 출력 및 공통 모드 신호를 입력으로서 수신하는,
    아날로그 디지털 변환기.
  15. 제1항에 있어서,
    상기 비교기는,
    상기 아날로그 디지털 변환기가 차동 모드(differential mode)로 동작하도록 구성된 경우, 상기 샘플링 커패시터의 출력 및 다른 샘플링 커패시터의 출력을 입력으로서 수신하는,
    아날로그 디지털 변환기.
  16. 제1항에 있어서,
    상기 디지털 아날로그 변환기는,
    변환 동작 동안, 상기 제어기의 제어 신호에 응답하여 변환 신호를 생성하고, 상기 생성된 변환 신호를 상기 변환 스위치를 통해 상기 입력 버퍼의 일단으로 전달하며,
    상기 입력 버퍼는,
    상기 일단에서 수신된 상기 변환 신호를 상기 입력 버퍼의 타단에 연결된 상기 샘플링 커패시터로 전달하는,
    아날로그 디지털 변환기.
  17. 제1 차동 신호를 수신하는 제1 입력 버퍼, 상기 제1 입력 버퍼와 연결되는 제1 샘플링 커패시터, 제1 공통 모드 스위치를 통해 공통 모드 노드와 연결되는 제1 디지털 아날로그 변환기를 포함하는 제1 신호 처리부;
    제2 차동 신호를 수신하는 제2 입력 버퍼, 상기 제2 입력 버퍼와 연결되는 제2 샘플링 커패시터, 제2 공통 모드 스위치를 통해 상기 공통 모드 노드와 연결되는 제2 디지털 아날로그 변환기를 포함하는 제2 신호 처리부;
    상기 제1 차동 신호 및 공통 모드 신호로부터 상기 제1 신호 처리부에 의해 생성된 제1 대상 신호, 및 상기 제2 차동 신호 및 상기 공통 모드 신호로부터 상기 제2 신호 처리부에 의해 생성된 제2 대상 신호를 비교한 비교 결과를 출력하는 비교기; 및
    상기 비교기의 상기 비교 결과에 기초하여 상기 제1 디지털 아날로그 변환기 및 상기 제2 디지털 아날로그 변환기를 제어하면서 결정된 출력 신호를 출력 단자로 제공하는 제어기
    를 포함하는 아날로그 디지털 변환기.
  18. 입력 버퍼, 상기 입력 버퍼에 연결된 샘플링 커패시터, 비교기를 통해 상기 샘플링 커패시터에 연결된 제어기, 및 상기 입력 버퍼 및 상기 제어기 사이에 연결된 디지털 아날로그 변환기를 포함하는 아날로그 디지털 변환기에 의해 수행되는 아날로그 디지털 변환 방법에 있어서,
    상기 입력 버퍼에 입력 신호를 샘플링하면서, 이전 제어 신호에 의해 설정된 상기 디지털 아날로그 변환기를 공통 모드 신호 인가를 통해 초기화하는 단계
    공통 모드 신호를 기준으로 상기 입력 신호가 반전된, 대상 신호를 상기 샘플링 커패시터가 생성하는 단계; 및
    상기 제어기가 상기 대상 신호에 기초하여 상기 디지털 아날로그 변환기에 대한 제어 신호의 비트 값들을 순차적으로 결정하여 출력하는 단계
    를 포함하는 아날로그 디지털 변환 방법.
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