KR20180062975A - Dac 커패시터 어레이 및 아날로그-디지털 컨버터, 아날로그-디지털 컨버터 전력 소비를 감소하는 방법 - Google Patents

Dac 커패시터 어레이 및 아날로그-디지털 컨버터, 아날로그-디지털 컨버터 전력 소비를 감소하는 방법 Download PDF

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KR20180062975A KR1020177029837A KR20177029837A KR20180062975A KR 20180062975 A KR20180062975 A KR 20180062975A KR 1020177029837 A KR1020177029837 A KR 1020177029837A KR 20177029837 A KR20177029837 A KR 20177029837A KR 20180062975 A KR20180062975 A KR 20180062975A
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Abstract

본 발명의 실시예는 집적 회로 분야에 속하고, DAC 커패시터 어레이 및 아날로그-디지털 컨버터, 아날로그-디지털 컨버터 전력 소비를 감소하는 방법에 관한 것이다. 상기 DAC 커패시터 어레이는 다수의 병렬 연결되는 서브 커패시터 어레이를 포함하고, 상기 각 하나의 서브 커패시터 어레이는, 양의 정수인 N개의 병렬 연결되는 커패시터를 포함하는 커패시터 뱅크; 메인 스위치 및 다수의 다중 선택 스위치를 포함하고; 상기 커패시터 뱅크 중 각 커패시터의 일단은 콤퍼레이터의 입력단에 공동으로 연결되고, 상기 메인 스위치를 통해 하나의 입력 소스에 연결되며; 상기 커패시터 뱅크 중 각 커패시터의 타단은 상응하는 다중 선택 스위치를 통해 다수의 입력 소스에 연결된다. DAC 커패시터 어레이의 각 커패시터에 연결되는 기준 전압을 조절하는 것을 통해, DAC 커패시터 어레이를 최적화하고, DAC 커패시터 어레이의 전체 커패시터 크기를 감소시킬 수 있으며, 이로써 SAR 타입 아날로그-디지털 컨버터의 체적을 감소시켜, 전력 소비를 감소하고, 아울러 칩 제조에서 칩의 원가를 감소시킬 수 있다.

Description

DAC 커패시터 어레이 및 아날로그-디지털 컨버터, 아날로그-디지털 컨버터 전력 소비를 감소하는 방법
본 발명의 실시예는 집적 회로 분야에 속하고, 특히는 DAC 커패시터 어레이 및 아날로그-디지털 컨버터, 아날로그-디지털 컨버터 전력 소비를 감소하는 방법에 관한 것이다.
연속적 접근형 아날로그-디지털 컨버터(Successive Approximation Analog-to-digital converter, SAR ADC)는 아날로그 신호를 디지털 신호로 전환할 수 있고, 도 1을 참조하면, 이는 콤퍼레이터, 레지스터 및 디지털-아날로그 컨버터(Digital -to- analog converter, DAC)로 이루어지고, 아날로그 신호를 디지털 신호로 전환하는 기본 원리는 하기와 같다. 대기 전환 아날로그 입력 신호와 하나의 기준 신호를 비교하고, 기준 신호는 하나의 D/A컨버터의 출력으로 획득되며, 양자의 크기에 따라 D/A컨버터가 출력하는 디지털 신호를 증가시킬지 감소시킬지를 결정하여, 기준 신호를 아날로그 입력 신호에 접근시키고, 기준 신호와 아날로그 입력 신호가 동일할 경우, D/A컨버터에 입력되는 디지털 신호는 아날로그 입력 신호에 대응되는 디지털 신호이다. 즉 DAC의 출력 연속적 접근으로 전압을 입력하는 방식으로 아날로그-디지털 전환을 실현하고, 그 연속 접근의 과정은 도 2를 참조할 수 있다.
SAR 타입 ADC는 아날로그 모듈과 디지털 모듈 사이의 인터페이스의 관건적인 부재로서, 모바일 기기, 무선 센서 등 기기에 광범하게 응용되며, 기기의 체적 문제 및 연속 운행 문제로 인해, 아날로그-디지털 컨버터가 체적이 작고 전력 소비가 낮은 특징을 구비하여 각종 기기의 회로에 간편하게 집적되기를 요구한다.
도 3 및 도 4에 도시된 바와 같이, 선행기술에는 두가지 SAR 타입 아날로그-디지털 컨버터를 위한 DAC 커패시터 어레이가 존재한다.
여기서 도 3에서는 기존의 DAC 커패시터 어레이를 도시하고, 커패시터 전체 칼럼 중 각 커패시터는 커패시터의 크기에 따라 이진법 가중 배열되지 않은 것을 도시하였으며, 각 하나의 분기 회로는 모두 동일한 단위 전용량이고, 제조 오차와 커패시터 크기 또는 면적이 정비례를 이루기에, 모두 단위 전용량을 사용하여 단위 전용량 제조 오차에 대한 요구를 감소할 수 있다. 커패시터 크기에 따라 이진법 가중으로 배열된 커패시터 어레이에 상대하여, 모두 단위 전용량을 사용하여 전체 커패시터 어레이의 크기를 감소시킬 수 있고 전력 소비를 감소시킨다. 그러나 상기 방안은 분기 회로를 지나치게 제어해야 하는 문제가 존재하고, 제어를 위한 회로 크기가 전력 소비와 함께 모두 증가되는 것을 직접적으로 초래하여 커패시터 면적의 감소로 인해 수반된 장점은 감소되거나 심지어 소실된다.
여기서 도 4는 기존의 DAC 커패시터 어레이를 도시하였고, DAC 커패시터 어레이가 우측의 두 개의 단위 전용량 이외에도, 기타 커패시터는 커패시터 크기에 따라 이진법 가중으로 배열되는 방식으로 배열되는 것을 도시하였다. 상기 DAC 커패시터 어레이에 대해, 우측 단위 전용량의 기준 전압을 개변시키는 것을 통해, 회로 전력 소비를 효과적으로 감소시킬 수 있다. 그러나 이진법 가중 배열의 방식으로 배열된 커패시터가 지나치게 많을 경우, 전체 커패시터의 크기가 지나치게 큰 것을 초래할 수 있고, 회로 전력 소비를 증가시켜 심지어 우측 단위 전용량의 기준 전압을 개변하여 감소시킨 회로의 전력 소비를 상쇄시킬 수도 있다.
이에 감안하여, 본 발명의 실시예는 DAC 커패시터 어레이 및 아날로그-디지털 컨버터, 아날로그-디지털 컨버터 전력 소비를 감소하는 방법을 제공하여, SAR 타입 아날로그-디지털 컨버터 중 전체 커패시터의 크기를 감소시켜, 아날로그-디지털 컨버터의 체적을 감소시키고, 전력 소비를 감소하는 목적을 달성한다.
제1 양태에 있어서, 본 발명의 실시예는 DAC 커패시터 어레이를 제공하고, SAR 타입의 아날로그-디지털 컨버터에 응용되며, 상기 DAC 커패시터 어레이는 다수의 병렬 연결되는 서브 커패시터 어레이를 포함하고, 상기 각 하나의 서브 커패시터 어레이는,
양의 정수인 N개의 병렬 연결되는 커패시터를 포함하는 커패시터 뱅크;
메인 스위치 및 다수의 다중 선택 스위치를 포함하며;
상기 커패시터 뱅크 중 각 커패시터의 일단은 콤퍼레이터의 입력단에 공동으로 연결되고, 상기 메인 스위치를 통해 하나의 입력 소스에 연결되며;
상기 커패시터 뱅크 중 각 커패시터의 타단은 상응하는 다중 선택 스위치를 통해 다수의 입력 소스에 연결된다.
또한, 상기 DAC 커패시터 어레이 하나의 대칭 커패시터 어레이를 더 포함하고, 상기 대칭 커패시터 어레이 중 각 커패시터의 일단은 상기 콤퍼레이터의 다른 한 입력단에 공동으로 연결된다.
또한, 상기 커패시터 뱅크는 하이 비트 커패시터 뱅크, 로우 비트 커패시터 뱅크 및 하나의 보상용 커패시터를 포함하고, 여기서 상기 보상용 커패시터는 단위 전용량이며, 상기 하이 비트 커패시터 뱅크의 커패시터 갯수는 P이고, 상기 로우 비트 커패시터 뱅크의 커패시터 갯수는 M이며, 상기 P와 M은 상기 N의 양의 정수보다 작고, 구체적으로 하기의 관계를 만족하는 바,
N=M+P+1이다.
또한, 상기 입력 소스는 아날로그 입력 신호 및 다수의 기준 전압을 포함하고, 상기 기준 전압의 전압 값 범위는 0,~
Figure pct00001
이며, 여기서, 상기 하이 비트 커패시터 뱅크에 연결되는 기준 전압은 0,
Figure pct00002
및
Figure pct00003
을 포함하고, 상기 로우 비트 커패시터 뱅크에 연결되는 기준 전압은
Figure pct00004
,
Figure pct00005
,
Figure pct00006
을 포함하며, 상기
Figure pct00007
의 값은 조절 가능하다.
제2 양태에 있어서, 본 발명의 실시예는 SAR 타입 아날로그-디지털 컨버터를 제공하는 바, 상기 아날로그-디지털 컨버터 콤퍼레이터, 콤퍼레이터 출력단에 연결되는 레지스터, 및 상기 콤퍼레이터의 입력단에 연결되는 DAC 커패시터 어레이를 포함하고, 여기서, 상기 DAC 커패시터 어레이는,
다수의 병렬 연결되는 서브 커패시터 어레이를 포함하고, 상기 각 하나의 서브 커패시터 어레이는,
다수의 병렬 연결되는 커패시터를 포함하는 커패시터 뱅크;
메인 스위치 및 다수의 다중 선택 스위치를 포함하며;
상기 커패시터 뱅크 중 각 커패시터의 일단은 콤퍼레이터의 입력단에 공동으로 연결되고, 상기 메인 스위치를 통해 하나의 입력 소스에 연결되며;
상기 커패시터 뱅크 중 각 커패시터의 타단은 상응하는 다중 선택 스위치를 통해 다수의 입력 소스에 연결된다.
또한, 상기 SAR 타입 아날로그-디지털 컨버터 하나의 대칭 커패시터 어레이를 더 포함하고, 상기 대칭 커패시터 어레이 중 각 커패시터의 일단은 상기 콤퍼레이터의 다른 한 입력단에 공동으로 연결된다.
또한, 상기 커패시터 뱅크는 하이 비트 커패시터 뱅크, 로우 비트 커패시터 뱅크 및 하나의 보상용 커패시터를 포함하고, 여기서 상기 보상용 커패시터는 단위 전용량이며, 상기 하이 비트 커패시터 뱅크의 커패시터 갯수는 P이고, 상기 로우 비트 커패시터 뱅크의 커패시터 갯수는 M이며, 상기 P와 M은 상기 N의 양의 정수보다 작고, 구체적으로 하기의 관계를 만족하는 바,
N=M+P+1이다.
또한, 상기 입력 소스는 아날로그 입력 신호 및 다수의 기준 전압을 포함하고, 상기 기준 전압의 전압 값 범위는 0~
Figure pct00008
이고, 여기서, 상기 하이 비트 커패시터 뱅크에 연결되는 기준 전압은 0,
Figure pct00009
및
Figure pct00010
을 포함하고, 상기 로우 비트 커패시터 뱅크에 연결되는 기준 전압은
Figure pct00011
,
Figure pct00012
,
Figure pct00013
을 포함하며, 상기
Figure pct00014
의 값은 조절 가능하다.
또한, 커패시터 비트에 따라 높은 순으로 배열되고, 상기 하이 비트 커패시터 뱅크 중 각 커패시터의 커패시턴스 값은 순차적으로
Figure pct00015
，
Figure pct00016
，…,
Figure pct00017
，
Figure pct00018
이고; 상기 로우 비트 커패시터 뱅크 중 각 커패시터의 커패시턴스 값은 순차적으로
Figure pct00019
，
Figure pct00020
，…，
Figure pct00021
，
Figure pct00022
이며; 여기서:
Figure pct00023
,
Figure pct00024
,…,
Figure pct00025
,
Figure pct00026
,
Figure pct00027
,
Figure pct00028
,…,
Figure pct00029
,
Figure pct00030
의 수치 만족 비율은 2인 등비 관계이다.
제3 양태에 있어서, 본 발명의 실시예는 SAR 타입 아날로그-디지털 컨버터 전력 소비를 감소하는 방법을 제공하는 바,
상기 DAC 커패시터 어레이를 콤퍼레이터 입력단의 일단에 접근시키고 메인 스위치를 통해 기준 전압
Figure pct00031
에 접근시키며, 상기 DAC 커패시터 어레이의 타단을 상응하는 다중 선택 스위치를 통해 아날로그 입력 신호에 연결시켜, 샘플링을 완성하는 샘플링 단계;
상기 DAC 커패시터 어레이의 메인 스위치를 차단하고, 아울러 상기 다중 선택 스위치와 아날로그 입력 신호를 차단한 후 기준 전압
Figure pct00032
에 연결하며, 상기 DAC 커패시터 어레이를 콤퍼레이터 입력단의 단자 전압에 연결하여 상기 콤퍼레이터 다른 한 입력단의 전압과 비교하고, 비교 결과에 따라 가장 높은 비트의 값을 결정하며, 상기 가장 높은 퍼센셜의 값에 따라 대응되는 서브 커패시터 어레이를 선택하고, 선정된 서브 커패시터 어레이에서 다음으로 높은 비트 및 가장 낮은 비트의 값을 획득하는 전환 단계를 포함한다.
또한, 상기 가장 높은 퍼센셜의 값에 따라 대응되는 서브 커패시터 어레이를 선택하는 상기 단계는,
서브 커패시터 어레이를 선정한 후, 비 선정된 서브 커패시터 어레이를 기준 전압 0 또는 기준 전압
Figure pct00033
에 접근시키는 단계를 포함한다.
또한, 상기 선정된 서브 커패시터 어레이에서 다음으로 높은 비트 및 가장 낮은 비트의 값을 획득하는 단계는,
상기 DAC 커패시터 어레이가 콤퍼레이터 입력단에 연결되는 단자 전압과 상기 콤퍼레이터 다른 한 입력단의 전압의 비교 결과에 따라 상기 선정된 서브 커패시터 어레이 중 각 커패시터의 기준 전압을
Figure pct00034
또는
Figure pct00035
으로 조절하는 단계를 포함하고, 여기서 M은 상기 선정된 서브 커패시터 어레이 중 로우 비트 커패시터 뱅크의 커패시터 갯수이다.
본 발명의 실시예에서 제공하는 DAC 커패시터 어레이 및 아날로그-디지털 컨버터, 아날로그-디지털 컨버터 전력 소비를 감소하는 방법을 통해, DAC 커패시터 어레이의 각 커패시터에 연결되는 기준 전압을 조절하는 것을 통해, DAC 커패시터 어레이를 최적화하고, DAC 커패시터 어레이의 전체 커패시터 크기를 감소시키며, 이로써 SAR 타입 아날로그-디지털 컨버터의 체적을 감소시켜, 전력 소비를 감소하고, 아울러 칩 제조에서 칩의 원가를 감소시킬 수 있다. 이 밖에 아날로그 신호와 디지털 신호 사이의 전환 과정을 개변하는 것을 통해, 커패시터 양단의 전압 변화 범위를 감소하였고, 계속하여 전체 전력 소비를 감소하였다.
본 발명 또는 선행기술 중의 해결수단을 더욱 분명하게 설명하기 위해, 이하 실시예 또는 선행기술의 서술에서 사용해야 할 도면을 간단하게 소개하는 바, 자명한 것은, 이하 서술 중의 도면은 본 발명의 일부 실시예로서, 본 기술분야의 통상의 기술자에게 있어서 진보성 창출에 힘쓰지 않는 전제하에서 이러한 도면에 따라 기타 도면을 획득할 수 있다.
도 1은 SAR 타입 아날로그-디지털 컨버터의 전환 원리도이다.
도 2는 SAR 타입 아날로그-디지털 컨버터의 연속적 접근 흐름도이다.
도 3은 선행기술 중의 DAC 커패시터 어레이이다.
도 4는 선행기술 중의 다른 한가지 DAC 커패시터 어레이이다.
도 5는 본 발명의 실시예에서 제공하는 DAC 커패시터 어레이이다.
도 6은 본 발명의 실시예에서 제공하는 4 비트 SAR 타입 아날로그-디지털 컨버터를 위한 DAC 커패시터 어레이이다.
도 7은 본 발명의 실시예에서 제공하는 전환 흐름도이다.
본 기술분야의 기술자가 본 발명의 해결수단을 더욱 잘 이해하기 위해, 이하 본 발명의 실시예 중의 도면을 결부하여 본 발명의 실시예 중의 기술적 해결수단을 분명하고 완전하게 서술한다. 당연히, 서술되는 실시예는 단지 본 발명의 일부분 실시예로서, 전부의 실시예는 아니고, 도면에서는 본 발명의 바람직한 실시예를 시사하였다. 본 발명은 상이한 형식으로 실현될 수 있고, 본 문에서 서술된 실시예에 한정되지 않으며, 반대로, 이러한 실시예를 제공하는 목적은 본 발명에 공개된 내용에 대한 더욱 철저하고 전면적인 이해를 위한 것이다. 본 발명의 실시예에 기반하여, 본 기술분야의 통상의 기술자는 진보성 창출에 힘쓰지 않는 전제하에 획득한 모든 기타 실시예는 본 발명의 보호범위에 속한다.
별도로 정의되지 않는 한, 본 문에서 사용되는 모든 기술과 과학 전문 용어는 본 발명의 기술분야의 통상의 기술자가 통상적으로 이해하는 의미와 동일하다. 본 문에서 본 발명의 명세서에 사용되는 전문 용어는 단지 구체적인 실시예를 서술하기 위한 목적으로서, 본 발명을 한정하기 위한 것이 아니다. 본 발명의 명세서와 특허청구범위 및 상기 도면 중의 전문 용어 "포함” 및 "구비하다” 및 이들의 임의의 변형의 의도는 배타적이지 않는 포함을 커버하는 것이다.
본 문에서 언급한 "실시예는” 실시예를 결부하여 서술되는 특정 특징, 구조 또는 특성이 본 발명의 적어도 하나의 실시예에 포함되는 것을 의미한다. 명세서 중의 각각의 위치에 상기 단어가 나타나는데 이는 동일한 실시예를 지칭하는 것은 아니며, 기타 실시예와 서로 배척하는 독집적이거나 대체되는 실시예도 아니다. 본 기술분야의 통상의 기술자는 직접적 또는 간접적으로 이해할 수 있는 바, 본 문에서 서술되는 실시예는 기타 실시예와 서로 결합될 수 있다.
본 발명의 실시예에 있어서, 도 5에서 제공되는 DAC 커패시터 어레이를 참조하면, 상기 DAC 커패시터 어레이는 SAR 타입의 아날로그-디지털 컨버터에 응용된다. 구체적으로는, 본 발명의 실시예에서 제공되는 DAC 커패시터 어레이는, 배경기술 중 상기 두가지 기존의 DAC 커패시터 어레이를 결합하고 개변하는 것을 통해, 이진법 가중 배열의 방식을 사용하여 배열된 DAC 커패시터 어레이와 단위 전용량을 사용한 DAC 커패시터 어레이 사이의 DAC 커패시터 어레이를 제출하였고, 상기 DAC 커패시터 어레이는 다수의 병렬 연결되는 서브 커패시터 어레이를 포함하며, 도 5에서 볼 수 있는 바, 본 발명의 실시예에서 제공되는 DAC 커패시터 어레이는 다수의 동일한 서브 커패시터 어레이 부분으로 나뉜다. 이러한 동일한 서브 커패시터 어레이를 배경기술 도 3 중의 단위 전용량으로 할 수 있고, 각 하나의 서브 커패시터 어레이의 내부에서, 각 커패시터는 또 커패시터 크기에 따라 이진법 가중 배열의 방식에 따라 배열되어 커패시터 어레이를 구성한다. 구체적으로는, 상기 각 하나의 서브 커패시터 어레이는,
양의 정수인 N개의 병렬 연결되는 커패시터를 포함하는 커패시터 뱅크;
메인 스위치 및 다수의 다중 선택 스위치를 포함하고;
상기 커패시터 뱅크 중 각 커패시터의 일단은 콤퍼레이터의 입력단에 공동으로 연결되고, 상기 메인 스위치를 통해 하나의 입력 소스에 연결되며, 서술의 편의를 위해, 각 커패시터가 콤퍼레이터의 입력단에 공통으로 연결된 일단을 공통 단부로 칭하며;
상기 커패시터 뱅크 중 각 커패시터의 타단은 상응하는 다중 선택 스위치를 통해 다수의 입력 소스에 연결되며, 서술의 편의를 위해, 각 커패시터의 타단을 자유단이라고 칭하고, 자유단은 다수의 입력 소스 사이에서 전환 연결 가능하다.
상기 커패시터 어레이를 사용하는 SAR 타입 아날로그-디지털 컨버터는 싱글단 SAR 타입 아날로그-디지털 컨버터이고, 그 아날로그 입력은 단지 하나이며, 상기 DAC 커패시터 어레이에 샘플링된다.
본 발명의 실시예에 있어서, 하나의 대칭 커패시터 어레이를 더 포함하고, 상기 대칭 커패시터 어레이 중 각 커패시터의 일단은 상기 콤퍼레이터의 다른 한 입력단에 공동으로 연결된다. 구체적으로는, 대칭 커패시터 어레이를 포함하는 아날로그-디지털 컨버터는 차분 아날로그-디지털 컨버터이고, 대응되게 두가지 입력
Figure pct00036
및
Figure pct00037
이 존재하는데,
Figure pct00038
및
Figure pct00039
은 각각 두 개의 대칭되는 커패시터 어레이에 샘플링되며, 각각 콤퍼레이터의 두 개의 입력단에 접근하고, 여기서
Figure pct00040
을 입력한 커패시터 어레이는 콤퍼레이터 비 인버팅 입력단에 접근하고,
Figure pct00041
을 입력한 커패시터 어레이는 콤퍼레이터 인버팅 입력단에 접근한다.
본 발명의 실시예에 있어서, 상기 서브 커패시터 어레이가 포함하는 다수의 커패시터에 있어서, 상기 커패시터 뱅크를 하이 비트 커패시터 뱅크, 로우 비트 커패시터 뱅크 및 하나의 보상용 커패시터로 구분할 수 있고, 여기서 상기 보상용 커패시터는 단위 전용량이며, 상기 하이 비트 커패시터 뱅크의 커패시터 갯수는 P이고, 상기 로우 비트 커패시터 뱅크의 커패시터 갯수는 M이며, 상기 P와 M은 상기 N의 양의 정수보다 작고, 구체적으로는, M의 값의 범위는 0~N이며, 상기 N, P, M은 하기의 조건을 만족한다.
N=M+P+1.
여기서 3개 커패시터는 단위 전용량이며, 비단위 전용량은 커패시터 크기에 따라 이진법 가중 배열의 방식으로 배열된다. 바람직하게는, 상기 서브 커패시터 어레이 중의 커패시터는 이진법 가중 배열의 방식으로 배열되지 않을 수도 있다.
본 발명의 실시예에 있어서, 상기 입력 소스는 아날로그 입력 신호 및 다수의 기준 전압을 포함하고, 상기 기준 전압의 전압 값 범위는 0~
Figure pct00042
이고, 여기서, 상기 하이 비트 커패시터 뱅크에 연결되는 기준 전압은 0,
Figure pct00043
및
Figure pct00044
을 포함하고, 상기 로우 비트 커패시터 뱅크에 연결되는 기준 전압은
Figure pct00045
,
Figure pct00046
,
Figure pct00047
을 포함하며, 상기
Figure pct00048
의 값은 조절 가능하다.
또한, 커패시터 비트에 따라 높은 순으로 배열되고, 상기 하이 비트 커패시터 뱅크 중 각 커패시터의 커패시턴스 값은 순차적으로
Figure pct00049
，
Figure pct00050
，…,
Figure pct00051
，
Figure pct00052
이며; 상기 로우 비트 커패시터 뱅크 중 각 커패시터의 커패시턴스 값은 순차적으로
Figure pct00053
，
Figure pct00054
，…，
Figure pct00055
，
Figure pct00056
이다. 본 실시예의 한가지 선택 가능한 방안으로서, 커패시터 비트에 따라 높은 순으로 배열되고,
Figure pct00057
,
Figure pct00058
,…,
Figure pct00059
,
Figure pct00060
,
Figure pct00061
,
Figure pct00062
,…,
Figure pct00063
이며,
Figure pct00064
의 수치 만족 비율은 2인 등비 관계이다. 본 실시예의 기타 선택 가능한 실시예에 있어서, 커패시터 비트에 따라 높은 순으로 배열되고,
Figure pct00065
,
Figure pct00066
,…,
Figure pct00067
,
Figure pct00068
,
Figure pct00069
,
Figure pct00070
,…,
Figure pct00071
이며,
Figure pct00072
의 수치도 비율이 임의의 양의 정수인 등비 관계를 만족할 수 있고, 등비 관계를 만족하지 않을 수도 있다.
현재 하나의 구체적인 예로 상기 실시예를 더 설명하도록 하며, 도 6을 참조하고, 4비트의 SAR 타입 아날로그-디지털 컨버터를 예로 들면, 이가 사용하는 DAC 커패시터 어레이는 두 개의 동일한 서브 커패시터 어레이 부분으로 나뉘고, 각각 서브 커패시터 어레이(I) 및 서브 커패시터 어레이(II)이며, 서브 커패시터 어레이(I) 및 서브 커패시터 어레이(II) 류를 배경기술 도 3 중의 단위 전용량으로 할 수 있고, 서브 커패시터 어레이(I) 및 서브 커패시터 어레이(II)의 내부에서, 그 커패시터 갯수 N=4이고, 상응하게는, 로우 비트 커패시터 뱅크의 커패시터 갯수 M의 값의 범위는 0~2이며, 하이 비트 커패시터 뱅크의 커패시터 갯수는 P=N-M-1이다.
구체적으로는, 상기 로우 비트 커패시터 뱅크와 연결되는 기준 전압의 크기는 서브 커패시터 어레이 중 하이 비트 커패시터 뱅크와 로우 비트 커패시터 뱅크의 획분 및 서브 커패시터 어레이 중 각 커패시터의 값에 영향을 주거나, 또는 서브 커패시터 어레이 중 하이 비트 커패시터 뱅크와 로우 비트 커패시터 뱅크의 획분은 상기 로우 비트 커패시터 뱅크와 연결되는 기준 전압의 크기 및 서브 커패시터 어레이 중 각 커패시터의 값에 영향을 준다.
예를 들어 도 6은 4개의 커패시터를 포함하는 서브 커패시터 어레이를 도시하고, 서브 커패시터 어레이(I)를 예로 들며, 상기 로우 비트 커패시터 뱅크와 연결되는 기준 전압을
Figure pct00073
,
Figure pct00074
,
Figure pct00075
으로 취한다면, 즉 M=1이며, 하이 비트 커패시터 뱅크는 C1 및 C2를 포함하고, 로우 비트 커패시터 뱅크는 C3을 포함하며,
Figure pct00076
,
Figure pct00077
,…,
Figure pct00078
,
Figure pct00079
,
Figure pct00080
,
Figure pct00081
,…,
Figure pct00082
,
Figure pct00083
의 수치 만족 비율은 2인 등비 관계에 따라, 이때 C1은 C로 변하고, C2는 2C로 변하며, C3 및 C4는 C를 유지하고 불변한다. 물론, 이상의 수치도 비율이 2인 등비 관계를 만족하지 못할 수도 있거나, 또는 비율이 기타 수치인 등비 관계를 만족할 수 있다. 기준 전압의 값이 상이함에 따라, 서브 커패시터 어레이 중 각 커패시터의 값에 영향을 미치게 되며, 이 원리에 기반하여, 기준 전압을 조절하는 것을 통해 DAC 커패시터 어레이의 커패시터 크기를 개변시킴으로써, DAC 커패시터 어레이 단위 전용량을 감소하는 목적을 달성한다.
선택 가능하게는, 서브 커패시터 어레이(I) 및 서브 커패시터 어레이(II)에 있어서, 각 커패시터의 커패시터 크기는 이진법 방식으로 배열될 수 있고, 이진법 방식으로 배열되지 않을 수도 있다.
본 발명의 실시예에 있어서, SAR 타입 아날로그-디지털 컨버터를 제공하는 바, 상기 SAR 타입 아날로그-디지털 컨버터는 상기 실시예 중 상기 DAC 커패시터 어레이를 포함한다.
본 발명의 실시예에 있어서, 도 7에 도시된 바와 같이, SAR 타입 아날로그-디지털 컨버터 전력 소비를 감소하는 방법을 제공한다.
여기에서 알 수 있는 바, DAC 커패시터 어레이를 사용하는 SAR 타입 아날로그-디지털 컨버터를 놓고 말하자면, DAC 커패시터 어레이에서 하나의 커패시터를 스위칭할 경우, 에너지 소모가 존재하고, 구체적으로는, 상기 에너지 소모는 하기의 공식으로 결정된다.
E=CV2
여기서, C는 커패시터의 크기이고, V는 상기 커패시터에서 전압 변화량의 크기이다. 일반적으로 SAR 타입 ADC에 있어서, 커패시터 크기는 잡음과 매칭으로 확정된다. 잡음은 전기 저항 열잡음이 샘플링 단계를 거쳐 커패시터에 진입하고, 유용 신호에 겹치는 것을 말하고; 매칭은 제조 과정 중의 정밀도가 한정적이기에, 제조된 커패시터 크기가 설계 크기와 편이가 발생하여, 임의의 두 개의 커패시터 크기 비율 제조 값이 설계 값과 일치하지 않은 문제가 초래되어 일정한 정도상에서 ADC의 정밀도에 영향을 주는 것을 말하며; 전압은 상기 ADC의 동적 범위로 결정되고, 구체적으로 ADC의 입력 전압 범위를 말한다.
본 발명의 실시예에 있어서, SAR 타입 아날로그-디지털 컨버터 전력 소비를 감소하는 방법은 하기의 단계를 포함한다.
S1: 샘플링 단계, 상기 DAC 커패시터 어레이를 콤퍼레이터 입력단의 일단에 접근시키고 메인 스위치를 통해 기준 전압
Figure pct00084
에 접근시키며, 상기 DAC 커패시터 어레이의 타단을 상응하는 다중 선택 스위치를 통해 아날로그 입력 신호에 연결시켜, 샘플링을 완성한다. 구체적으로는, 상기 샘플링은 상극판 샘플링일 수 있고, 하극판 샘플링일 수도 있으며, 여기서 상극판 샘플링은 샘플링 신호가 콤퍼레이터의 입력과 함께 동시에 콤퍼레이터의 일단에 접근하는 것을 말하고, 하극판 샘플링은 샘플링 신호가 콤퍼레이터의 입력과 함께 각각 샘플링 커패시터의 양단에 접근하는 것을 말한다.
S2: 전환 단계, 상기 DAC 커패시터 어레이의 메인 스위치를 차단하고, 아울러 상기 다중 선택 스위치와 아날로그 입력 신호를 차단한 후 기준 전압
Figure pct00085
에 연결하며, 상기 DAC 커패시터 어레이를 콤퍼레이터 입력단의 단자 전압에 연결하여 상기 콤퍼레이터 다른 한 입력단의 전압과 비교하고, 비교 결과에 따라 가장 높은 비트의 값을 결정한다.
S3: 가장 높은 퍼센셜의 값을 결정한 후, 상기 가장 높은 퍼센셜의 값에 따라 대응되는 서브 커패시터 어레이를 선택하고, 선정된 서브 커패시터 어레이에서 다음으로 높은 비트 및 가장 낮은 비트의 값을 획득한다.
구체적으로는, 상기 SAR 타입 아날로그-디지털 컨버터의 하이 비트 결과는 로우 비트의 전환이 어느 서브 커패시터 어레이에서 진행되는 지를 결정할 수 있다. 구체적인 실시예로 설명하자면, 도 6에 도시된 4 비트 SAR 타입 아날로그-디지털 컨버터를 위한 DAC 커패시터 어레이를 참조하면, 상기 DAC 커패시터 어레이는 서브 커패시터 어레이(I) 및 서브 커패시터 어레이(II)를 포함하고, 구체적으로는, 가장 높은 비트가 1이면, 로우 비트 전환은 서브 커패시터 어레이(I)에서 진행되고; 반대로 가장 높은 비트가 0이면, 로우 비트 전환은 서브 커패시터 어레이(II)에서 진행된다.
선택 가능하게는, 만약 두 개의 하이 비트로 나머지 각 비트의 수치를 결정한다면, 4개의 서브 커패시터 어레이가 있고, 구체적으로는, 두 개의 하이 비트 결과에 따라 4개의 서브 커패시터 어레이 중의 하나로 대기 출력되는 디지털 신호의 나머지 각 비트의 수치를 결정할 수 있다.
선택 가능하게는, 상기 가장 높은 퍼센셜의 값에 따라 대응되는 서브 커패시터 어레이를 선택하는 상기 단계는 하기의 단계를 포함한다.
서브 커패시터 어레이를 선정한 후, 비 선정된 서브 커패시터 어레이를 기준 전압 0 또는 기준 전압
Figure pct00086
에 접근시킨다.
구체적으로는, 상기 SAR 타입 아날로그-디지털 컨버터의 하이 비트 결과도 각 서브 커패시터 어레이의 커패시터가 연결하고자 하는 기준 전압을 결정할 수도 있다. 구체적인 실시예를 들어 설명하면, 도 6에 도시된 4 비트 SAR 타입 아날로그-디지털 컨버터를 위한 DAC 커패시터 어레이를 참조하면, 상기 DAC 커패시터 어레이는 서브 커패시터 어레이(I) 및 서브 커패시터 어레이(II)를 포함하고, 구체적으로는, 만약 가장 높은 비트가 1이면, 서브 커패시터 어레이(II)는 기준 전압 0에 연결될 수 있고, 아울러 로우 비트 전환은 서브 커패시터 어레이(I)에서 진행되고; 반대로, 만약 가장 높은 비트가 0이면, 서브 커패시터 어레이(I) 중의 커패시터는 기준 전압
Figure pct00087
에 연결될 수 있고, 아울러 로우 비트 전환은 서브 커패시터 어레이(II)에서 진행된다.
선택 가능하게는, 상기 선정된 서브 커패시터 어레이에서 다음으로 높은 비트 및 가장 낮은 비트의 값을 획득하는 단계는 하기의 단계를 포함한다.
상기 DAC 커패시터 어레이가 콤퍼레이터 입력단에 연결되는 단자 전압과 상기 콤퍼레이터 다른 한 입력단의 전압의 비교 결과에 따라 상기 선정된 서브 커패시터 어레이 중 각 커패시터의 기준 전압을
Figure pct00088
또는
Figure pct00089
으로 조절하고, 여기서 M은 상기 선정된 서브 커패시터 어레이 중 로우 비트 커패시터 뱅크의 커패시터 갯수이다.
선택 가능하게는, 상기 DAC 커패시터 어레이는 임의의 다수의 서브 커패시터 어레이로 확장할 수 있고, 확장된 후의 새로운 DAC 커패시터 어레이의 SAR 타입 아날로그-디지털 컨버터의 하이 비트 값을 사용하여 로우 비트의 전환이 어느 서브 커패시터 어레이에서 진행되는 지를 결정한다.
구체적인 실시예로 상기 실시예는 상기 SAR 타입 아날로그-디지털 컨버터 전력 소비를 감소하는 방법을 상세하게 설명하는 바, 도 6에 도시된 DAC 커패시터 어레이를 함께 참조하면, 4 비트 SAR 타입 아날로그-디지털 컨버터를 예로 들며, 상기 4 비트 SAR 타입 아날로그-디지털 컨버터는 도 6에 도시된 DAC 커패시터 어레이를 사용하고, 어레이에서, C1과 C5는 서브 커패시터 어레이 중의 가장 높은 비트이고, SAR 타입 모드 컨버터의 동적 범위를
Figure pct00090
에서 0으로 가설한다.
도 6에서 볼 수 있는 바, DAC 커패시터 어레이는 두 개의 동일한 서브 커패시터 어레이로 나뉠 수 있고, 이 두 개의 동일한 서브 커패시터 어레이를 배경 중 도 3의 단위 전용량으로 간주할 수 있다.
구체적으로는, 상기 4 비트 SAR 타입 아날로그-디지털 컨버터가 아날로그-디지털 전환의 처리 과정은 하기와 같다.
(1)샘플링 단계에서, 도 6에 도시된 DAC 커패시터 어레이의 자유단은 다중화 스위치를 통해 아날로그 신호
Figure pct00091
에 접근하고; 아울러, 커패시터의 공통 단부는 기준 전압
Figure pct00092
에 접근하며, 콤퍼레이터의 입력에 접근한다. 입력 전압
Figure pct00093
은 도 6에 도시된 DAC 커패시터 어레이 중 각 커패시터의 자유단에 샘플링된다.
(2)전환 단계에서, DAC 커패시터 어레이 중 각 커패시터의 자유단은 다중화 스위치를 통해 기준 전압
Figure pct00094
에 연결되고, 공통 단부와 기준 전압
Figure pct00095
을 차단하며, 단지 콤퍼레이터의 입력단에만 접근한다.
공통 단부 전하량 보존에 따르면, 공통 단부의 포인트 전압
Figure pct00096
을 획득할 수 있는 바 하기와 같다.
Figure pct00097
(3)
Figure pct00098
와
Figure pct00099
크기를 비교하고, 본 실시예에서, C1 및 C2, C5 및 C6은 하이 비트 부분에 속하고, C3 및 C4, C7 및 C8은 로우 비트 부분에 속한다.
만약
Figure pct00100
가
Figure pct00101
보다 크다면, 서브 커패시터 어레이(II)의 자유단은 모두 기준 전압 0에 연결될 수 있고, 즉 기준 그라운드이다. 이때, 공통 단부의 포인트 전압
Figure pct00102
은
Figure pct00103
으로 변하고, 전하량 보존을 통해
Figure pct00104
를 얻는 바, 하기와 같다.
Figure pct00105
그후 다음으로 높은 비트의 값을 획득할 경우, 단지 서브 커패시터 어레이(I) 중 각 커패시터 자유단에 연결되는 기준 전압을 개변할 수 있다.
만약
Figure pct00106
가
Figure pct00107
보다 작다면, 서브 커패시터 어레이(I)의 자유단은 전부 기준 전압
Figure pct00108
에 연결된다. 이때,
Figure pct00109
는
Figure pct00110
로 변하고, 전하량 보존을 통해
Figure pct00111
를 얻는 바, 하기와 같다.
Figure pct00112
그후 다음으로 높은 비트의 값을 획득할 경우, 단지 서브 커패시터 어레이(II) 중 각 커패시터 자유단에 연결되는 기준 전압을 개변할 수 있다.
(5)그후
Figure pct00113
를 다시
Figure pct00114
와 비교하고, 비교 결과에 따라 C1커패시터 자유단에 연결되는 기준 전압을 개변시킨다. 만약
Figure pct00115
이면, C1커패시터가 지 전압과 연결되고,
Figure pct00116
이면, C1커패시터는 기준 전압
Figure pct00117
에 연결되며, C2에 대해 상기 단계를 중복한다.
(6)그후, 이때 각 커패시터 공통 단부의 포인트 전압
Figure pct00118
와
Figure pct00119
크기 관계에 따라, C3자유단 기준 전압을 개변시키고, C1, C2와 상이한 것은, 이때 C3은 기준 전압
Figure pct00120
또는
Figure pct00121
에 연결될 수 있다. 마찬가지로, C4에 대해서도 동일하다.
마찬가지로, 12비트의 SAR 타입 아날로그-디지털 컨버터를 예로 들고, 포함되는 DAC 커패시터 어레이는 4개의 10비트의 커패시터 어레이로 나뉘며, 아울러 후의 각 하나의 10bit커패시터 어레이의 뒤의 4비트 커패시터의 기준 전압에 대해, 기존의 1/8로 개변시켰다. 구체적으로는, 즉 DAC 커패시터 어레이는 4개의 동일한 서브 커패시터 어레이로 구성되고, SAR 타입 아날로그-디지털 컨버터의 두 개 비트가 높은 결과는 10비트가 낮은 이 4개 단위 전용량 어레이의 어느 하나에서 진행되는 지를 결정한다. 10비트가 낮은 서브 커패시터 어레이가 기존의 29C, 28C, 27C…2C, C, C의 방식으로 배열되지 않고, 26C, 25C, 24C…C의 방식, 4C, 2C, C, C로 배열되는 것을 산출한다. 여기서 로우 비트 부분 4C, 2C, C, C는 상기 비트의 비교 결과(상기 비트 ADC 결과에 대응됨)에 따라
Figure pct00122
또는 0의 기준 전압에 연결된다. 기타의 커패시터는, 상기 비트의 비교 결과(상기 비트 ADC 결과에 대응됨)에 따라
Figure pct00123
또는 0의 기준 전압에 연결된다.
상기 실시예에서 제공되는 방법에 기반하면, 산출을 통해, 상이한 공정 파라미터에 한하여, 고 정밀도 SAR 타입 아날로그-디지털 컨버터 중의 커패시터 배열을 최적화하여 전력 소비와 칩의 면적을 감소하는 목적을 달성한다.
본 발명의 실시예에서 제공되는 DAC 커패시터 어레이 및 아날로그-디지털 컨버터, 아날로그-디지털 컨버터 전력 소비를 감소하는 방법을 통해, DAC 커패시터 어레이를 최적화하는 것을 통해, 커패시터 어레이 중의 커패시터 갯수를 감소할 수 있고, DAC 커패시터 어레이의 전체 커패시터 크기를 감소시키며, 이로써 SAR 타입 아날로그-디지털 컨버터의 체적을 감소시켜, 전력 소비를 감소하고, 칩 제조에서 칩의 원가를 감소할 수 있다. 이 밖에 아날로그 신호와 디지털 신호 사이의 전환 과정을 개변하는 것을 통해, 커패시터 양단의 전압 변화 범위를 감소하였고, 계속하여 전체 전력 소비를 감소하였다.
상기 내용은 단지 본 발명의 실시예로서, 본 발명의 특허청구범위를 한정하기 위한 것이 아니며, 비록 전술한 실시예가 본 발명을 상세하게 설명하였을 지라도, 본 기술분야의 통상의 기술자에게 있어서, 이는 여전히 전술한 각 구체적인 실시예에 서술된 기술적 해결수단을 보정할 수 있고, 또는 그 중의 부분적인 기술특징을 동등하게 교체할 수 있다. 본 발명의 명세서 및 도면 내용을 이용하여 진행한 동등한 구조, 기타 관련 기술분야에서의 직접적이거나 간접적인 응용은 마찬가지로 모두 본 발명의 특허보호범위 내에 속한다.

Claims (12)

  1. SAR 타입 아날로그-디지털 컨버터를 위한 DAC 커패시터 어레이에 있어서,
    상기 DAC 커패시터 어레이는 다수의 병렬 연결되는 서브 커패시터 어레이를 포함하고, 상기 각 하나의 서브 커패시터 어레이는,
    N개의 병렬 연결되는 커패시터를 포함하고, 상기 N이 양의 정수인 커패시터 뱅크;
    메인 스위치 및 다수의 다중 선택 스위치를 포함하고;
    상기 커패시터 뱅크 중 각 커패시터의 일단은 콤퍼레이터의 입력단에 공동으로 연결되고, 상기 메인 스위치를 통해 하나의 입력 소스에 연결되며;
    상기 커패시터 뱅크 중 각 커패시터의 타단은 상응하는 다중 선택 스위치를 통해 다수의 입력 소스에 연결되는 것을 특징으로 하는 DAC 커패시터 어레이.
  2. 제 1항에 있어서,
    하나의 대칭 커패시터 어레이를 더 포함하고, 상기 대칭 커패시터 어레이 중 각 커패시터의 일단은 상기 콤퍼레이터의 다른 한 입력단에 공동으로 연결되는 것을 특징으로 하는 DAC 커패시터 어레이.
  3. 제 1항 또는 제 2항에 있어서,
    상기 커패시터 뱅크는 하이 비트 커패시터 뱅크, 로우 비트 커패시터 뱅크 및 하나의 보상용 커패시터를 포함하고, 상기 보상용 커패시터는 단위 전용량이며, 상기 하이 비트 커패시터 뱅크의 커패시터 갯수는 P이고, 상기 로우 비트 커패시터 뱅크의 커패시터 갯수는 M이며, 상기 P와 M은 상기 N의 양의 정수보다 작고, 구체적으로 하기의 관계를 만족하는 바,
    N=M+P+1인 것을 특징으로 하는 DAC 커패시터 어레이.
  4. 제 3항에 있어서,
    상기 입력 소스는 아날로그 입력 신호 및 다수의 기준 전압을 포함하고, 상기 기준 전압의 전압 값 범위는 0~
    Figure pct00124
    이며, 상기 하이 비트 커패시터 뱅크에 연결되는 기준 전압은 0,
    Figure pct00125
    및
    Figure pct00126
    을 포함하고, 상기 로우 비트 커패시터 뱅크에 연결되는 기준 전압은
    Figure pct00127
    ,
    Figure pct00128
    ,
    Figure pct00129
    을 포함하며, 상기
    Figure pct00130
    의 값은 조절 가능한 것을 특징으로 하는 DAC 커패시터 어레이.
  5. 콤퍼레이터, 콤퍼레이터 출력단에 연결되는 레지스터, 및 상기 콤퍼레이터의 입력단에 연결되는 DAC 커패시터 어레이를 포함하고, 상기 DAC 커패시터 어레이는,
    다수의 병렬 연결되는 서브 커패시터 어레이를 포함하며, 상기 각 하나의 서브 커패시터 어레이는,
    다수의 병렬 연결되는 커패시터를 포함하는 커패시터 뱅크;
    메인 스위치 및 다수의 다중 선택 스위치를 포함하고;
    상기 커패시터 뱅크 중 각 커패시터의 일단은 콤퍼레이터의 입력단에 공동으로 연결되고, 상기 메인 스위치를 통해 하나의 입력 소스에 연결되며;
    상기 커패시터 뱅크 중 각 커패시터의 타단은 상응하는 다중 선택 스위치를 통해 다수의 입력 소스에 연결되는 것을 특징으로 하는 SAR 타입 아날로그-디지털 컨버터.
  6. 제 5항에 있어서,
    하나의 대칭 커패시터 어레이를 더 포함하고, 상기 대칭 커패시터 어레이 중 각 커패시터의 일단은 상기 콤퍼레이터의 다른 한 입력단에 공동으로 연결되는 것을 특징으로 하는 SAR 타입 아날로그-디지털 컨버터.
  7. 제 5항 또는 제 6항에 있어서,
    상기 커패시터 뱅크는 하이 비트 커패시터 뱅크, 로우 비트 커패시터 뱅크 및 하나의 보상용 커패시터를 포함하고, 상기 보상용 커패시터는 단위 전용량이며, 상기 하이 비트 커패시터 뱅크의 커패시터 갯수는 P이고, 상기 로우 비트 커패시터 뱅크의 커패시터 갯수는 M이며, 상기 P와 M은 상기 N의 양의 정수보다 작고, 구체적으로 하기의 관계를 만족하는 바,
    N=M+P+1인 것을 특징으로 하는 SAR 타입 아날로그-디지털 컨버터.
  8. 제 7항에 있어서,
    상기 입력 소스는 아날로그 입력 신호 및 다수의 기준 전압을 포함하고, 상기 기준 전압의 전압 값 범위는 0~
    Figure pct00131
    이며, 상기 하이 비트 커패시터 뱅크에 연결되는 기준 전압은 0,
    Figure pct00132
    및
    Figure pct00133
    을 포함하고, 상기 로우 비트 커패시터 뱅크에 연결되는 기준 전압은
    Figure pct00134
    ,
    Figure pct00135
    ,
    Figure pct00136
    을 포함하며, 상기
    Figure pct00137
    의 값은 조절 가능한 것을 특징으로 하는 SAR 타입 아날로그-디지털 컨버터.
  9. 제 7항에 있어서,
    커패시터 비트에 따라 높은 순으로 배열되고, 상기 하이 비트 커패시터 뱅크 중 각 커패시터의 커패시턴스 값은 순차적으로
    Figure pct00138
    ，
    Figure pct00139
    ，…,
    Figure pct00140
    ，
    Figure pct00141
    이며; 상기 로우 비트 커패시터 뱅크 중 각 커패시터의 커패시턴스 값은 순차적으로
    Figure pct00142
    ，
    Figure pct00143
    ，…，
    Figure pct00144
    ，
    Figure pct00145
    이고;
    Figure pct00146
    ,
    Figure pct00147
    ,…,
    Figure pct00148
    ,
    Figure pct00149
    ,
    Figure pct00150
    ,
    Figure pct00151
    ,…,
    Figure pct00152
    ,
    Figure pct00153
    수치 만족 비율은 2인 등비 관계인 것을 특징으로 하는 SAR 타입 아날로그-디지털 컨버터.
  10. 상기 DAC 커패시터 어레이를 콤퍼레이터 입력단의 일단에 접근시키고 메인 스위치를 통해 기준 전압
    Figure pct00154
    에 접근시키며, 상기 DAC 커패시터 어레이의 타단을 상응하는 다중 선택 스위치를 통해 아날로그 입력 신호에 연결시켜, 샘플링을 완성하는 샘플링 단계;
    상기 DAC 커패시터 어레이의 메인 스위치를 차단하고, 아울러 상기 다중 선택 스위치와 아날로그 입력 신호를 차단한 후 기준 전압
    Figure pct00155
    에 연결하며, 상기 DAC 커패시터 어레이를 콤퍼레이터 입력단의 단자 전압에 연결하여 상기 콤퍼레이터 다른 한 입력단의 전압과 비교하고, 비교 결과에 따라 가장 높은 비트의 값을 결정하며, 상기 가장 높은 퍼센셜의 값에 따라 대응되는 서브 커패시터 어레이를 선택하고, 선정된 서브 커패시터 어레이에서 다음으로 높은 비트 및 가장 낮은 비트의 값을 획득하는 전환 단계를 포함하는 것을 특징으로 하는 SAR 타입 아날로그-디지털 컨버터 전력 소비를 감소하는 방법.
  11. 제 10항에 있어서,
    상기 가장 높은 퍼센셜의 값에 따라 대응되는 서브 커패시터 어레이를 선택하는 상기 단계는,
    서브 커패시터 어레이를 선정한 후, 비 선정된 서브 커패시터 어레이를 기준 전압 0 또는 기준 전압
    Figure pct00156
    에 접근시키는 단계를 포함하는 것을 특징으로 하는 SAR 타입 아날로그-디지털 컨버터 전력 소비를 감소하는 방법.
  12. 제 10항 또는 제 11항에 있어서,
    상기 선정된 서브 커패시터 어레이에서 다음으로 높은 비트 및 가장 낮은 비트의 값을 획득하는 단계는,
    상기 DAC 커패시터 어레이가 콤퍼레이터 입력단에 연결되는 단자 전압과 상기 콤퍼레이터 다른 한 입력단의 전압의 비교 결과에 따라 상기 선정된 서브 커패시터 어레이 중 각 커패시터의 기준 전압을
    Figure pct00157
    또는
    Figure pct00158
    으로 조절하는 단계를 포함하고, M은 상기 선정된 서브 커패시터 어레이 중 로우 비트 커패시터 뱅크의 커패시터 갯수인 것을 특징으로 하는 SAR 타입 아날로그-디지털 컨버터 전력 소비를 감소하는 방법.
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