KR102398446B1 - 아날로그-디지털 변환기 - Google Patents

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Abstract

실시 예는 입력 신호를 수신하고, 제1 기준 전압과 입력 신호를 비교한 결과에 기초하여 제1 디지털 신호를 출력하고, 제2 기준 전압과 입력 신호를 비교한 결과에 기초하여 제2 디지털 신호를 출력하는 아날로그-디지털 변환부, 제1 입력 단자, 제2 입력 단자, 및 출력 단자를 포함하는 증폭기, 일단이 증폭기의 제1 입력 단자에 연결되는 제1 커패시터, 일단이 증폭기의 제1 입력 단자에 연결되는 제2 커패시터, 일단이 증폭기의 제1 입력 단자에 연결되는 제3 커패시터, 제1 디지털 신호와 제2 디지털 신호에 기초하여 제2 커패시터의 타단 및 제3 커패시터의 타단 각각에 제3 기준 전압 또는 제4 기준 전압을 선택적으로 제공하는 스위치부, 및 제1 커패시터의 타단과 증폭기의 출력 단자 사이에 연결되는 제어 스위치를 포함한다.

Description

아날로그-디지털 변환기{ANALOG-DIGITAL CONVERTER}
실시 예는 아날로그-디지털 변환기에 관한 것이다.
아날로그-디지털 변환기(Analog-to-Digital Converter, 이하 'ADC'라 함)는 입력된 아날로그 신호를 디지털 신호로 변환하는 장치로서, 차량간 이동 통신, 무선 통신, 바이오 센서 등 대부분의 전자 장치에 필수적인 블록이다.
멀티 비트 ADC는 전통적으로 전단에 전단 샘플-앤-홀드 증폭기(Front-end Sample-and-Hold Amplifier, 이하 'SHA')를 두어, 후단의 ADC 스테이지(이하 '모듈'이라 함)들이 SHA에 홀드된 신호를 이용하여 데이터 변환을 수행한다.
아날로그-디지털 변환기 중 파이프라인(Pipeline) 방식 및 Two-Step ADC와 같은 다단 ADC는 내부의 기능 블록으로서 다중 디지털 아날로그 변환회로(Multiplying Digital-to-Analog Converter : 이하, MDAC라 칭함)를 사용하게 된다.
실시 예는 선형성을 개선할 수 있고, 전압 제공부의 저항들의 미스매치로 인한 아날로그-디지털 변환의 오동작을 방지할 수 있는 아날로그-디지털 변환기를 제공한다.
실시 예에 따른 아날로그-디지털 변환기는 입력 신호를 수신하고, 제1 기준 전압과 상기 입력 신호를 비교한 결과에 기초하여 제1 디지털 신호를 출력하고, 제2 기준 전압과 상기 입력 신호를 비교한 결과에 기초하여 제2 디지털 신호를 출력하는 아날로그-디지털 변환부; 제1 입력 단자, 제2 입력 단자, 및 출력 단자를 포함하는 증폭기; 일단이 상기 증폭기의 제1 입력 단자에 연결되는 제1 커패시터; 일단이 상기 증폭기의 제1 입력 단자에 연결되는 제2 커패시터; 일단이 상기 증폭기의 제1 입력 단자에 연결되는 제3 커패시터; 상기 제1 디지털 신호와 상기 제2 디지털 신호에 기초하여, 상기 제2 커패시터의 타단 및 상기 제3 커패시터의 타단 각각에 제3 기준 전압 또는 제4 기준 전압을 선택적으로 제공하는 스위치부; 및 상기 제1 커패시터의 타단과 상기 증폭기의 출력 단자 사이에 연결되는 제어 스위치를 포함한다.
상기 제2 기준 전압은 상기 제1 기준 전압보다 크고, 상기 제3 기준 전압은 상기 제1 기준 전압보다 작고, 상기 제4 기준 전압은 상기 제2 기준 전압보다 클 수 있다.
상기 제2 커패시터와 상기 제3 커패시터 각각의 커패시턴스 값은 상기 제1 커패시터의 커패시턴스 값의 2분 1일 수 있다.
상기 아날로그-디지털 변환기는 상기 제1 및 제2 디지털 신호들에 기초하여, 상기 스위치부를 제어하기 위한 제1 내지 제4 스위치 제어 신호들을 생성하는 논리 회로를 더 포함할 수 있다.
상기 스위치부는 상기 제3 기준 전압과 상기 제3 커패시터의 타단 사이에 연결되고, 상기 제1 스위치 제어 신호에 의하여 제어되는 제1 스위치; 상기 제4 기준 전압과 상기 제3 커패시터의 타단 사이에 연결되고, 상기 제2 스위치 제어 신호에 의하여 제어되는 제2 스위치; 상기 제3 기준 전압과 상기 제2 커패시터의 타단 사이에 연결되고, 상기 제3 스위치 제어 신호에 의하여 제어되는 제3 스위치; 및 상기 제4 기준 전압과 상기 제2 커패시터의 타단 사이에 연결되고, 상기 제4 스위치 제어 신호에 의하여 제어되는 제4 스위치를 포함할 수 있다.
상기 아날로그-디지털 변환기는 상기 제1 커패시터의 타단과 상기 입력 신호가 입력되는 입력 단자 사이에 연결되는 제1 샘플링 스위치; 상기 제2 커패시터의 타단과 상기 입력 단자 사이에 연결되는 제2 샘플링 스위치; 상기 제3 커패시터의 타단과 상기 입력 단자 사이에 연결되는 제3 샘플링 스위치; 및 상기 증폭기의 출력 단자와 상기 증폭기의 제1 입력 단자 사이에 접속되는 제4 샘플링 스위치를 더 포함하고, 상기 제1 내지 제3 샘플링 스위치들은 제1 제어 신호에 의하여 제어될 수 있다.
상기 아날로그-디지털 변환부는 제1 입력 단자, 제2 입력 단자, 및 상기 제1 디지털 신호를 출력하는 출력 단자를 포함하는 제1 비교기; 제1 입력 단자, 제2 입력 단자, 및 상기 제2 디지털 신호를 출력하는 출력 단자를 포함하는 제2 비교기; 일단이 상기 제1 비교기의 제1 입력 단자에 연결되는 제1 샘플링 커패시터; 일단이 상기 제2 비교기의 제1 입력 단자에 연결되는 제2 샘플링 커패시터; 상기 입력 단자와 상기 제1 샘플링 커패시터의 타단 사이에 연결되고 상기 제1 제어 신호에 의하여 제어되는 제5 샘플링 스위치; 상기 입력 단자와 상기 제2 샘플링 커패시터의 타단 사이에 연결되고, 상기 제1 제어 신호에 의하여 제어되는 제6 샘플링 스위치; 상기 제1 기준 전압과 상기 제1 샘플링 커패시터의 타단 사이에 연결되고, 제2 제어 신호에 의하여 제어되는 제1 스위치; 및 상기 제2 기준 전압과 상기 제2 샘플링 커패시터의 타단 사이에 연결되고, 상기 제2 제어 신호에 의하여 제어되는 제2 스위치를 포함할 수 있다.
상기 제어 스위치는 상기 제2 제어 신호에 의하여 제어될 수 있다.
상기 증폭기의 제2 입력 단자, 상기 제1 비교기의 제2 입력 단자, 및 상기 제2 비교기의 제2 입력 단자 각각에는 공통 전압이 제공될 수 있다.
상기 스위치부는 상기 입력 신호의 전압이 상기 제1 기준 전압과 상기 제2 기준 전압보다 작을 때, 상기 제3 기준 전압을 상기 제2 커패시터의 타단 및 상기 제3 커패시터의 타단 각각에 제공할 수 있다.
상기 스위치부는 상기 입력 신호의 전압이 상기 제1 기준 전압보다 크고, 상기 제2 기준 전압 보다 작을 때, 상기 제3 기준 전압을 상기 제2 커패시터의 타단에 제공하고, 상기 제4 기준 전압을 상기 제3 커패시터의 타단에 제공할 수 있다.
상기 스위치부는 상기 입력 신호의 전압이 상기 제1 기준 전압과 상기 제2 기준 전압보다 클 때, 상기 제4 기준 전압을 상기 제2 커패시터의 타단 및 상기 제3 커패시터의 타단 각각에 제공할 수 있다.
상기 입력 신호의 전압이 상기 제1 기준 전압과 상기 제2 기준 전압보다 작을 때, 상기 제1 및 제2 디지털 신호들 각각은 로우 레벨을 갖고, 상기 제1 스위치 및 상기 제3 스위치 각각은 턴 온되고, 상기 제2 스위치 및 상기 제4 스위치 각각은 턴 오프될 수 있다.
상기 입력 신호의 전압이 상기 제1 기준 전압보다 크고, 상기 제2 기준 전압 보다 작을 때, 상기 제1 디지털 신호는 하이 레벨을 갖고, 상기 제2 디지털 신호는 로우 레벨을 갖고, 상기 제2 스위치 및 상기 제3 스위치 각각은 턴 온되고, 상기 제1 스위치 및 상기 제4 스위치 각각은 턴 오프될 수 있다.
상기 입력 신호의 전압이 상기 제1 기준 전압과 상기 제2 기준 전압보다 클 때, 상기 제1 디지털 신호 및 상기 제2 디지털 신호 각각은 하이 레벨을 갖고, 상기 제2 스위치 및 상기 제4 스위치 각각은 턴 온되고, 상기 제1 스위치 및 상기 제3 스위치 각각은 턴 오프될 수 있다.
다른 실시 예에 따른 아날로그-디지털 변환기는 입력 신호를 수신하는 입력 단자; 제1 기준 전압과 상기 입력 신호를 비교하고, 제2 기준 전압과 상기 입력 신호를 비교한 결과에 기초하여, 디지털 코드를 출력하는 아날로그-디지털 변환부; 상기 디지털 코드에 기초하여 제1 스위치 제어 신호, 제2 스위치 제어 신호, 제3 스위치 제어 신호 및 제4 스위치 제어 신호를 생성하는 논리 회로; 제1 입력 단자, 제2 입력 단자, 및 출력 단자를 포함하는 증폭기, 제1 커패시터, 제2 커패시터, 제3 커패시터, 스위치부, 및 제어 스위치를 포함하는 MDAC(Multiflying Digital to Analog Converter)을 포함하고, 상기 제1 내지 제3 커패시터들 각각의 일단은 상기 증폭기의 제1 입력 단자에 연결되고, 상기 스위치부는 상기 제3 기준 전압과 상기 제3 커패시터의 타단 사이에 연결되고, 상기 제1 스위치 제어 신호에 의하여 제어되는 제1 스위치; 상기 제4 기준 전압과 상기 제3 커패시터의 타단 사이에 연결되고, 상기 제2 스위치 제어 신호에 의하여 제어되는 제2 스위치; 상기 제3 기준 전압과 상기 제2 커패시터의 타단 사이에 연결되고, 상기 제3 스위치 제어 신호에 의하여 제어되는 제3 스위치; 및 상기 제4 기준 전압과 상기 제2 커패시터의 타단 사이에 연결되고, 상기 제4 스위치 제어 신호에 의하여 제어되는 제4 스위치를 포함하고, 상기 제어 스위치는 상기 제1 커패시터의 타단과 상기 증폭기의 출력 단자 사이에 연결된다.
상기 제1 기준 전압은 상기 제3 기준 전압보다 크고, 상기 제2 기준 전압은 상기 제1 기준 전압보다 크고, 상기 제4 기준 전압은 상기 제2 기준 전압보다 크고, 상기 제2 커패시터와 상기 제3 커패시터 각각의 커패시턴스 값은 상기 제1 커패시터의 커패시턴스 값의 2분 1일 수 있다.
상기 아날로그-디지털 변환기는 상기 제1 커패시터의 타단과 상기 입력 신호가 입력되는 입력 단자 사이에 연결되는 제1 샘플링 스위치; 상기 제2 커패시터의 타단과 상기 입력 단자 사이에 연결되는 제2 샘플링 스위치; 상기 제3 커패시터의 타단과 상기 입력 단자 사이에 연결되는 제3 샘플링 스위치; 및 상기 증폭기의 출력 단자와 상기 증폭기의 제1 입력 단자 사이에 접속되는 제4 샘플링 스위치를 더 포함하고, 제1 제어 신호에 의하여 상기 제1 내지 제3 샘플링 스위치들은 턴 온될 때, 제2 제어 신호에 의하여 상기 제어 스위치는 턴 오프될 수 있다.
상기 제1 제어 신호에 의하여 상기 제1 내지 제3 샘플링 스위치들이 턴 오프될 때, 상기 제2 제어 신호에 의하여 상기 제어 스위치는 턴 온될 수 있다.
또 다른 실시 예에 따른 아날로그-디지털 변환기는 복수의 아날로그-디지털 변환 블록들을 포함하고, 상기 복수의 아날로그-디지털 변환 블록들 각각은 청구항 제1항에 기재된 아날로그-디지털 변환기이고, 각 단의 아날로그-디지털 변환 블록의 증폭기의 출력 전압은 상기 각 단의 다음 단의 입력으로 제공되는 다단 구조를 가질 수 있다.
실시 예는 선형성을 개선할 수 있고, 전압 제공부의 저항들의 미스매치로 인한 아날로그-디지털 변환의 오동작을 방지할 수 있다.
도 1은 실시 예에 따른 1.5 비트 아날로그-디지털 변환기의 구성도이다.
도 2a는 아날로그-디지털 변환기의 샘플링 동작 상태일 때, 논리 회로의 스위치 제어 신호들을 나타낸다.
도 2b는 아날로그-디지털 변환기의 증폭 동작 상태일 때, 논리 회로의 스위치 제어 신호들과 MDAC의 출력 전압을 나타낸다.
도 3a는 일반적인 아날로그-디지털 변환기에 기준 전압들을 제공하기 위한 전압 발생부를 나타낸다.
도 3b는 실시 예에 따른 아날로그-디지털 변환기 기준 전압들을 제공하기 위한 전압 발생부를 나타낸다.
도 4는 도 1의 제어 신호들의 타이밍도를 나타낸다.
도 5는 실시 예에 따른 다단 구조를 갖는 ADC의 구성도이다.
이하 상기의 목적을 구체적으로 실현할 수 있는 본 발명의 실시 예를 첨부한 도면을 참조하여 설명한다.
실시 예의 설명에 있어서, 각 element의 " 상(위) 또는 하(아래)(on or under)"에 형성되는 것으로 기재되는 경우에 있어, 상(위) 또는 하(아래)(on or under)는 두 개의 element가 서로 직접(directly)접촉되거나 하나 이상의 다른 element가 상기 두 개의 element 사이에 배치되어(indirectly) 형성되는 것을 모두 포함한다. 또한 "상(위) 또는 하(아래)(on or under)"으로 표현되는 경우 하나의 element를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.
또한, 이하에서 이용되는 “제1” 및 “제2”, “상/상부/위” 및 “하/하부/아래” 등과 같은 관계적 용어들은 그런 실체 또는 요소들 간의 어떠한 물리적 또는 논리적 관계 또는 순서를 반드시 요구하거나 내포하지는 않으면서, 어느 한 실체 또는 요소를 다른 실체 또는 요소와 구별하기 위해서만 이용될 수도 있다. 또한 동일한 참조 번호는 도면의 설명을 통하여 동일한 요소를 나타낸다.
또한, 이상에서 기재된 "포함하다", "구성하다", 또는 "가지다" 등의 용어는, 특별히 반대되는 기재가 없는 한, 해당 구성 요소가 내재될 수 있음을 의미하는 것이므로, 다른 구성 요소를 제외하는 것이 아니라 다른 구성 요소를 더 포함할 수 있는 것으로 해석되어야 한다. 또한 이상에서 기재된 "대응하는" 등의 용어는 "대향하는" 또는 "중첩되는" 의미들 중 적어도 하나를 포함할 수 있다.
도 1은 실시 예에 따른 1.5 비트 아날로그-디지털 변환기(100)의 구성도이고고, 도 3b는 실시 예에 따른 아날로그-디지털 변환기(100)에 제공되는 기준 전압들(Vref1 내지 Vref4)을 생성하는 전압 제공부(200)의 일 실시 예이다.
도 1 및 도 3b를 참조하면, 아날로그-디지털 변환기(100)는 아날로그-디지털 변환부(110), 및 MDAC(Multiflying Digital to Analog Converter, 120)를 포함한다.
아날로그-디지털 변환부(110)는 아날로그 신호인 입력 신호(Vin)를 입력 단자(101)로 수신하고, 수신된 입력 신호(Vin)를 디지털 신호(D0, D1)로 변환한다.
MDAC(120)은 입력 신호(Vin)를 샘플링하여 저장하고, 저장된 입력 신호(Vin)를 증폭하고, 증폭된 전압(Vout)을 출력한다. 여기서 증폭된 전압은 다음 단(stage)의 아날로그-디지털 변환기로 전달될 수 있다.
아날로그-디지털 변환부(110)는 제1 기준 전압(Vref1)과 입력 신호(Vin)를 비교하고, 제2 기준 전압(Vref2)과 입력 신호(Vin)를 비교한 결과에 기초하여, 디지털 코드(D0,D1)를 출력할 수 있다.
예컨대, 아날로그-디지털 변환부(110)는 입력 신호(Vin)를 샘플링하고, 샘플링된 입력 신호(Vin)와 제1 기준 전압(Vref1)을 비교한 결과에 따른 제1 디지털 값(D0)(또는 제1 디지털 신호)를 출력한다.
또한 예컨대, 아날로그-디지털 변환부(110)는 샘플링된 입력 신호(Vin)와 제2 기준 전압(Vref2)을 비교한 결과에 따른 제2 디지털 값(D1)(또는 제2 디지털 신호)를 생성한다.
예컨대, 아날로그-디지털 변환부(110)는 제1 비교기(110a), 제2 비교기(110b), 제1 샘플링 커패시터(114a), 제2 샘플링 커패시터(114b), 및 스위치들(111a, 111b, 112a, 112b)을 포함할 수 있다.
제1 비교기(110a)는 제1 입력 단자(116a), 제2 입력 단자(116b), 및 제1 디지털 신호(D0)를 출력하는 출력 단자(116c)를 포함할 수 있고, 제2 비교기(110b)는 제1 입력 단자(117a), 제2 입력 단자(117b), 및 제2 디지털 신호(D1)를 출력하는 출력 단자(117c)를 포함할 수 있다.
제1 샘플링 커패시터(114b)의 일단은 제1 비교기(110a)의 제1 입력 단자(116a)에 연결될 수 있고, 제2 샘플링 커패시터(114a)의 일단은 제2 비교기(110b)의 제1 입력 단자(117a)에 연결될 수 있다.
샘플링 스위치(111a)는 입력 단자(101)와 제1 샘플링 커패시터(114a)의 타단 사이에 연결되고, 제1 제어 신호(S1)에 의하여 턴 온 또는 턴 오프되도록 제어될 수 있다.
제1 비교기(110a)의 제2 입력 단자(116b)에는 공통 전압(Vcm)이 제공될 수 있고, 제1 비교기(110a)의 출력 단자(116c)로 제1 디지털 신호(D0)가 출력될 수 있다.
스위치(112a)는 제1 기준 전압(Vref1)과 제1 샘플링 커패시터(114a)의 타단 사이에 연결될 수 있고, 제2 제어 신호(S2)에 의하여 제어될 수 있다.
샘플링 스위치(111b)는 입력 단자(101)와 제2 샘플링 커패시터(114b)의 타단 사이에 연결되고, 제1 제어 신호(S1)에 의하여 제어될 수 있다.
제2 비교기(110b)의 제2 입력 단자(117b)에는 공통 전압(Vcm)이 제공될 수 있고, 제2 비교기(110b)의 출력 단자(117c)로 제2 디지털 신호(D1)가 출력될 수 있다.
스위치(112b)는 제2 기준 전압(Vref2)과 제2 샘플링 커패시터(114b)의 타단 사이에 연결될 수 있고, 제2 제어 신호(S2)에 의하여 제어될 수 있다.
MDAC(120)은 아날로그-디지털 변환부(110)로부터 제공되는 제1 및 제2 디지털 신호들(D0, D1)에 기초하여 스위치 제어 신호들(sw0 내지 sw4)을 생성할 수 있다. 제1 및 제2 디지털 값들(D0, D1)은 디지털 코드로 대체하여 표현될 수도 있다.
MDAC(120)은 논리 회로(130), 제1 커패시터(122a), 제2 커패시터(122b), 제3 커패시터(122c), 증폭기(121), 스위치부(140), 및 제어 스위치를 포함할 수 있다.
또한 MDAC(120)은 입력 신호(Vin)의 샘플링을 위한 샘플링 스위치부(150)를 더 포함할 수 있다.
샘플링 스위치부(150)는 제어 신호(S1, S11)에 기초하여 입력 신호(Vin)를 제1 커패시터(122a), 제2 커패시터(122b), 및 제3 커패시터(122c) 각각에 샘플링하여 저장할 수 있다.
증폭기(121)는 제1 입력 단자(121a), 제2 입력 단자(121b), 및 출력 단자(121c)를 포함할 수 있다.
제1 커패시터(122a)의 일단은 증폭기(121)의 제1 입력 단자(121a)에 연결될 수 있고, 제2 커패시터(122b)의 일단은 증폭기(121)의 제1 입력 단자(121a)에 연결될 수 있고, 제3 커패시터(122c)의 일단은 증폭기(121)의 제1 입력 단자(121a)에 연결될 수 있다.
증폭기(121)의 제2 입력 단자에는 공통 전압(Vcm)이 제공될 수 있다.
공통 전압은 증폭기(121)의 증폭 동작을 위하여 입력되는 전압일 수 있다.
제어 스위치(124)는 제1 커패시터(122a)의 타단과 증폭기(121)의 출력 단자(121c) 사이에 연결되고, 제2 제어 신호(S2)에 의하여 제어된다.
제어 스위치(124)는 제1 스위치(123a)와 제1 커패시터(123a)의 타단이 서로 접속되는 제1 노드(N1)와 증폭기(121)의 출력 단자(121c) 사이에 연결될 수 있고, 제2 제어 신호(S2)에 의하여 턴 온 또는 턴 오프되도록 제어될 수 있다.
제2 커패시터(122b)와 제3 커패시터(122c) 각각의 커패시턴스 값(C/2)은 상기 제1 커패시터(122a)의 커패시턴스 값(C)의 2분 1일 수 있다.
상술한 제1 내지 제3 커패시터들의 커패시턴스 값들 간의 상관 관계에 의하여 도 2b의 D0=1이고, D1이 0일 때, MDAC(120)의 출력 전압(Vout)에 관한 식이 유도될 수 있다. 즉 상술한 제1 내지 제3 커패시터들의 커패시턴스 값들 간의 상관 관계는 MDAC(120)의 출력 전압(Vout)에 관한 식에서 (Vref3+Vref4)/2와 관련될 수 있다.
샘플링 스위치부(150)는 입력 단자(101)와 제1 커패시터(123a)의 타단 사이에 연결되는 샘플링 스위치(123a), 입력 단자(101)와 제2 커패시터(123b)의 타단 사이에 연결되는 샘플링 스위치(123b), 및 입력 단자(101)와 제3 커패시터(123c)의 타단 사이에 연결되는 샘플링 스위치(123c) 및 증폭기(121)의 출력 단자(121c)와 제1 입력 단자(121a) 사이에 접속되는 샘플링 스위치(125)를 포함할 수 있다.
샘플링 스위치들(123a, 123b, 123c) 각각은 제1 제어 신호(S1)에 의하여 턴 온 또는 턴 오프되도록 제어될 수 있고, 샘플링 스위치(125)는 제어 신호(S11)에 의하여 턴 온 또는 턴 오프되도록 제어될 수 있다.
논리 회로(130)는 아날로그-디지털 변환부(110)로부터 제공되는 디지털 신호들(D0, D1), 또는 디지털 코드(D0, D1)에 기초하여 스위치 제어 신호들(sw0 내지 sw3)을 생성할 수 있다.
스위치부(140)는 제1 디지털 신호(D0)와 제2 디지털 신호(D1)에 기초하여, 제2 커패시터(122b)의 타단 및 제3 커패시터(122c)의 타단 각각에 제3 기준 전압(Vref3) 또는 제4 기준 전압(Vref4)을 선택적으로 제공한다.
스위치부(140)는 논리 회로(130)에 의하여 제공되는 스위치 제어 신호들(sw0 내지 sw3)에 기초하여, 제2 커패시터(122b)의 타단 및 제3 커패시터(122c)의 타단 각각에 제3 기준 전압(Vref3)과 제4 기준 전압(Vref4) 중 선택된 어느 하나를 제공할 수 있다.
제2 노드(N2)는 샘플링 스위치(123b)와 제2 커패시터(123b)이 서로 접속되는 노드일 수 있고, 제3 노드(N3)는 샘플링 스위치(123c)와 제3 커패시터(123c)의 일단이 서로 접속되는 노드일 수 있다.
스위치부(140)는 복수의 스위치들(141, 142, 143,144)을 포함할 수 있다.
스위치(141)는 제3 기준 전압(Vref3)과 제3 커패시터(122c)의 타단(또는 제3 노드(N3)) 사이에 연결될 수 있고, 제1 스위치 제어 신호(sw0)에 의하여 턴 온 또는 턴 오프되도록 제어될 수 있다.
스위치(142)는 제4 기준 전압(Vref4)와 제3 커패시터(122c)의 타단(또는 제3 노드(N3) 사이에 연결될 수 있고, 제2 스위치 제어 신호(sw1)에 의하여 턴 온 또는 턴 오프되도록 제어될 수 있다.
스위치(143)는 제3 기준 전압(Vref3)과 제2 커패시터(122b)의 타단(또는 제2 노드(N2)) 사이에 연결될 수 있고, 제3 스위치 제어 신호(sw2)에 의하여 턴 온 또는 턴 오프되도록 제어될 수 있다.
스위치(144)는 제4 기준 전압(Vref4)과 제2 커패시터(122b)의 타단(또는 제2 노드(N2) 사이에 연결될 수 있고, 제4 스위치 제어 신호(sw3)에 의하여 턴 온 또는 턴 오프되도록 제어될 수 있다.
제1 내지 제4 기준 전압들(Vref1 내지 Vref4)은 전압 발생부(200)에 의하여 제공될 수 있다. 전압 발생부(200)는 복수의 저항들(R1 내지 R8)이 직렬 연결되는 R-string으로 구현될 수 있고, R-string의 양단에는 전원이 제공될 수 있다. 도 2에서는 8개의 직렬 저항들을 포함하는 R-string을 예시하나, 저항들의 수는 이에 한정되는 것은 아니다. 예컨대, R1의 일단에는 1[V]의 전원이 연결될 수 있고, R8의 일단에는 2[V]의 전원이 연결될 수 있으나, 이에 한정되는 것은 아니다.
제2 기준 전압(Vref2)은 제1 기준 전압(Vref1)보다 크고, 제3 기준 전압(Vref3)은 제1 기준 전압(Vref1)보다 작고, 제4 기준 전압(Vref4)은 제2 기준 전압(Vref2)보다 크다(Vref4>Vref2>Vref1>Vref3).
도 2a는 아날로그-디지털 변환기(100)의 샘플링 동작 상태일 때, 논리 회로(130)의 스위치 제어 신호들(sw0 내지 sw3)을 나타낸다.
도 2a를 참조하면, 샘플링 동작 상태에서는 제1 제어 신호(S1)에 의하여 제어되는 스위치들(111a, 111b, 123a, 123b, 123c)은 턴 온되고, 제2 제어 신호(S2)에 의하여 제어되는 스위치들(112a, 112b)은 턴 오프된다. 또한 제3 제어 신호(S21)에 의하여 제어되는 스위치들(115a, 115b)은 턴 오프된다.
예컨대, 샘플링 동작은 도 4에 도시된 타이밍도에 따라 수행될 수 있다.
샘플링 동작 상태에서는 입력 신호(Vin)는 제1 및 제2 샘플링 커패시터들(114a, 114b) 각각에 샘플링되어 저장될 수 있다.
또한 샘플링 동작 상태에서는 제1 내지 제3 커패시터들(122a, 122b, 122c) 각각에 입력 신호(Vin)가 저장될 수 있다.
또한 샘플링 동작 상태에서는 스위치 제어 신호들(sw0 내지 sw3)에 의하여 제어되는 스위치부(140)의 스위치들(141 내지 144)은 모두 턴 오프될 수 있다.
예컨대, 스위치 제어 신호(sw0, sw1, sw2, sw3)의 값이 로우 레벨(예컨대, 0)일 때, 스위치(141,141,142,144)는 턴 오프될 수 있고, 스위치 제어 신호(sw0,sw1,sw2,sw3)의 값이 하이 레벨(예컨대, 1)일 때, 스위치(141,142,143,144)는 턴 온될 수 있으나, 이에 한정되는 것은 아니며, 그 반대로 동작될 수도 있다.
도 2b는 아날로그-디지털 변환기(100)의 증폭 동작 상태일 때, 논리 회로(130)의 스위치 제어 신호들(sw0 내지 sw3)과 MDAC(120)의 출력 전압(Vout)을 나타낸다.
도 2b를 참조하면, 증폭 동작 상태에서는 제1 제어 신호(S1)에 의하여 제어되는 스위치들(111a, 111b, 123a, 123b, 123c)은 턴 오프되고, 제2 제어 신호(S2)에 의하여 제어되는 스위치들(112a, 112b)은 턴 온된다.
예컨대, 증폭 동작은 도 4에 도시된 타이밍도에 따라 수행될 수 있다.
증폭 동작 상태에서 제1 비교기(110a)는 제1 커패시터(114a)에 저장된 입력 신호(Vin)의 전압과 제1 기준 전압(Vref1)을 비교한 결과에 기초하여, 제1 디지털 신호(D0)를 출력할 수 있다.
또한 증폭 동작 상태에서 제2 비교기(110b)는 제2 커패시터(114b)에 저장된 입력 신호(Vin)의 전압(VIN)과 제2 기준 전압(Vref2)을 비교한 결과에 기초하여, 제2 디지털 신호(D1)를 출력할 수 있다.
즉 입력 신호(Vin)의 전압(VIN)은 제1 기준 전압(Vref1)보다 작을 때, D0 및 D1이 모두 로우 레벨(예컨대, 0)을 가질 수 있고, 제1 스위치(141) 및 제3 스위치(143) 각각은 턴 온될 수 있고, 제2 스위치(142) 및 제4 스위치(144) 각각은 턴 오프될 수 있다.
또한 입력 신호(Vin)의 전압(VIN)은 제2 기준 전압(Vref1)보다 클 때, D0 및 D1은 모두 하이 레벨(예컨대, 1)을 가질 수 있고, 제2 스위치(142) 및 제4 스위치(144) 각각은 턴 온될 수 있고, 제1 스위치(141) 및 상기 제3 스위치(143) 각각은 턴 오프될 수 있다.
또한 입력 신호(Vin)의 전압(VIN)이 제1 기준 전압(Vref1)보다 크고, 제2 기준 전압(Vref2)보다 작을 때, D0는 하이 레벨(예컨대, 1)을 가질 수 있고, D1은 로우 레벨(예컨대, 0)을 가질 수 있고, 제2 스위치(142) 및 제3 스위치(143) 각각은 턴 온될 수 있고, 제1 스위치(141) 및 제4 스위치(144) 각각은 턴 오프될 수 있다.
예컨대, 스위치부(140)는 입력 신호(Vin)의 전압(VIN)이 제1 기준 전압(Vref1)과 제2 기준 전압(Vref2)보다 작을 때, 제3 기준 전압(Vref3)을 제2 커패시터(122b)의 타단(또는 제2 노드(N2)) 및 제3 커패시터(122c)의 타단(또는 제3 노드(N3)) 각각에 제공할 수 있다.
또한 예컨대, 스위치부(140)는 입력 신호(Vin)의 전압이 제1 기준 전압(Vref1))보다 크고, 제2 기준 전압(Vref2) 보다 작을 때, 제3 기준 전압(Vref3)을 제2 커패시터(122b)의 타단에 제공할 수 있고, 제4 기준 전압(Vref4)을 제3 커패시터(122c)의 타단에 제공할 수 있다.
또한 예컨대, 스위치부(140)는 입력 신호(Vin)의 전압(VIN)이 제1 기준 전압(Vref1)과 제2 기준 전압(Vref2)보다 클 때, 제4 기준 전압(Vref4)을 제2 커패시터(122b)의 타단 및 제3 커패시터(122c)의 타단 각각에 제공할 수 있다.
또한 도 1의 아날로그-디지털 변환기(100)는 제1 비교기(110a)의 제1 입력 단자(116a)와 제2 입력 단자(116b) 사이에 연결되고 제3 제어 신호(S21)에 의하여 제어되는 스위치(115a), 제2 비교기(110b)의 제1 입력 단자(117a)와 제2 입력 단자(117b) 사이에 연결되고 제3 제어 신호(S21)에 의하여 제어되는 스위치(115b)를 더 포함할 수 있다.
제3 제어 신호(S21)에 응답하여, 스위치들(115a, 115b)은 동시에 턴 온 또는 턴 오프될 수 있고, 샘플링 동작 시에는 스위치들(115a, 115b)이 턴 오프될 수 있고, 증폭 동작시에는 스위치들(115a, 115b)이 턴 온될 수 있다.
도 4는 도 1의 제어 신호들(S1, S11, S2, S21)의 실시 예에 따른 타이밍도를 나타낸다. 도 4에서는 제어 신호들(S1, S11, S2, S21)이 제1 레벨(예컨대, 로우 레벨(low level)일 때, 스위치들(123a 내지 123c, 111a, 111b, 125, 112a, 112b, 124, 115a, 115b)이 턴 오프되고, 제어 신호들(S1, S11, S2, S21)이 제2 레벨(예컨대, 하이(high) 레벨)일 때, 스위치들(123a 내지 123c, 111a, 111b, 125, 112a, 112b, 124, 115a, 115b)이 턴 온되는 것으로 설명되나, 이에 한정되는 것은 아니다. 다른 실시 예에서는 그 반대로 동작될 수도 있다.
도 4를 참조하면, 샘플링 스위치(125)가 턴 온된 후에 기설정된 제1 시간(t1) 경과 후에 샘플링 스위치들(123a 내지 123c, 111a, 111b)이 턴 온될 수 있고, 샘플링 스위치(125)가 턴 오프된 후에 기설정된 제2 시간(t2) 후에 샘플링 스위치들(123a 내지 123c, 111a, 111b)이 턴 오프될 수 있다.
샘플링 동작과 증폭 동작은 서로 교대로 수행될 수 있다.
예컨대, 샘플링 스위치(125)는 샘플링 동작 시작 이전에 턴 온될 수 있고, 샘플링 동작 종료 이전에 턴 오프될 수 있다.
예컨대, 제1 시간(t1)과 제2 시간(t2)은 동일할 수 있으나, 이에 한정되는 것은 아니다.
제3 제어 신호(S21)는 샘플링 동작의 종료 시점와 증폭 동작의 시작 시점 사이에 제2 레벨로 천이될 수 있고, 증폭 동작의 종료 시점 이전에 제1 레벨로 천이될 수 있다.
제2 제어 신호(S2)가 제1 레벨인 구간에서는 스위치 제어 신호들(sw0 내지 sw4)은 제1 레벨을 가질 수 있고, 스위치들(141 내지 144)은 모두 턴 오프될 수 있다.
예컨대, 샘플링 동작 구간 동안에는 스위치 제어 신호들(sw0 내지 sw4)은 제1 레벨을 가질 수 있고, 스위치들(141 내지 144)은 모두 턴 오프될 수 있다.
제2 제어 신호(S2)가 제2 레벨인 구간(증폭 동작 구간)에서는 도 2b에 도시된 바와 같이, 아날로그-디지털 변환부(110)의 출력인 디지털 신호들(D0,D1)에 기초하여 스위치 제어 신호들(sw0 내지 sw4)이 생성될 수 있고, 생성된 스위치 제어 신호들(sw0 내지 sw4)에 의하여 스위치들(141 내지 144)이 제어될 수 있다.
도 3a는 일반적인 아날로그-디지털 변환기에 기준 전압들을 제공하기 위한 전압 발생부를 나타내고, 도 3b는 실시 예에 따른 아날로그-디지털 변환기 기준 전압들을 제공하기 위한 전압 발생부를 나타낸다.
도 3a의 전압 발생부는 직렬 연결되는 복수의 저항들(R1 내지 R8), 및 출력 노드들(node1, node2, node3)을 포함하는 R-스트링(string)으로 구현될 수 있다.
복수의 저항들(R1 내지 R8)은 제3 기준 전압(Vref3)과 제4 기준 전압(Vref4) 사이에 직렬 연결될 수 있다. 제1 기준 전압(Vref1)은 제3 저항(R3)과 제4 저항(R4)의 접속 노드(node1)로부터 출력될 수 있고, 제2 기준 전압(Vref2)은 제5 저항(R5)과 제6 저항(R6)의 접속 노드(node2)로부터 출력될 수 있고, 제4 저항과 제5 저항의 접속 노드(node3)로부터 기준 전압(Vref0; Vref3<Vref0<Vref4)이 출력될 수 있다.
일반적인 아날로그-디지털 변환기의 MDAC에 포함된 증폭부는 제1 입력 단자에 병렬 연결되는 2개의 커패시터들, 및 스위칭부를 구비할 수 있으며, 이 때 스위칭부는 2개의 커패시터들 중 어느 하나에 도 3a에 도시된 전압 발생부로부터 제공된 3개의 기준 전압들(Vref3, Vref0, Vref4)을 선택적으로 제공할 수 있다.
그런데, 공정 상 또는 제조 상의 원인으로 인하여, 도 3a의 전압 발생부의 복수의 저항들 간에 저항 값의 불일치(mismatch)가 발생될 수 있고, 이로 인하여 기준 전압(Vref0)은 제3 기준 전압(Vref3)과 제4 기준 전압(Vref4)의 평균 값에서 벗어날 수 있다. 이는 아날로그-디지털 변환기의 선형성(linearity)에 악화시킬 수 있고, 이로 인하여 아날로그-디지털 변환기의 오동작이 발생될 수 있다.
도 3b의 전압 발생부(200)는 복수의 저항들(R1 내지 R8), 및 출력 노드들(node1, node2)을 포함하는 R-스트링(string)으로 구현될 수 있으며, 도 3a의 출력 노드(node3)에서 기준 전압(도 3a의 Vref0)이 제공되지 않는 구조일 수 있다.
실시 예에 따른 아날로그-디지털 변환기(1000는 제3 기준 전압(Vref3)과 제4 기준 전압(Vref4) 사이의 기준 전압(도 3a의 Vref0에 해당하는 전압)을 R-스트링으로 전압 분배하여 생성하지 않고, MDAC(120)에 포함된 제1 내지 제3 커패시터들(122a 122b,122c) 및 스위치부(140)를 이용한 커패시터 디바이딩(capacitor dividing)을 통하여 제1 기준 전압(Vref1)과 제2 기준 전압(Vref2) 사이의 전압 값을 갖는 기준 전압을 생성시킬 수 있다.
커패시터들의 매칭(matching) 특성이 저항들의 매칭 특성보다 우수하므로, 실시 예는 아날로그-디지털 변환기의 선형성을 개선할 수 있고, 전압 제공부의 저항들의 미스매치로 인한 아날로그-디지털 변환기의 오동작을 방지할 수 있다.
도 5는 실시 예에 따른 다단 구조를 갖는 ADC(Analog Digital Converter, 300)의 구성도이다.
도 5를 참조하면, 다단 구조를 갖는 ADC(300)는 n(n>1인 자연수)개의 단계들(stages)로 구성된 ADC 블록들(STG1 내지 STGn, n>1인 자연수)을 포함할 수 있으며, 아날로그 신호(AI)를 수신하고, 수신된 아날로그 신호(AI)를 디지털 신호(B1 내지 Bn)로 출력할 수 있다. ADC 블록들(STG1 내지 STGn, n>1인 자연수) 각각은 도 1의 실시 예에 따른 아날로그-디지털 변환기(100)로 구현될 수 있다. 각 단의 ADC 블록의 증폭기의 출력 전압(V1, V2 등)은 상기 각 단의 다음 단의 입력으로 제공될 수 있다.
예컨대, 이러한 다단 구조의 ADC(300)는 파이프라인(pinelined) ADC, Two-step ADC, 또는 Cyclic ADC일 수 있으나, 이에 한정되는 것은 아니다.
이상에서 실시 예들에 설명된 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시 예에 포함되며, 반드시 하나의 실시 예에만 한정되는 것은 아니다. 나아가, 각 실시 예에서 예시된 특징, 구조, 효과 등은 실시 예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시 예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (20)

  1. 입력 신호를 수신하고, 제1 기준 전압과 상기 입력 신호를 비교한 결과에 기초하여 제1 디지털 신호를 출력하고, 제2 기준 전압과 상기 입력 신호를 비교한 결과에 기초하여 제2 디지털 신호를 출력하는 아날로그-디지털 변환부;
    제1 입력 단자, 제2 입력 단자, 및 출력 단자를 포함하는 증폭기;
    일단이 상기 증폭기의 제1 입력 단자에 연결되는 제1 커패시터;
    일단이 상기 증폭기의 제1 입력 단자에 연결되는 제2 커패시터;
    일단이 상기 증폭기의 제1 입력 단자에 연결되는 제3 커패시터;
    상기 제1 디지털 신호와 상기 제2 디지털 신호에 기초하여, 상기 제2 커패시터의 타단 및 상기 제3 커패시터의 타단 각각에 제3 기준 전압 또는 제4 기준 전압을 선택적으로 제공하는 스위치부; 및
    상기 제1 커패시터의 타단과 상기 증폭기의 출력 단자 사이에 연결되는 제어 스위치를 포함하는 아날로그-디지털 변환기.
  2. 제1항에 있어서,
    상기 제2 기준 전압은 상기 제1 기준 전압보다 크고, 상기 제3 기준 전압은 상기 제1 기준 전압보다 작고, 상기 제4 기준 전압은 상기 제2 기준 전압보다 큰 아날로그-디지털 변환기.
  3. 제2항에 있어서,
    상기 제2 커패시터와 상기 제3 커패시터 각각의 커패시턴스 값은 상기 제1 커패시터의 커패시턴스 값의 2분 1인 아날로그-디지털 변환기.
  4. 제3항에 있어서,
    상기 제1 및 제2 디지털 신호들에 기초하여, 상기 스위치부를 제어하기 위한 제1 내지 제4 스위치 제어 신호들을 생성하는 논리 회로를 더 포함하는 아날로그-디지털 변환기.
  5. 제4항에 있어서, 상기 스위치부는,
    상기 제3 기준 전압과 상기 제3 커패시터의 타단 사이에 연결되고, 상기 제1 스위치 제어 신호에 의하여 제어되는 제1 스위치;
    상기 제4 기준 전압과 상기 제3 커패시터의 타단 사이에 연결되고, 상기 제2 스위치 제어 신호에 의하여 제어되는 제2 스위치;
    상기 제3 기준 전압과 상기 제2 커패시터의 타단 사이에 연결되고, 상기 제3 스위치 제어 신호에 의하여 제어되는 제3 스위치; 및
    상기 제4 기준 전압과 상기 제2 커패시터의 타단 사이에 연결되고, 상기 제4 스위치 제어 신호에 의하여 제어되는 제4 스위치를 포함하는 아날로그-디지털 변환기.
  6. 제1항에 있어서,
    상기 제1 커패시터의 타단과 상기 입력 신호가 입력되는 입력 단자 사이에 연결되는 제1 샘플링 스위치;
    상기 제2 커패시터의 타단과 상기 입력 단자 사이에 연결되는 제2 샘플링 스위치;
    상기 제3 커패시터의 타단과 상기 입력 단자 사이에 연결되는 제3 샘플링 스위치; 및
    상기 증폭기의 출력 단자와 상기 증폭기의 제1 입력 단자 사이에 접속되는 제4 샘플링 스위치를 더 포함하고,
    상기 제1 내지 제3 샘플링 스위치들은 제1 제어 신호에 의하여 제어되는 아날로그-디지털 변환기.
  7. 제6항에 있어서, 상기 아날로그-디지털 변환부는,
    제1 입력 단자, 제2 입력 단자, 및 상기 제1 디지털 신호를 출력하는 출력 단자를 포함하는 제1 비교기;
    제1 입력 단자, 제2 입력 단자, 및 상기 제2 디지털 신호를 출력하는 출력 단자를 포함하는 제2 비교기;
    일단이 상기 제1 비교기의 제1 입력 단자에 연결되는 제1 샘플링 커패시터;
    일단이 상기 제2 비교기의 제1 입력 단자에 연결되는 제2 샘플링 커패시터;
    상기 입력 단자와 상기 제1 샘플링 커패시터의 타단 사이에 연결되고 상기 제1 제어 신호에 의하여 제어되는 제5 샘플링 스위치;
    상기 입력 단자와 상기 제2 샘플링 커패시터의 타단 사이에 연결되고, 상기 제1 제어 신호에 의하여 제어되는 제6 샘플링 스위치;
    상기 제1 기준 전압과 상기 제1 샘플링 커패시터의 타단 사이에 연결되고, 제2 제어 신호에 의하여 제어되는 제1 스위치; 및
    상기 제2 기준 전압과 상기 제2 샘플링 커패시터의 타단 사이에 연결되고, 상기 제2 제어 신호에 의하여 제어되는 제2 스위치를 포함하는 아날로그-디지털 변환기.
  8. 제7항에 있어서,
    상기 제어 스위치는 상기 제2 제어 신호에 의하여 제어되는 아날로그-디지털 변환기.
  9. 제7항에 있어서,
    상기 증폭기의 제2 입력 단자, 상기 제1 비교기의 제2 입력 단자, 및 상기 제2 비교기의 제2 입력 단자 각각에는 공통 전압이 제공되는 아날로그-디지털 변환기.
  10. 제3항에 있어서, 상기 스위치부는,
    상기 입력 신호의 전압이 상기 제1 기준 전압과 상기 제2 기준 전압보다 작을 때, 상기 제3 기준 전압을 상기 제2 커패시터의 타단 및 상기 제3 커패시터의 타단 각각에 제공하는 아날로그-디지털 변환기.
  11. 제3항에 있어서, 상기 스위치부는,
    상기 입력 신호의 전압이 상기 제1 기준 전압보다 크고, 상기 제2 기준 전압 보다 작을 때, 상기 제3 기준 전압을 상기 제2 커패시터의 타단에 제공하고, 상기 제4 기준 전압을 상기 제3 커패시터의 타단에 제공하는 아날로그-디지털 변환기.
  12. 제3항에 있어서, 상기 스위치부는,
    상기 입력 신호의 전압이 상기 제1 기준 전압과 상기 제2 기준 전압보다 클 때, 상기 제4 기준 전압을 상기 제2 커패시터의 타단 및 상기 제3 커패시터의 타단 각각에 제공하는 아날로그-디지털 변환기.
  13. 제5항에 있어서,
    상기 입력 신호의 전압이 상기 제1 기준 전압과 상기 제2 기준 전압보다 작을 때, 상기 제1 및 제2 디지털 신호들 각각은 로우 레벨을 갖고, 상기 제1 스위치 및 상기 제3 스위치 각각은 턴 온되고, 상기 제2 스위치 및 상기 제4 스위치 각각은 턴 오프되는 아날로그-디지털 변환기.
  14. 제5항에 있어서,
    상기 입력 신호의 전압이 상기 제1 기준 전압보다 크고, 상기 제2 기준 전압 보다 작을 때, 상기 제1 디지털 신호는 하이 레벨을 갖고, 상기 제2 디지털 신호는 로우 레벨을 갖고, 상기 제2 스위치 및 상기 제3 스위치 각각은 턴 온되고, 상기 제1 스위치 및 상기 제4 스위치 각각은 턴 오프되는 아날로그-디지털 변환기.
  15. 제5항에 있어서,
    상기 입력 신호의 전압이 상기 제1 기준 전압과 상기 제2 기준 전압보다 클 때, 상기 제1 디지털 신호 및 상기 제2 디지털 신호 각각은 하이 레벨을 갖고, 상기 제2 스위치 및 상기 제4 스위치 각각은 턴 온되고, 상기 제1 스위치 및 상기 제3 스위치 각각은 턴 오프되는 아날로그-디지털 변환기.
  16. 입력 신호를 수신하는 입력 단자;
    제1 기준 전압과 상기 입력 신호를 비교하고, 제2 기준 전압과 상기 입력 신호를 비교한 결과에 기초하여, 디지털 코드를 출력하는 아날로그-디지털 변환부;
    상기 디지털 코드에 기초하여 제1 스위치 제어 신호, 제2 스위치 제어 신호, 제3 스위치 제어 신호 및 제4 스위치 제어 신호를 생성하는 논리 회로;
    제1 입력 단자, 제2 입력 단자, 및 출력 단자를 포함하는 증폭기, 제1 커패시터, 제2 커패시터, 제3 커패시터, 스위치부, 및 제어 스위치를 포함하는 MDAC(Multiflying Digital to Analog Converter)을 포함하고,
    상기 제1 내지 제3 커패시터들 각각의 일단은 상기 증폭기의 제1 입력 단자에 연결되고,
    상기 스위치부는,
    제3 기준 전압과 상기 제3 커패시터의 타단 사이에 연결되고, 상기 제1 스위치 제어 신호에 의하여 제어되는 제1 스위치;
    제4 기준 전압과 상기 제3 커패시터의 타단 사이에 연결되고, 상기 제2 스위치 제어 신호에 의하여 제어되는 제2 스위치;
    상기 제3 기준 전압과 상기 제2 커패시터의 타단 사이에 연결되고, 상기 제3 스위치 제어 신호에 의하여 제어되는 제3 스위치; 및
    상기 제4 기준 전압과 상기 제2 커패시터의 타단 사이에 연결되고, 상기 제4 스위치 제어 신호에 의하여 제어되는 제4 스위치를 포함하고,
    상기 제어 스위치는 상기 제1 커패시터의 타단과 상기 증폭기의 출력 단자 사이에 연결되는 아날로그-디지털 변환기.
  17. 제16항에 있어서,
    상기 제1 기준 전압은 상기 제3 기준 전압보다 크고, 상기 제2 기준 전압은 상기 제1 기준 전압보다 크고, 상기 제4 기준 전압은 상기 제2 기준 전압보다 크고,
    상기 제2 커패시터와 상기 제3 커패시터 각각의 커패시턴스 값은 상기 제1 커패시터의 커패시턴스 값의 2분 1인 아날로그-디지털 변환기.
  18. 제17항에 있어서,
    상기 제1 커패시터의 타단과 상기 입력 신호가 입력되는 입력 단자 사이에 연결되는 제1 샘플링 스위치;
    상기 제2 커패시터의 타단과 상기 입력 단자 사이에 연결되는 제2 샘플링 스위치;
    상기 제3 커패시터의 타단과 상기 입력 단자 사이에 연결되는 제3 샘플링 스위치; 및
    상기 증폭기의 출력 단자와 상기 증폭기의 제1 입력 단자 사이에 접속되는 제4 샘플링 스위치를 더 포함하고,
    제1 제어 신호에 의하여 상기 제1 내지 제3 샘플링 스위치들은 턴 온될 때, 제2 제어 신호에 의하여 상기 제어 스위치는 턴 오프되는 아날로그-디지털 변환기.
  19. 제18항에 있어서,
    상기 제1 제어 신호에 의하여 상기 제1 내지 제3 샘플링 스위치들이 턴 오프될 때, 상기 제2 제어 신호에 의하여 상기 제어 스위치는 턴 온되는 아날로그-디지털 변환기.
  20. 복수의 아날로그-디지털 변환 블록들을 포함하고,
    상기 복수의 아날로그-디지털 변환 블록들 각각은 청구항 제1항에 기재된 아날로그-디지털 변환기이고,
    각 단의 아날로그-디지털 변환 블록의 증폭기의 출력 전압은 상기 각 단의 다음 단의 입력으로 제공되는 다단 구조를 갖는 아날로그-디지털 변환기.
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