KR20130107275A - 정전용량 방식 터치 애플리케이션용 회로 - Google Patents

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KR20130107275A
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올리비에 니
노흐망 샤빠뜨
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Abstract

본 발명은 전하 적분기; 저역 통과-필터; 입력 커패시터를 포함하는 상관 이중 샘플러; 샘플러 앤드 홀더; 및 아날로그-디지털 컨버터를 포함하는 정전용량 방식 터치 애플리케이션용 회로에 관한 것이다. 상기 저역 통과-필터는 샘플러 앤드 홀더의 나이키스트 주파수(Nyquist frequency)보다 더 낮은 차단 주파수를 가진다. 상기 저역 통과-필터는 상기 입력 커패시터와 직렬 저항을 포함한다.

Description

정전용량 방식 터치 애플리케이션용 회로{Circuit for Capacitive Touch Applications}
본 발명은 정전용량 방식 터치 애플리케이션에 통용되는, 디지털 출력을 갖는 회로에 관한 것이다.
가령, 터치 패드, 터치 패널, 터치 스크린, 투사형 정전용량 방식 디스플레이(projective capacitive displays) 또는 이에 국한되지 않는, 물체 존재 검출과 관련된 다양한 응용 분야에서 정전용량 방식 센서가 사용된다.
도 1은 가능한 정전용량 감지 측정 회로(10)를 나타낸다. 각 감지 커패시터(Csens)는 획득 체인(acquisition chain)(10) 중 제 1 블록(1)(전하 적분기)의 입력에 연결된다. 전하 적분 증폭기(charge integrator amplifier)의 비반전 입력 단자는 일정한 전압으로 유지되기 때문에, 전하 적분 증폭기의 반전 입력 단자에 가상 접지가 있다. 즉, 전하 적분 증폭기의 입력 전압은 일정하게 유지된다. 가상 접지에 대한 전하 감지(charge sensing)로 전원 잡음 여유(power supplies noise immunity)가 가능해진다. 리셋 단계(reset phase)는 전하 적분기(1)의 출력 전압(Vint)이 명확한 초기값을 갖도록 한다. 리셋 단계 이후, 전하 적분기(1)의 출력 전압(Vint)의 초기값, 즉 Vint _ init는 필터링되고, 체인(10)의 나머지 블록들에 의해 샘플링된다. 그 다음, 전하들은 감지 커패시터(Csens)에서 전하 적분기(1)의 적분 커패시터(Cint)로 전달될 수 있다. 모든 전하들이 전달된 후, 전하 적분기(1)의 출력 전압(Vint _ final)은 다음과 같다:
Figure pct00001
여기서, Q는 전달된 전하이다. 예컨대 정전용량(capacitance)의 변화로 인한, 감지 커패시터(Csens)로 저장된 전하들의 어떤 변화는 적분기의 출력(Vint)에서 전압 변화로 나타날 것이다.
감지 커패시터(Csens)의 전하 변화를 측정하기 위해 전류원과 내부 적분 커패시터(Cint)의 사용에 기반한 전하 적분기(1)의 다양한 구현 기술이 참고문헌 및 다른 특허들에 공지되어 있으며, 당업자에 의해 고려될 수 있다.
도 1에 도시된 제 2 블록(2')은 저역 통과 필터이다. 저역 통과 필터의 목적은 Vint의 큰 감쇠 없이 Vint에서 고주파수 성분을 제거하는 것이다. 특히, 이런 저역 통과 필터의 목적은 나이키스트 관계식(Nyquist relation)을 참작하여, 차후의 샘플링 블록(3)의 샘플링율(sampling rate)의 함수로 신호 Vint의 대역폭을 제한하는 것이다. 따라서, 이런 저역 통과 필터의 차단 주파수(cut-off frequency), 즉 영향을 받지 않는 저주파수 대역과 고주파수 대역이 만나는 필터 응답의 지점은, 예컨대 3dB 코너(corner)로 정의되는바, 샘플링 블록(3)의 나이키스트 주파수보다 더 낮다.
이점적으로, 정전용량 감지 측정 회로(10)는 제 3 블록(2'')으로서 상관 이중 샘플링(Correlated Double Sampling, CDS) 블록을 포함한다: 상관 이중 샘플링 블록의 기능은 원하지 않는 오프셋 또는 잡음을 제거하기 위해, 그 입력을 두 번, 즉 알려진(known) 조건에서 한 번 그리고 미지의(unknown) 조건에서 한 번 샘플링하는 것이다. 예컨대 리셋 상태와 같은 알려진 조건에서 측정된 값은 예컨대 전하 전달과 같은 미지의 조건으로 차감되어, 상관 이중 샘플링 블록(2'')의 출력인 차동 신호(differential signal)를 생성한다.
제 4 블록(3)은 샘플러 앤드 홀더(sampler and holder, S/H)이다. 전류가 ADC(4) 그 자체인 마지막 블록(4)에 의해 디지털로 변환되는 동안 새로운 전하가 샘플링되도록 하기 위해, 전하 전달 단계의 말단에서 CDS의 출력을 저장하고 A/D 변환(4)의 전체 지속 시간 동안 이용가능하도록 할 필요가 있다.
도 1에 제안된 회로는 여러 단계를 포함하는데, 각 단계는 잡음을 생성하고, 실리콘 슬라이스(silicon slice) 영역을 필요로 하며, 전류에 의해 공급된다. 다량의 감지 커패시터를 포함하는 터치 패널에서는 필요한 표면 및 전력 소모의 문제가 생긴다.
US5543591(Synaptics)은 전하 감지가 전원에 대한 전류 적분으로 수행되는 장치를 기술한다. 이런 특징은 장치가 전원 잡음에 감응하도록 한다. 저주파수 잡음이 이중 극성 평균화(double polarity average)로 상쇄되더라도, 잡음 제거 효율은 시간의 첨예도(timing sharpness)에 의존한다. 전류 적분 장치, 필터 및 샘플러 앤드 홀더(S/H)를 각각 포함하는 4개의 입력선 또는 채널은 특정되지 않은 아날로그-디지털 컨버터(ADC)의 입력인 하나의 채널로 다중 송신된다. 4개의 채널 간에 ADC 공유는 변환율을 제한하고, 공간상의 비선형성 즉, 인접 채널 간의 차이의 비선형성을 악화시킨다. 게다가, 상술한 장치는 모든 행 전극들 및 모든 행렬 전극들이 동시에 감지되는 터치 패널에 통합된다.
US5790107(Logitech/Elan)은 전하 감지가 기준 발진기(reference oscillator)와 감지 커패시터를 포함하는 발진기 사이의 주파수 측정에 의해 수행되는 장치를 기술한다. 그 다음, 주파수 측정을 나타내는 전압 신호가 전압 기준과 혼합되며, 혼합기(mixer)의 출력은 플립-플롭(flip-flop)으로 구현되는 저역 통과 필터(LPF)로 보내진 후, ADC의 사용 없이 디지털 카운터를 구동하는데 사용된다. 이 제안된 회로는 저주파수 잡음을 상쇄하지 못한다. 게다가, 전하 감지는 기준 발진기 정확성에 민감하다.
US7312616(Cypress)은 전하 감지가 스위치, 고주파수에서 감지 커패시터에 연결된 전류원으로 충전 및 방전에 의해 생성된 유효 저항(effective resistor)을 측정(Reff은 (fswitch·Csensing)-1에 비례)하여 수행되는 연속 근사 정전용량 측정 회로(successive approximated capacitance measurement circuit)에 관한 것이다. 이 회로는 전압 평균화를 위해 조정가능한 LPF를 또한 포함한다. 그 다음, LPF 출력 전압은 전압 기준과 비교되며, 연속 근사 ADC(SAC)로 보내진다. 체인은 CDS 및 S/H를 모두 포함하지 않는다. 또한, 이 제안된 회로는 저주파수 잡음을 상쇄하지 못한다.
US7656394(Apple)는 전하 감지가 3개의 스위치와 전압원을 사용하여 감지 커패시터와 적분 커패시터 사이의 순차적 전하 공유(sequential charge sharing)에 의해 수행되는 멀티-터치 패널에 사용되는 장치에 관한 것이다. 필요한 단계들의 수는 소기의 출력 전압 정확성에 의존한다. ADC 변환 전, 보정(calibration) 단계에서 메모리에 저장된 터치가 없는 패널 이미지는 출력 전압에서 제거된다. ADC 토폴로지(topology)는 정의되지 않으며, LPF와 CDS가 모두 없다. ADC와 함께 전하 센서는 공유되거나 전용일 수 있다. 또한, 이 제안된 장치는 저주파수 잡음을 상쇄하지 못한다.
US7663607(Apple)은 전하 감지가 가상 접지에 대한 전하 적분으로 수행되는 터치 패널을 기술한다. 그렇다면, 장치는 우수한 전원 잡음 여유를 갖는다. 그러나, 전하 감지 채널의 수(N)는 토폴로지가 정의되지 않은 단 하나의 ADC 채널 입력으로 다중 송신된다. N개의 채널에 대한 하나의 ADC의 사용으로, 변환율은 다른 해결방안들에 비해 낮다. 또한, 이 경우에도 저주파수 잡음의 상쇄가 없다.
EP2224598(General Electric Company)은 "저-이득"(예컨대, 유방 X선 촬영법(mammography)) 및 "고-이득"(예컨대, 형광투시 시스템(fluoroscopy))을 모두 포함하는 의료용 2-이득 시스템을 기술한다. 초기 전하는 "저-이득" 측정 중 적분기의 2개의 커패시터로 분배된다. 이런 "저-이득" 측정 후, "고-이득" 측정이 수행되는데, "고-이득" 측정 중 하나의 커패시터는 기준 전압과 결합하여 피드백 루프에서 제거되며, 전하는 나머지 커패시터로 재분배된다.
US7053806(General Electric Company)은 DAC 출력값들과 소기의 ADC 입력값들 사이의 소기의 관계를 복수의 세그먼트로 분할하는 단계를 포함하는, 자동 레인지 설계(autoranging architectures)의 보정을 위한 시스템 및 방법에 관한 것이다. 각 세그먼트는 오프셋 값과 이득 값을 포함한다. 각 세그먼트는 저역 통과 필터가 A/D 변환 동안 채널의 대역폭으로 동적으로 조정되도록 하기 위해 버퍼, 가변 저항(tunable resistor) 및 2개의 가변 커패시터(tunable capacitors)로 구성된 저역 통과 필터(Low Pass Filter)를 포함한다.
US20080158175(Apple)는 DAC, 증폭기 및 혼합기로 룩-업 테이블(look-up table)에 의해 명령된 가산 회로(summing circuit)를 포함하는 터치-스크린용 회로를 기술한다.
US20030205660(Sharp Corporation)은 멀티플렉서를 포함하는 2차원 이미지 센서용 전하량 검출 회로를 기술한다.
종래기술에 따르면, 다른 공지된 해결방안보다 더 간단한 구조를 갖는 정전용량 방식 터치 애플리케이션용 회로가 요구된다.
또한, 더 우수하고 비제한적인 변환율 및 감소한 공간상의 비선형성을 갖는 회로가 요구된다.
본 발명에 따르면, 이런 목적들이 청구항 1에 따른 정전용량 방식 터치 애플리케이션용 회로에 의해 그리고 청구항 16에 따른 방법 및 청구항 19에 따른 정전용량 방식 터치 장치에 의해 달성된다.
종래기술에 비해, 본 발명의 회로의 이점은 특히 동일한 블록 내의 여러 기능들을 결합, 즉 블록들을 통합함으로써 필요한 블록의 수를 감소시킬 수 있다는 점을 포함한다. 이를 통해 전체 표면 및 전력 소모가 감소한다.
이점적으로, CDS 블록의 입력 커패시터는 저역 통과 필터(LPF)를 제조하기 위해 직렬 저항과 결합된다. 이 방식으로 LPF 및 CDS 기능들이 단일 블록으로 결합된다. 이런 직렬 저항의 저항값은 입력 커패시터의 정전용량 값과 함께, 나이키스트 조건(Nyquist criteria)을 만족하기 위해 이후의 샘플링 블록(3)의 샘플링율에 따라, 병합된 블록(LPF+CDS)에 의해 수행되는 필터링 기능의 차단 주파수를 결정하도록 한다.
또한, 버퍼의 전력 소모 및 잡음 기여와 함께, 하나의 버퍼가 제거될 수 있다. 즉, LPF 및 CDS 블록들은 단일 블록으로 통합된다.
이런 맥락에서, "단일 블록으로 2 이상의 블록들을 통합한다"는 표현은 적어도 한 회로 소자가 통합된 블록 간에 공유되고, 이 블록들 각각에서 기능을 수행한다는 것을 의미한다. 따라서, 각 블록을 분리시킬 수는 없다. 따라서, 적어도 한 소자가 2개 블록 간에 공유되기 때문에, 통합된 블록의 소자의 수는 공유된 소자 없이 2개(또는 이상)의 동등한 별개의 블록을 구성하는데 요구되는 소자의 수보다 더 적으며, 잡음 레벨, 전류 소모 및 필요한 실리콘 슬라이스 영역을 감소시킨다.
제안된 체인의 ADC는, 예컨대 제 1 단(first stage) 및 추가의 단들을 포함하는 다단 ADC와 같은 스위치형 커패시터(ADC)이다. 제 1 단은 피드백에서 연속 근사 레지스터(SAR)와 DAC를 포함할 수 있다. 이런 경우, S/H 블록과 제 1 단은 단일 블록에 통합된다. 즉, 증폭기는 S/H 블록 및 스위치형 커패시터 ADC의 제 1 단에 의해 공유된다. 추가의 단들은 파이프라인(pipeline) ADC 또는 알고리즘 ADC 또는 2 이상의 계단식(cascaded) 구성요소를 포함하며, 계단식 구성요소는 각각 알고리즘 ADC이다.
본 발명의 별개의 태양에 따르면, 통합된 S/H을 포함하는 ADC의 제 1 단은 LPF+CDS와 함께 단일 블록에 통합될 수 있다.
일실시예로, 커패시터는 LPF+CDS 블록과 S/H+ADC 블록 사이에 공유되며, LPF+CDS 블록의 피드백 커패시터 및 S/H+ADC 블록의 입력 커패시터의 기능을 수행한다.
또 다른 실시예로, S/H+ADC 블록은 LPF+CDS 블록의 피드백 커패시터 및 S/H+ADC 블록의 입력 커패시터의 기능을 수행하는 상술한 커패시터뿐만 아니라 LPF+CDS 블록 및 S/H+ADS 블록의 증폭기의 기능을 통합하는 증폭기가 2개 블록들 간에 공유되는, 증폭기를 포함한다.
이점적으로, 제 1 단의 피드백 루프에서 DAC들은 우수한 공간상의 비선형성을 가지도록 공통의 저항성 분배기(resistive divider)에서 탭들(tabs)을 선택함으로써 구현될 수 있다.
또 다른 실시예로, ADC의 분해능(resolution)은 LPF+CDS 블록의 입력 신호와 피드백에서 SAR와 DAC에 의해 생성된 그 근사치 사이의 차의 증폭으로 정의되는, 오차(error) 또는 레지듀(residue)를 생성하고 측정함으로써 개선된다.
일실시예로, 본 발명의 제안된 회로는 CSA 및/또는 오프셋 변화에 의한 LPF+CDS의 최적화를 가능하게 한다.
본 발명의 내용 중에 포함되어 있다.
본 발명은 예로써 제시되고 도면에 의해 도시된 실시예의 상세한 설명을 통해 더 잘 이해될 것이다:
도 1은 디지털 출력을 갖는 정전용량 감지 회로의 구현을 나타낸다.
도 2는 정전용량 센서 집적 회로를 갖는 정전용량 방식 터치 장치의 도면을 나타낸다.
도 3a 내지 3d는 정전용량 센서 인터페이스 회로(CSIC)의 다른 가능한 구현들을 나타낸다.
도 4는 본 발명에 따른 전하 감지 증폭기의 일실시예를 나타낸다.
도 5a 내지 5c는 전하 감지 회로에서 3개 전압 각각의 획득 사이클을 나타낸다.
도 6은 본 발명의 일실시예에 따른 저역 통과 필터와 상관 이중 샘플링의 한 블록으로의 통합을 나타낸다.
도 7 및 8은 S/H+ADC 블록의 아날로그식 차동 단(difference stage)의 2개의 가능한 구조를 각각 나타낸다.
도 9는 CDS와 함께 연속 근사 ADC의 일실시예를 나타낸다.
도 10은 S/H+ADC 블록에 이어지는 LPF+CDS 블록의 일실시예를 나타낸다.
도 11은 본 발명에 따른 회로의 일실시예를 나타낸다.
도 12는 본 발명의 일실시예에 따라 도 11의 회로의 동작을 위한 다른 단계들의 일실시예를 나타낸다.
도 13은 판독(read-out) 주파수를 최적화하기 위해, 본 발명에 따른 회로의 또 다른 가능한 실시예를 나타낸다.
도 14는 본 발명의 일실시예에 따라 도 13의 회로의 동작을 위한 다른 단계들의 일실시예를 나타낸다.
도 15는 S/H+ADC 블록에 이어지는 LPF+CDS 블록의 또 다른 실시예를 나타낸다.
도 16은 본 발명에 따른 회로의 또 다른 실시예를 나타낸다.
도 17a 내지 17c는 3개의 다른 단계에서 도 16의 회로 동작을 나타낸다.
도 18은 4개의 동작 단계를 갖는 회로의 또 다른 실시예를 나타낸다.
도 19는 본 발명의 일실시예에 따라 도 18의 회로의 동작을 위한 4개의 다른 단계의 일실시예를 나타낸다.
도 20은 리드-아웃 회로를 최적화하기 위해, 본 발명에 다른 회로의 또 다른 가능한 실시예를 나타낸다.
도 21은 본 발명의 일실시예에 따라 도 20의 회로의 동작을 위한 4개의 다른 단계의 일실시예를 나타낸다.
도 22는 본 발명에 따른 회로의 일실시예를 나타낸다.
도 23은 연속 근사 단들을 포함하는 파이프라인 ADC를 개략적으로 나타낸다.
도 24는 하나의 연속 근사 단을 포함하는 알고리즘 ADC를 개략적으로 나타낸다.
도 25는 연속 근사 단들을 포함하는 결합형 ADC 구조를 나타낸다.
도 26은 저항성 분배기나 래더 및 멀티플렉서로 구성되는 피드백 내 저항성 DAC를 갖는 연속 근사 ADC를 각각 통합하는 N개의 병렬 채널들을 나타낸다.
도 27 내지 29b는 본 발명의 일부 실시예에 따라 CSA 블록에서 회로의 3가지 변형을 개략적으로 도시한다.
도 30은 DAC를 갖는 LPF+CDS의 프로그램가능한 초기 전압의 생성의 일실시예를 도시한다.
도 31은 분리된 단계로 LPF+CDS의 프로그램가능한 초기 전압을 생성하기 위한 SAC의 피드백 경로에서 DAC의 재-사용을 도시한다.
도 32는 ADC의 피드백 DAC에서 사용하는 것과 동일한 저항성 분배기로부터의 초기 전압의 선택을 도시한다.
도 33은 커패시터를 스위칭함으로써 회로의 블록에서 전하를 주입하는 회로의 일실시예를 도시한다.
예컨대, 터치 패널과 같은 정전용량 방식 터치 장치는 감지 커패시터의 어레이를 포함한다. 가령 손가락과 같은 우수한 유전 특성(dielectric properties)을 갖는 물체가 터치 패널에 접근하면, 이들 커패시터의 정전용량 값이 변경될 수 있다. 전체 어레이가 통상 100-1000fps인 중속으로 정전용량 센서 집적 회로(CSIC)에 의해 판독된다.
도 2는 CSIC를 갖는 정전용량 방식 터치 장치의 도면을 나타낸다. 이 장치는 제 1 개수(N)의 감지 커패시터 행들과 제 2 개수(M)의 감지 커패시터 열들을 포함한다. 감지 커패시터는 이미지 내의 픽셀들처럼 모두 매트릭스 형태로 배열된다. 일실시예로, N 및 M은 동일한 수, 즉 N=M일 수 있다. 다시 말하면, 정전용량 방식 터치 장치는 N×M 차원의 정전용량 센서 어레이(200)를 포함한다.
증폭기(A)의 전압(11)이 감지 커패시터의 각 행에 걸쳐 입력 신호로서 인가된다. 가능한 동작 방식으로, 각 행은 행 스캔율(1/N)을 갖는 입력 신호(11)에 의해 순차적으로 주소화(addressed)된다. 행이 주소화되는 동안, 선택된 행의 모든 M개의 센서는 행 스캔 주기 동안 본 발명의 M개의 감지 회로에 의해 병렬로 분석된다.
전하 감지 증폭기(CSAs) 블록들은 정전용량 방식 터치 장치의 각 열 또는 채널에 대해 검출된 신호를 적절한 범위로 스케일한다. 즉, 전하 감지 증폭기는 CSIC의 각 채널 내의 전용 회로부에 의해 수행되므로, 한 행의 모든 정전용량 센서는 병렬로 샘플링된다.
이후, 스케일된 신호는 디지털 출력 코드로 변환된다. 그러나, A/D 변환(ADC)에 대해서 도 3a 내지 도 3d에 나타난 다양한 설계들이 구현될 수 있다.
도 3a는 CSA에 대해서 각 채널에 ADC를 갖는 CSIC를 나타낸다. 참조번호 300은 각 스캔 내에 감지 커패시터 값들의 변화를 감지하는데 사용되는 디지털 인터페이스를 표시한다.
도 3b에서는 모든 채널의 CSA의 전압 출력이 고주파수 멀티플렉서(400)를 통해 고속 ADC로 공급된다. 이 경우, 각 행에 대하여 모든 열들은 교대로 스캔되어야 하며, ADC는 ADC가 각 채널에서 구현될 때보다 N배 높은 변환율을 가져야 한다. ADC의 수가 감소하더라도, 이후 ADC의 속도 제약이 다수의 채널에 대해서 심해질 수 있다. 이 경우, 출력 포트의 수가 이미 제한되기 때문에 디지털 인터페이스가 강제되지는 않는다.
도 3c에 도시된 CSIC는 CSA 채널들의 그룹당 한 ADC를 사용하며, 각 그룹은 멀티플렉서(500)를 갖는다.
도 3d에 나타난 또 다른 실시예에서, CSIC는 채널당 한 CSA만을 포함하는 아날로그 출력 및 고주파수 아날로그 멀티플렉서(400)를 가지며, CSIC의 출력은 CSIC 바깥쪽에 있는 고속 외부 ADC로 공급된다.
본 발명은 도 3a 내지 3d에 나타난 모든 다른 구성에 따른 채널당 전자 설계의 구현 방식에 관한 것이다. 도 3a의 실시예는 병렬 감지 성능 및 고속 디지털 처리에 특히 적합하다.
본 발명에 따른 회로의 제 1 블록은 도 4에 나타난 전하 감지 증폭기이다: 이는 증폭기의 이득 루프에서 센서의 정전용량(Csens)을 사용하는 저잡음 반전 감지 증폭기를 포함한다. 도 4의 상부에 표시된 바와 같이, 감지 정전용량(Csens)은 선택된 행의 단자와 획득(acquisition)하의 열의 단자 사이에 존재하는 등가의 커패시터이다.
감지 정전용량(Csens)의 입력에서 전압(VR)은 스캔 입력 전압 진폭(Vhigh-Vlow)(11)의 증폭이다. 전하 적분 증폭기의 비-반전 입력 단자는 일정한 전압으로 유지되기 때문에, 이 증폭기의 반전 입력 단자에 가상 접지가 있다. 즉, 전하 적분 증폭기의 입력 전압도 또한 일정하게 유지된다. 센서의 정전용량 값(Csens)의 임의의 변화는 다음의 식에 따라 CSA 출력(Vcsa)에 비례하여 변화한다:
Figure pct00002
이후, 출력 전압(Vcsa)은 스캔 입력 전압 진폭(Vhigh-Vlow)에 비례한다.
CSA 단의 전압 획득 사이클 순서가 도 5a 내지 5c에 나타난다. 라인 스캔의 초기에, 증폭된 스캔 전압(VR)은 높게 유지되면서, 피드백 커패시터(Cint)에 연결된 CSA의 반전 단자의 입력 전압(VC)은 기준 전압 값(Vb)으로 초기화되며, 스위치(S2)를 닫고 스위치(S1)를 열리게 하여, CSA 출력이 기준 전압 값(Vinit)으로 초기화된다. 다음의 리셋 단계(201)에서, 후술할 회로에 속한 ADC 입력 단이 초기화되는 동안, 잡음 적분 단계가 시작할 수 있다. 이는 스위치(S1)를 닫고 스위치(S2)를 열리게 하여 달성된다. 이 단계 동안, 스캔 전압은 높게 유지된다.
리셋(201) 단계 및 초기화 단계(202) 중, CSA의 출력 전압(VCSA)이 초기 전압 값(Vinit)으로 유지되는 동안, 감지 커패시터 단자(VC)의 행 전압은 가상 접지 전압 값(Vb)으로 유지된다. 초기화 단계(202)의 마지막에, 전압 샘플링은 입력 전압을 Vhigh에서 Vlow로 전환함으로써 초기화된다. 따라서, CSA의 출력 전압(VCSA)은 감지 커패시터(Csens)와 피드백 커패시터(Cint) 사이의 비율에 비례하여 입력 행 신호의 음의 전압 차를 증폭할 것이다. 이런 음의 전압 차의 값은 다음과 같다:
Figure pct00003
이 샘플링 단계(203) 동안, 이런 증폭된 신호는 다음의 단들에서 필터링되고 처리된다.
도 6의 좌측은 LPF(저역 통과 필터)(2') 블록 및 CDS(상관 이중 샘플링)(2'') 블록을 나타낸다. 본 발명의 한 태양에 따르면, 이들 2개의 블록은 RC 필터의 기능을 수행하기 위해 CDS 블록의 입력 커패시터(CCDS)와 추가의 직렬 저항(RLPF + CDS)을 사용함으로써, 도 6의 오른편에 도시된 단일 블록(2)으로 통합될 수 있다. 저항(RLPF + CDS)의 값은 나이키스트 관계식을 참작하여 차후의 샘플링 블록의 샘플링율의 함수로 블록(2)의 입력 신호의 대역폭을 제한하기 위해 입력 커패시터(CCDS)의 값으로 조정된다.
그렇게 함으로써, 버퍼의 전력 소모 재정 부분 및 잡음 기여와 함께, 블록 LPF(2')의 버퍼가 방지될 수 있다. 또한, 통합된 블록 LPF+CDS(2)는 2개의 블록들 LPF(2') 및 CDS(2'')에 각각 필요한 2개의 커패시터들(CLPF 및 CCDS) 대신에 단 하나의 커패시터(CCDS)를 가진다. 차단 주파수가 선택되며, 직렬 저항(RLPF + CDS)의 공칭값(nominal value)에 의해 변경될 수 있다.
예컨대, 단지 차단 주파수 이상의 신호의 에너지가 높은 경우, 더 효율적인 필터링이 필요하다면, 이 RC 필터 단은 예컨대 다-단 필터(multi-stage filter)로 추가의 저역-통과 필터 수단 및/또는 대역-통과 필터 수단과 결합될 수 있다. 그러나, 각 채널에서 구성요소의 수를 줄일 수 있는 이유로, 단 하나의 저항 및 하나의 커패시터를 포함하는 단일 단 저역 통과 필터의 사용이 선호된다.
본 발명에 따른 회로는 도 1에 나타난 회로의 2 이상의 블록들이 단일 블록으로 통합되기 때문에, 예컨대 도 1에 도시된 해결방안인 병합되지 않은 해결 방안보다 더 간소하다. 즉, 적어도 하나의 회로 소자는 통합된 블록들 사이에 공유되며, 이들 블록들 각각에서 기능을 수행한다. 따라서, 각 블록을 분리시킬 수는 없다. 따라서, 통합된 블록의 소자의 수는 공유된 소자 없이 2개(또는 이상)의 동등한 별개의 블록을 구성하는데 요구되는 소자의 수보다 더 적으며, 잡음 레벨, 전류 소모 및 필요한 실리콘 슬라이스 영역을 감소시킨다.
또한, 다른 형태의 많은 ADC는 본질적으로 샘플러 앤드 홀더가 필요하기 때문에, 이 샘플러 앤드 홀더, 즉 도 1의 블록(3)과 ADC(4)는 또한 통합될 수 있다. 이는 특히 ADC들(ADC's), 가령 연속 근사, 2-단계 또는 다-단계, 파이프라인 및 알고리즘 ADC들의 스위치형 커패시터 구현에 대해 가능하다.
이런 내용 및 도면들에 관련하여, "S/H+ADC"이란 표현은 스위치형 커패시터(ADC)를 갖는 도 1의 S/H 블록(3)의 적분, 예컨대 연속 근사 레지스터(SAR), 즉 SAC 및 피드백 디지털-아날로그 컨버터(DAC)를 포함하는 다단 ADC의 제 1 단을 갖는 S/H 블록의 적분을 의미한다. 이점적으로, 2개의 블록에 대해 2개의 별개의 증폭기를 사용하는 대신, 단 하나의 증폭기가 S/H 블록과 ADC의 제 1 단 사이에 공유된다.
스위치형 커패시터(ADC's)의 상술한 형태 모두에 대해, 입력 ADC 신호의 제 1 디지털 추정이 존재하면, 오차 신호 또는 레지듀 전압은 입력 신호(VinADC)의 현재 디지털 추정을 아날로그로 재변환하여 얻어진 입력 신호(VinADC) 및 신호(VDAC) 사이의 차에 비례하여 구성된다.
입력 신호(VinADC) 및 DAC에 의해 출력된 신호(VDAC) 사이의 아날로그 차감이, 다른 기술들도 가능하지만, 예컨대 스위치형 커패시터 배열에 의해 얻어질 수 있다. 도 7에 도시된 예에서, 입력 커패시터(Cin)는 스위치(1)가 닫히고, 스위치(2)가 열린 제 1 단계 동안 VinADC로 미리-충전된다.
스위치 1 및 2의 상태가 반대인 제 2 단계에서, Cin의 우측(Cin의 우측 전극)에 노드 85는 고임피던스 상태에 놓이는 동안, Cin의 다른 전극(좌측)에 연결된 노드 87가 VinADC에서 VDAC로 전환되며, 커패시터(Cin) 양단의 전압이 일정하게 유지되기 때문에, 우측 전극(노드 85)에서 전압도 또한 VDAC - VinADC로 변한다.
우측 전극(노드 85)에서 전압 레벨은 0V로 초기화되었기 때문에, 오차 신호 또는 레지듀(residue)는 VDAC - VinADC 값을 가진다. 실제로, 기생 커패시터(parasitic capacitor, Cp) 때문에, Cin의 하부 전극에 인가된 전압 단계는, Cp을 정확히 알고 있지 않다면 다음 단계에서 레지듀가 정확히 측정되어야 하는 경우에 문제가 될 수 있는 Cin와 Cp 사이의 전하 재분배로 인한, 1보다 약간 아래의 Cin/(Cp+Cin) 인자로 감쇠될 것이다.
도 8은 본 발명에 적합한 스위치형-커패시터 아날로그식 차동 입력 단의 다른 예를 나타낸다. 이 예에서, 입력 커패시터(Cin)의 상부 전극(85)은 증폭기의 가상 접지 입력에 연결된다. 이로써, 회로는 Cp 양단의 전압이 일정하기 때문에 기생 커패시터의 값에 감응하지 않는다. 제 1 단계 중, 피드백 커패시터(Cfb)가 방전되는 동안 입력 커패시터(Cin)는 VinADC로 미리-충전된다.
제 1 단계의 마지막에, Cfb를 단락하는 피드백 스위치(1)가 먼저 열린다. 그곳에서부터 가상 접지에서 전체 전하는 보존되어야 한다. 제 2 단계 중, Cin의 하부 전극은 스위치(2)에 의해 VinADC에서 VDAC로 전환된다. 커패시터(Cin)는 VDAC로 충전되며, 입력 커패시터(Cin)의 전하 변화(Cin·(VDAC-VinADC))는 피드백 커패시터(Cfb)에 의해 채워질 것이다. 따라서, 증폭기의 출력 전압은 반대 방향으로, 커패시터 비(Cin/Cfb)로 정의되는 이득을 가지고 변화할 것이다.
정전용량성 결합을 통해 VinADC에서 VDAC로 사이의 차이를 얻을 수 있도록 하는 여러 다른 회로들이 가능하며, 특히 증폭기의 오프셋을 보상하도록 하는 다른 회로들이 본 발명의 범위 내에 포함되나, 본 명세서에 상세히 기술하지는 않는다.
도 8에 도시된 원리는 입력 신호(VinADC)와 피드백 신호(VDAC) 사이의 차이로 신호 샘플링을 구현하기 위해 ADC 내에서 사용될 수 있다. 이 해결방안은 더 정확한 회로 이득이 특히 다음의 3가지 조건에서 요구되는 경우, 선호된다:
- 멀티-비트 양자화가 수행되는 경우: 신호(VDAC)는 여러 기준 레벨과 동시에 비교됨으로써 하나의 단계에서 더 정확히 측정될 수 있다.
- 2 또는 다-단 ADC 또는 파이프라인 ADC에 대하여 전압(VDAC)이 다음 단에서 전류 오차(current error)를 보상하기 위해 생성되는 경우
- 전압(VDAC)이 통상 2n 이득으로 증폭되어야 하는 경우: 여기서 n은 ADC로부터 추출된 비트의 수이다.
예컨대, 도 8에 도시된 해결방안은 레지듀가 증폭되고 다음의 ADC 단 내에서 보상을 위해 출력되어야 한다면, 도 9에 도시된 바와 같이 연속 근사 ADC 내에서 사용될 수 있다.
상대적으로 고속 ADC 구조의 경우, 즉 스위치형 커패시터들에 기반한 연속 근사, 파이프라인, 알고리즘 ADC의 경우, 제 1 단계(샘플링) 중, 입력 신호는 도 8에 나타난 커패시터(Cin)의 노드 87로 샘플링된 후, 커패시터(Cin)의 노드 87은 레지듀를 계산하기 위해 추정된 코드를 나타내는 전압(VDAC)으로 전환된다. 따라서, 샘플러 앤드 홀더(S/H) 블록 및 스위치형 커패시터(ADC)의 제 1 단 블록은 용이하게 단일 블록으로 통합될 수 있다.
본 발명의 별도의 태양에 따르면, 예컨대 도 22에 도시된 단일 단(23)으로 저역 통과 필터(LPF), 상관 이중 샘플러(CDS), 샘플러 앤드 홀더(S/H) 및 가령 연속 근사 ADC(SAC)와 같은 스위치형 커패시터(ADC)의 제 1 단이 통합될 수 있다.
한 실시예로, 커패시터는 LPF+CDS 블록 및 S/H+ADC 블록 사이에 공유되며, LPF+CDS 블록의 피드백 커패시터와 S/H+ADC 블록의 입력 커패시터의 기능을 수행한다.
이런 실시예에서, 도 7에 도시된 바와 같이, ADC 입력 단은 고임피던스 노드 85를 향해 2개의 전압들(VinADC 및 VDAC) 사이의 정전용량성 결합을 기반으로 한다.
도 10은 LPF+CDS 블록(2) 및 뒤이은, 가령 샘플링 ADC 단인 S/H+ADC(34)를 나타낸다. 이런 도 10에서 이들 2개의 블록(2 및 34)은 분리된다, 즉 단일 블록으로 통합되지 않는다. 도 12에 도시되는, 도 10의 회로의 동작에 대한 다른 단계들은 적어도 다음의 3개이다: 초기화 I(단계 1), 전하 적분 CI(단계 2), A/D 변환 A/D C(단계 3).
도 10, 11, 13, 15, 16, 18, 20 및 22의 스위치들에 대한 번호 1, 2, 3 및 4는 해당 스위치가 동일한 번호로 단계 중에 닫히며, 다른 단계에서 열린다는 것을 나타낸다. 2개의 번호가 동일한 스위치로 연관되어 있다면(예컨대, "1,2"), 해당 스위치가 제 1 및 제 2 번호를 갖는 단계들 중(이 경우, 단계 1 및 2 동안) 닫히고, 제 2 번호를 갖는 단계의 마지막(이 경우 단계 2의 마지막)에 열린다는 것을 나타낸다.
초기화 단계 I(단계 1) 동안, LPF+CDS 블록(2)은 리셋된다. 스위치(1)가 닫히고 단계 1 동안 LPF+CDS 블록(2)의 스위치(2)가 열림으로써, 도 6의 커패시터(CCDS)에 해당하는, 도 10의 입력 커패시터(Cin_cds)는 전압(Vin_cds1)으로 미리-충전되며, 피드백 커패시터(Cfb_cds)는 초기 전압(Vinit_cds)으로 미리-충전된다. 한 실시예에서 초기 전압(Vinit_cds)은 아날로그 접지에 해당할 수 있다. 블록 S/H+ADC(34)는 초기화 단계(1) 중 어떠한 역할도 하지 않는다.
전하 적분 CI 단계(단계 2) 동안, LPF+CDS의 리셋 스위치(1)는 열리고 LPF+CDS의 스위치(2)는 닫히므로, 가상 접지 노드(Vout_cds)에서 전체 전하는 일정하게 유지된다. 이 전체 전하는 커패시터(Cin_cds)의 전하와 커패시터(Cfb_cds)의 전하의 합에 해당한다.
입력 전압(Vin_cds)이 제 1 값(Vin_cds1)에서 제 2 값(Vin_cds2)으로 변한다면, 가상 접지 노드(Vout_cds)에서 전체 전하는 일정하게 유지되기 때문에, 커패시터(Cin_cds)의 해당 전하 변화는 커패시터(Cfb_cds)의 정반대의 전하 변화를 의미하므로, CDS의 출력 전압(Vout_cds)은 단계 2의 마지막에서 다음과 같다:
Figure pct00004
단계 2의 마지막에서, 전압(Vout_cds)은 S/H+ADC 블록(34)의 입력 커패시터(Cin_adc)로 복사된다(즉, Vout_cds = Vin_adc). 즉, 다음과 같다:
Figure pct00005
이런 단계 2 동안, 오차 전압(Verror), 즉 커패시터(Cin_adc)의 우측에 노드 85에서의 전압은 블록 S/H+ADC(34)의 커패시터(Cin_adc)의 우측에 스위치(2)를 닫음으로써, 예컨대 0으로 일정하게 유지되도록 한다.
단계 3 동안, Cin_adc는 오차 전압(Verror)이 노드 85에서 다음과 같도록, 커패시터(Cin_adc)의 좌측에 스위치(2)를 열고 S/H+ADC(34)의 스위치(3)를 닫음으로써 Vin_adc에서 Vdac로 전환된다:
Figure pct00006
도 11에 도시된 대로, 2개의 블록들 LPF+CDS(2) 및 S/H+ADC(34)는 단일 블록으로 유리하게 통합될 수 있다. 이런 경우, 단계들 1 및 2는 도 10의 해결방안과 동일하다.
단계 1 또는 초기화 단계 I 동안:
- 입력 커패시터(Cin)는 입력 스위치(1,2)를 닫음으로써 제 1 샘플(Vin_cds1)의 전압으로 미리-충전된다.
- 증폭기(8)는 리셋 스위치(1)를 닫음으로써 리셋된다.
- 피드백 커패시터(Cfb)는 프리-차징(pre-charging) 스위치(1)를 닫음으로써 초기 전압(Vinit_cds)으로 미리-충전된다.
단계 2 또는 전하 적분 단계 CI 동안:
- 입력 커패시터(Cin)에서 제 1 샘플(Vin_cds1)의 전압은 제 2 샘플(Vin_cds2)의 전압으로 변경된다.
- 입력 스위치(1,2)는 닫힌 채로 있으며, 리셋 스위치(1) 및 프리-차징 스위치(1)는 열린다.
- 피드백 커패시터(Cfb)는 제 2 샘플(Vin_cds2)의 전압과 제 1 샘플(Vin_cds1)의 전압 사이의 차에 비례하는, 변환되는 제 1 전압(Vin_adc)을 생성하기 위해 피드백 스위치(2)를 닫음으로써 증폭기(8)의 피드백에서 전환된다.
즉, 단계 2의 마지막에서 입력 커패시터(Cin)는 입력 스위치(1,2)를 개방하여 증폭기(8)로부터 분리된다. 한 커패시터(Cfb_cds)의 양단 전압을 ADC의 다른 커패시터(Cin_adc)로 복사하는 대신에, 이전의 경우(도 10)에서처럼 그 전압의 입력이 한 전압(Vin_adc)에서 다른 전압(Vdac)으로 전환되며, 이 경우, 단계 3 동안 커패시터(Cfb)의 우측에서 노드 85는 Vdac로 직접 전환되므로, 그 전압(Verror = Vdac - Vin_adc)은 증폭기(8)의 음의 입력에 직접 인가되는데, 이는 단계 3에서 Cfb가 Vdac로 현재 강제되기 때문에 오픈 루프(open loop)에 있다. 이 경우, Vin_adc는 변환되는 전압을 나타내며, Vin_cds2 및 Vin_cds1 사이의 차에 비례한다. 오픈 루프에서 증폭기(8)는 이런 제 1 단의 오프셋이 이후 보상되며 증폭기(8)의 이득은 비교기(9)의 앞에서 달성되므로 이런 오프셋에 대한 민감성이 감소되는 이점과 함께, 비교기(9)를 위한 제 1 전치 증폭기 단(pre-amplifier stage)으로 현재 사용될 수 있다.
도 11의 구조의 한 이점은 LPF+CDS 블록의 피드백 커패시터(Cfb)에서 S/H+ADC 블록의 입력 커패시터(Cin_adc)로 전압의 복사가 방지되며, 따라서 이런 동작에 필요한 전력 소모뿐만 아니라 이런 동작에 포함되는 해당 잡음도 방지된다는 점이다.
즉, 이 경우, 저역-통과 필터(LPF), 상관 이중 샘플러(CDS), 샘플러 앤드 홀더(S/H) 및 가령 SAC인 ADC의 제 1 단을 단일 블록으로 통합하는 것은 도 10의 2개의 블록들 LPF+CDS 및 S/H+ADC 간에 도 11의 커패시터(Cfb)를 공유하도록 하고, 도 10의 2개 커패시터들(Cfb_cds 및 Cin_adc)의 사용을 방지함으로써, 공유된 소자 없이 도 10의 2개의 별개의 블록들을 구성하는데 요구되는 소자의 수에 비하여 통합된 블록(23)의 소자의 수를 감소시키며, 잡음 레벨, 전류 소모 및 필요한 실리콘 슬라이스 영역을 감소하도록 해준다. 또한, 도 11의 회로는 감소한 수의 스위치들을 이용한다.
도 10 및 도 11의 회로들의 동작을 위한 다른 단계들이 도 12에 도시된다.
2개의 샘플들이 CSA 출력으로부터 취해지는 전하 판독 단계(CR)는 단계 1 및 2에 대응한다. 이 구간에서, 도 11의 입력 커패시터(Cin)는 증폭기(8)와 연결된다. A/D 변환(A/D C)은 2개의 전하 판독 판계들(CR) 사이에 삽입되며, 멀티-터치 장치의 다른 행이 판독될 수 있는 주파수, 즉 라인 주파수(line frequency)로 제한할 수 있다.
라인 주파수를 최적화하기 위해, 도 13에 도시된, 탠덤형(tandem)으로 동작하는 2개의 스위치형 커패시터 서브-블록들(A, B)이 이점적으로 사용될 수 있다. 이와 관련하여, "탠덤형으로 동작하는"의 표현은 한 서브-블록이 전하 판독을 수행하는 동안 다른 서브-블록은 A/D 변환을 수행하는 것을 의미한다. 도 14는 도 13의 회로의 동작을 위한 다른 단계들을 나타낸다.
저항(RLPF + CDS) 및 커패시터(Cin)를 포함하는 도 13의 필터는 전하 판독 모드에 있는, 한 번에 한 서브-블록(상부 서브-블록(A) 또는 하부 서브-블록(B) 중 하나)에만 연결되기 때문에, 2개의 스위치형 커패시터 서브-블록들(A, B)에 대해 이중화될 필요는 없다. 마찬가지로, 코스(coarse) ADC의 기능을 수행하는 비교기(9)와 피드백 경로에 있는 DAC도 A/D 변환 모드에 있는 스위치형 커패시터 서브-블록에 의해서만 단지 사용되기 때문에 이중화될 필요는 없다.
또 다른 실시예로, 탠덤형으로 동작하는 2개 이상의 서브-블록들이 사용될 수 있다. 전하 판독 및 A/D 변환이 동일한 지속시간을 갖는다면, 2개의 서브-블록이 적절하다. A/D 변환 단계가 전하 판독 단계보다 N배 더 길다면, 탠덤형으로 동작하는 N+1개의 서브-블록들이 사용될 수 있는데, 하나가 전하 판독 모드에 있는 동안 N개의 다른 것들은 ADC 변환을 수행하며, 서브-블록들의 역할은 주기적으로 교환되는 것이다.
또 다른 실시예로, ADC 입력 단은 도 8에 도시된 대로 반전 증폭기를 향한 VinADC와 VDAC 사이의 정전용량성 결합을 기반으로 한다.
이 실시예에서, S/H+ADC 블록은 LPF+CDS 블록의 피드백 커패시터 및 S/H+ADC 블록의 입력 커패시터의 기능을 수행하는 커패시터뿐만 아니라 LPF+CDS 블록 및 S/H+ADS 블록의 증폭기의 기능을 통합하는 증폭기가 2개 블록들 간에 공유되는, 증폭기를 포함한다.
도 15는 LPF+CDS(2) 및 뒤이은, 가령 샘플링 ADC 단인 S/H+ADC(34)를 나타낸다. 이들 2개의 블록(2 및 34)은 이후 동일한 블록으로 통합되지 않는다. 이 회로는 적어도 3개의 동작 단계를 필요로 한다. 단계 1 및 2 동안 LPF+CDS 블록(2)의 동작은 도 10의 회로에 대한 것과 동일하다. 단계 2 동안, LPF+CDS 출력 전압(Vout_cds)은 S/H+ADC(34)의 입력 커패시터(Cin_adc)에 복사되며, S/H+ADC의 피드백 커패시터(Cfb_adc)는 좌측에 스위치(2)를 닫음으로써 Vinit_residue로 초기화된다. 단계 2의 마지막에, S/H+ADC 블록의 증폭기의 피드백 경로에서 스위치(2)는 개방되고, 입력 커패시터(Cin_adc)가 Vdac로 전환되면서 Cfb_adc 커패시터는 블록 S/H+ADC의 증폭기의 피드백에서 전환되는데, 두 동작 모두 스위치(3)를 닫음으로써 수행된다. 입력 커패시터(Cin_adc)에서의 전하 변화는 피드백 커패시터(Cfb_adc)로부터 얻어지므로, 출력 전압(Vout_adc)은 다음과 같다:
Figure pct00007
도 15에 나타난 바와 같이, Vin_adc는 Vout_cds와 동일하다.
또한, 이 실시예에서, 도 16에 도시된 바와 같이 2개의 블록들 LPF+CDS(2) 및 S/H+ADC(34)는 이점적으로는 단일 블록으로 통합될 수 있는데, Cin은 도 15의 Cin_cds의 역할을 하고, Cfb는 Cfb_cds 및 Cin_adc 모두의 역할을 하며, Cresidue는 Cfb_adc의 역할을 한다. Cfb가 Cfb_cds 및 Cin_adc 모두의 역할을 하고, 통합된 블록(23)이 도 15의 2개의 증폭기들 대신에 단지 하나의 증폭기만을 포함하기 때문에, 통합된 블록(23)의 소자의 수는 별개의 블록들(2 및 34)을 구성하는데 요구되는 소자의 수보다 더 적으며, 잡음 레벨, 전류 소모 및 필요한 실리콘 슬라이스 영역을 감소시키도록 한다.
단계 1 및 2 동안, 동작들은 단계 1 및 2 동안 증폭기의 가상 접지와 Vinit_residue 사이에 연결된 커패시터(Cresidue)가 현재 존재하는 것을 제외하고는 도 15의 회로에 대한 것과 유사하다. 다른 단계들이 도 17a 내지 17c에 도시된다.
도 17a에 도시된 단계 1(초기화) 동안, 증폭기는 가상 접지와 그 출력을 줄임으로써 리셋되며, 입력 커패시터(Cin)는 Vin_cds = Vin_cds1(CSA에서 얻어지는 제 1 샘플)로 미리-충전되고, 스위치(1,2)(제 4 프리-차징 스위치)를 닫음으로써 Cfb는 초기 전압(Vinit_cds 및 Cresidue)으로, Cresidue는 Vinit_residue로 미리-충전된다.
단계 1의 마지막, 즉 도 17b에 도시된 단계 2에서, 증폭기의 입력과 출력 사이의 스위치(1)는 열리며, 이는 상관 이중 샘플링의 제 1 샘플링에 해당하므로, 그 결과 Cin, Cfb 및 Cresidue에서 전체 전하는 일정하게 유지된다. 입력 스위치(1,2)가 개방된다면, Cfb는 증폭기의 피드백에서 전환되면서, Cin에서 전압은 점차 Vin_cds1에서 Vin_cds2로 변한다. Cresidue에서 전압은 변함 없이 Vinit_residue로 설정되므로, Cresidue에서 전하는 일정하게 유지된다. 따라서, Cin에서 전하 변화는 Cfb로부터 얻어지며, 커패시터(Cfb)의 좌측 노드에서 출력 전압은 다음과 같이 구해진다:
Figure pct00008
이후, 전압(Vfb)과 그 초기값(Vinit_cds) 사이의 차는 (Vin_cds2 - Vin_cds1)에 비례하며, 따라서 전하 적분기(CSA)에 의해 적분된 전하에 비례한다. 그 다음, 이 전압은 도 17c에 도시된 단계 3에 대한 ADC의 입력 전압(Vin_adc)으로 작용한다.
단계 2의 마지막에, 입력 커패시터(Cin)는 분리되며, 이는 상관 이중 샘플링의 제 2 샘플링에 해당한다. 그로부터 Cfb 및 Cresidue에서의 전체 전하는 일정하게 유지된다. 이후, Cresidue는 우측에 스위치(3)(제 5 스위치)를 닫음으로써 피드백에 놓이며, Cfb는 Vdac가 되므로, Cfb에서 전하 변화는 Cresidue로부터 얻어진다. 피드백에서 Cresidue의 전압 값(Vresidue)은 다음과 같다:
Figure pct00009
따라서, 레지듀 값(Vresidue)은 Cfb/Cresidue 비로 증폭되며, 연속 근사나 알고리즘 ADC 변환에 의한 동일한 단 내에 또는 파이프라인 ADC의 경우의 다음 ADC 단 내에 신호 추정을 조정(refine)하는데 사용될 수 있다.
파이프라인 ADC에 대하여, 피드백에서 DAC를 안내(pilot)하기 위해 성긴 양자화(coarse qunatization)에 대한 입력으로 사용되는 노드는 직접적으로 ADC 입력 전압(Vfb = Vin_adc)의 노드이다. Vin_adc는 동시에 또는 순차적으로 다른 레벨과 비교될 수 있다.
그러나, 연속 근사 ADC에 대하여, 양자화는 레지듀 값(Vresidue)에서 수행되며, 그 결과는 연속 근사 레지스터 및 피드백 DAC를 업데이트하는데 사용된다.
또 다른 실시예로, 제 1 성긴 양자화는 슬루 레이트(slew rate) 요건을 감소시켜 제 1 비트의 추출을 고정하기 위해, 레지듀 값을 생성하기 전에 수행된다. 이후, 제 1 양자화는 Vfb를 기반으로 수행될 수 있는 반면, 미세 양자화(fine quantization)는 Vresidue에서 수행될 수 있다.
제 1 양자화는 Vfb를 다른 기준 레벨과 동시에 비교함으로써 수행(플래시 ADC 변환)된다면, 이는 즉시 단계 2의 마지막에 발생할 수 있다. 그러나, 성긴 양자화가 여러 단계에서 (비-순시적으로) 수행된다면, 양자화는 모든 전하가 적분되었을 때만 수행될 수 있기 때문에, 성긴 양자화는 단계 2 동안 수행될 수 없다.
가능한 실시예는 A/D 변환을 2개의 단계들, 즉 성긴 양자화 및 미세 양자화나 레지듀 증폭(residue amplification)으로 분리하며, 도 18 및 19에 도시된 대로 4-단계 회로가 된다. 도 19는 도 18의 회로의 동작을 위한 4개의 다른 단계들을 나타낸다. 도 16의 회로와의 차이는, Cin이 분리된 후에도 Cfb가 여전히 성긴 양자화를 위한 단계 3 동안 피드백에 남아 있다는 점이다. Cresidue는 피드백에 놓이며 단계 4에서만 Cfb는 Vdac가 되는데, 이는 도 16의 회로의 단계 3에 해당한다.
따라서, 도 18의 회로는 성긴 양자화의 단계 3이 선택적으로 제거될 수 있기 때문에, 도 16의 회로의 경우보다 더 일반적이다. 또한, 연속 근사 레지스터는 파이프라인 단의 경우에 간단한 래치(latch)로 감소할 수 있다. 이 경우, Vfb는 단계 3에서 양자화되며, 그 결과는 DAC 변환, 레지듀 발생 및 증폭을 위한 단계 4 내에 래치된다.
도 20 및 21에 도시된 바와 같이, 라인 주파수를 최적화하기 위해, 한 실시예로, 한 서브-블록이 전하 판독을 수행하는 동안 다른 서브-블록은 A/D 변환을 수행하도록, 탠덤형으로 동작되는 2개의 스위치형 커패시터 서브-블록들(C 및 D)이 사용될 수 있다. 저항(RLPF + CDS) 및 커패시터(Cin)를 포함하는 필터는 전하 판독 모드에 있는, 한 번에 한 스위치형 커패시터 서브-블록, 즉 상부 서브-블록 또는 하부 서브-블록 중 하나에만 연결되기 때문에, 이중화될 필요는 없다. 마찬가지로, 비교기나 코스 ADC, 연속 근사 레지스터 및 피드백 경로에 있는 DAC도 A/D 변환 모드에 있는 스위치형 커패시터 서브-블록에 의해서만 단지 사용되기 때문에 이중화될 필요는 없다.
A/D 변환이 전하 판독 단계보다 N배 더 긴 경우, 탠덤형으로 동작하는 2개 이상의 서브-블록들이 사용될 수 있으며, 도 13에 대한 고려사항들이 여전히 유효하다.
도 22는 전하 감지 증폭기 CSA(1)와, 저역 통과 필터(LPF), 상관 이중 샘플러(CDS), 샘플러 앤드 홀더(S/H) 및 다-단 ADC의 제 1 단(SAC)을 통합한 단일 블록(23)을 포함하는 회로의 가능한 실시예를 도시한다. 단일 블록(23)은 도 18에서와 동일하다.
도 22에 나타난 해결안은 멀티 터치 장치의 각 채널에 대해 구현될 수 있다: 이런 방식으로, 각 채널(최대 16-bit)에서 상대적으로 고분해능과 낮은 차동(low differential) 공간상 비선형성을 갖는, 관련 터치 애플리케이션들(최대 100kHz)에 대한 우수한 변환 속도를 달성할 수 있다. 차동 비선형성(differential non-linearity)은 인접 입력 디지털 값들에 해당하는 2개의 아날로그 값들 사이의 편차를 기술하는 기준으로 정의된다. 각 채널에 존재하는 ADC는 제 1 단에 의해 형성되는데, 이는 블록 23에서 LPF, CDS 및 S/H와 함께 통합되며, 이후 이전 단계의 레지듀를 변환하는 계단식 M-단들로 이어진다.
도 23을 이제 참조하면, 상술한 본 발명의 회로는 변환이 여러 단계에서 수행되는 다단(multistage) ADC 또는 다단계(multistep) ADC를 포함할 수 있다. 이는 계단식 여러 단들(630)로 구성된다. 각 단에서, 입력 신호가 샘플링되고 (간단한 비교기로도 축소가능한) 코스 ADC에 의해 디지털 신호로 변환된다. 이후, 얻어진 코드는 디지털-아날로그 컨버터(D/A)에 의해 아날로그로 재변환되며, DAC 출력은 입력 신호로부터 차감된다. 이후, 현재 단에서 수행되는 양자화 오차의 아날로그식 표현인 이런 차이는 결국 증폭되며, 추가적으로 처리될 수 있는 레지듀 신호를 생성하기 위해, 샘플 앤드 홀드 회로에 의해 커패시터에 최종적으로 저장된다. 그 다음, 이 잔류 신호는 이전 단에서 수행된 오차의 디지털 추정을 제공할 수 있도록 다음 단으로 공급된다. 이후, 각 단에 대한 양자화 오차는 마지막 단을 제외하고, 레지듀를 다음 단으로 공급함으로써 보상될 수 있다. 따라서, 마지막 단의 레지듀는 전체 변환 오차의 이미지이다.
이후, 다른 단들로부터의 출력 코드는 계단식 단에 걸친 전파 시간을 보상하기 위해 지연되며, 모든 내부 레지듀 오차가 적어도 이상적으로는 보상되는 고분해능 출력 코드를 얻기 위해, 출력 결합부(650)에서 함께 결합된다. 이 결합은 모든 단들로부터의 코드의 출력들의 적절히 가중화된 합으로 구성된다. 각 단 내에 ADC 및 DAC의 비트 수는 다를 수 있으며, 각 단 내에 양자화는 또한 간단한 비교로 감소될 수 있다.
도 23에 나타난 바대로, 변환 알고리즘의 각 단계는 전용 단(dedicated stage)으로 수행된다. 이 경우, 파이프라인 ADC라고 한다. 그러나, 다른 가능한 방식이 존재하며, 또한 본 발명의 범위 내에 있다.
다른 단계들이 시간상 순차적으로 동일한 아날로그식 단에 의해 수행되는 경우, 이 컨버터를 알고리즘 ADC라고 하며, 그 예가 도 24에 도시된다. 그 구조는, 신호 추정을 조정하기 위해 블록의 유효 입력이 입력 신호가 샘플링될 때의 블록의 실제 입력 또는 이전 단에서 계산된 단의 레지듀 중 하나 이도록, 멀티플렉서(800)가 블록의 입력에 부가되는 것을 제외하고는 파이프라인 단과 유사하다. 이후, 다른 단계에서 연속적으로 얻어진 다른 비트들 또는 코드들은 디지털 누산기(digital accumulator)(502)에서 적절한 가중치로 적절히 누적되어야 한다. 이들 가중치는 일반적으로 2의 제곱수들에 해당하기 때문에, 해당 디지털 곱셈 연산은 통상 간단한 이동(shift)으로 감소한다. 실제로, 누적 루프의 앞의 가중치와의 곱셈 연산은 일반적으로 누적 루프 내의 곱셈 연산으로 대체된다. 이 경우, 곱셈 인자는 2개의 연속적인 코드들의 가중치의 비에 해당한다. 도 24의 참조번호 500은 알고리즘 ADC의 아날로그부를 표시한다.
마지막으로, 양 접근법 모두가 2 이상의 단들을 계단식(cascading)으로 하여 결합될 수 있으며, 각 단은 알고리즘 ADC이다(도 25). 이 경우, 각 단은 변환의 여러 단계들을 수행한 후, 다음 단계의 처리를 위해 다음 단으로 레지듀를 통과시킨다. 유사한 처리가 디지털부에서 발생한다. 제 1 누산기는 제 1 단에 대한 비트들을 누적한 후, 제 2 단의 누적기로 그 결과를 전달하는 등등을 수행한다.
N개 채널들의 N개의 연속 근사 ADC들이 병렬로 되어 있다면, 공간상 차동 비선형성은 감소할 수 있다. ADC의 공지된 구현으로, 각 채널에서 피드백 DAC는 도 26에 따라 저항성 분배기 또는 래더(127)로부터 탭을 선택함으로써 구현된다. 따라서, 각 채널은 그 자체의 저항성 분배기나 래더(127) 및 멀티플렉서(128)를 포함한다.
각 DAC의 피드백에서 저항성 DAC는 측온 원리(thermometric principle)를 가지며, 따라서 본질적으로 단조 변환(monotonic conversion) 및 매우 낮은 차동 비선형을 보장한다. 적분 선형성(integral linearity), 즉 이상적 거동에서 ADC 편차의 척도는 측온 원리에 의해 개선되지 않으며, 이는 단지 저항들 사이의 매칭, 특히, 래더의 하부 부분의 저항들에 대한 래더(127)의 상부 부분의 저항들 사이의 매칭에만 의존한다. 그러나, 적분 비선형성은 불연속이 없는 매우 완만한 비선형성이기 때문에 일반적으로 문제가 되지 않으며, 따라서 애플리케이션에서 이미지로의 그 영향은 간소하여 그레이 스케일(grey scale)을 매우 점차적으로 변화시킨다.
그러나, 문제는 적분 비선형성 오차가 각 채널마다 다르다는 점이다. 이로써, 라인으로 입력 신호 레벨에 따라, 인접 채널들 사이의 차이가 나타날 수 있으며, 인접 열들 사이의 민감성(sensibility)의 변화를 야기한다. 이런 영향을 공간상 비선형성이라 하는데, 이는 다른 채널들의 이득 및 오프셋 오차의 보상 후 2개의 인접 채널 사이의 차로 인한 비선형성이다.
이점적으로, 이런 공간상 비선형성의 문제를 해결하기 위해 공통의 저항성 분배기가 모든 채널들 사이에 공유된다.
도 27에 나타난 본 발명의 실시예에서, 다른 채널들의 저항성 래더(127)의 해당 탭들은 저저항 경로(137)로 상호연결되며, 따라서 동일한 기준 레벨들이 모든 채널들에, 특히 인접 채널들에 나타난다. 그렇게 하면, 다른 채널들에서 저항성 분배기 또는 래더(127)의 비선형성이 평균화될 뿐만 아니라, 중요하게는 적분 비선형성이 모든 채널에서 동일하다. 따라서, 판독 시스템은 뛰어난 공간상 선형성을 나타낸다.
도 27을 살펴보면, 당업자는 각 채널 내 상호연결된 저항성 분배기가 단일 전역 저항성 분배기를 구성하므로, 이런 해결안은 단지 단일 저항성 래더(127)만이 존재하는 도 28의 실시예와 동등한 것임을 알 수 있다.
본 발명의 회로 목적에 적합한 ADC의 가능한 실시예는, 도 29a 및 29b에 도시된 바와 같이, 도 28에 기술된 회로와 도 22에 기술된 파이프라인에서의 M-단의 계단식 알고리즘 ADC들의 결합이다.
도 29a 및 29b는 병렬로 동작하는 고속 ADC 채널들의 행을 도시한다. 각 ADC 채널의 제 1 단(23)은 연속 근사형이다. 각 채널 내 피드백 DAC는 다른 채널 내 저항들 간의 부정합(mismatch)의 공간상 비선형성에 대한 영향을 상쇄하기 위해, 모든 채널에 공통인 저항성 분배기 또는 래더(127)로부터 탭을 선택하는 멀티플렉서이다.
제 1 단 내에 연속 근사 ADC는 하나 또는 여러 다음 ADC 단들에 의해 이용될 수 있는 레지듀 신호를 생성하여 추가로 분해능을 개선할 수 있는데, 각각의 다음 단은 이전 단(500)의 레지듀를 수량화하며, 그 근사치(502)를 보상하기 위해 해당 값에 이전 단에 의해 생성된 코드를 부가한다.
이런 구조의 이점은 각 채널의 비선형성이 모든 채널에 공통적이어야 하는 저항성 분배기(127)(제 1 단의 피드백 경로)의 비선형성에 의해 기본적으로 지배된다는 점이다. 이로써, 공간상 비선형성이 크게 개선될 수 있다.
본 발명의 회로에서, 전체로 간주되는 각 채널의 ADC는 중속(통상 약 100KHz의 라인 주파수에 해당하는 변환 속도)일 수 있으며, 상대적으로 고분해능 ADC(최대 16비트인 비트 수)일 수 있다.
연속 근사 ADC의 피드백 경로에서 DAC는 모든 채널의 ADC들에 의해 공유되는 저항성 분배기(127)로부터 탭들을 선택하여 구현되는 저항성 DAC일 수 있다. 이로써, 피드백에서 DAC가 본질적으로 단조형이기 때문에 차동 비선형성이 감소하는 한편, 공간상 비선형성은 모든 채널에 대해 동일한 저항성 분배기에 의해 기본적으로 결정되기 때문에 감소한다.
한 실시예로, 회로는 기생 전하에 의해 생성된 오프셋을 보상한 후, 심지어 이들 기생 오프셋이 존재할 때에는 양 또는 음의 값 중 하나인 매우 작은 전하 레벨을 검출하기 위해, 전하 적분기(CSA) 및/또는 오프셋 변화에 의해 저역 통과 필터(LPF)와 함께 통합되는 상관 이중 샘플러(CDS)의 범위를 최적화하는 수단을 포함한다.
애플리케이션에 따라 심지어 임의의 기생 오프셋이 존재할 때, 소규모 오프셋 보상, 즉 매우 작은 전하 레벨을 검출하도록 하는 보상은 정반대의 부호를 갖는 기생 전하들로부터 보상하기 위해 ACD의 최대 및 최소 기준 전압 사이에 있는 중간 레벨에서, CSA의 초기 출력 전압 및/또는 LPF+CDS를 생성하도록 구성된다.
도 30에 도시된 한 실시예로, 이 초기화는 ADC와 동일한 기준 레벨(Vrefp 및 Vrefn)을 공유하는 LPF+CDS 이후에 DAC(700)을 사용함으로써 달성된다. 모든 최대 예상 기생 오프셋의 합보다 큰 프로그램가능한 시스템적 오프셋(702)은 이런 DAC(700)을 사용하여 인가된다.
연속 근사 ADC가 사용되는 경우, 그 피드백 경로는 프로그램가능한 시스템적 오프셋을 인가하는 분리된 단계에서 이용될 수도 있는 DAC를 포함한다. 이 경우, 오프셋과 피드백 경로 모두를 관리하기 위해, 멀티플렉서(704)가 이런 DAC(700)에 연결된다(도 31).
도 32에 도시된 추가의 실시예로, 피드백 경로에 포함되는 DAC는 적절한 탭들을 선택하기 위해 저항성 래더(127) 및 멀티플렉서(706)에 기반한 저항성 DAC이다. 이 경우, LPF+CDS의 초기 전압은 추가의 멀티플렉서(708)를 가지나 동일한 저항성 래더(127)로부터 도출될 수 있다.
LPF+CDS의 초기화는 입력 전압을 정의한 후 널(null) 전하에 해당하는 ADC의 출력 코드를 정의한 다음, 전체 회로의 범위의 최적화를 정의하기 때문에 상당히 중요하지만, 이전 블록의 초기화, 즉 CSA도 신호 클리핑(clipping)을 방지하기 위해 중요하다. 또한, 이 실시예에서 CSA의 초기 출력 전압은 CSA에 연결하는 또 다른 멀티플렉서(미도시)를 사용하여 동일한 저항성 래더(127)로부터 도출될 수 있다.
일부의 경우, 예컨대 애플리케이션에 따라 통합되는 전체 전하가 항상 동일한 부호이고 오프셋이 전하 범위보다 크다면, 이 제안된 해결방안으로는 충분하지 않고, 큰 오프셋 보상이 요구된다. 이런 큰 보상은 CSA 또는 이후 블록에서 전하 오프셋과 정반대의 값을 갖는 보상 전하(Qinj)를 주입하는 것으로 구성된다.
주입된 전하(Qinj)의 진폭 값은 적어도 검출되는 최소 총 전하이어야 하나, 최대 총 전하를 초과하지 않는다. 이는 간단히 오프셋 등가 전하와 동일하나 반대의 부호로 설정될 수 있다.
한 실시예로, 이 전하는 스위치형 커패시터 회로(도 33)를 사용하여 주입된다: 커패시터(Cinj)는 미리 충전되는 단계의 값(V)에서 증폭 단계에서의 값(V)으로 전환되며, 주입된 총 전하는 다음과 같다:
Figure pct00010
출력 코드의 드리프트(drift)를 방지하기 위해, 주입된 전하는 DAC의 기준 전압에 비례해야 하므로, Vinj1와 Vinj2는 Vrefn의 Vrefp 또는 탭들, Vrefp와 Vrefn 사이의 저항성 분배기로부터 최적으로 선택되어야 한다.
또한, 전하 주입용 커패시터(Cinj)는 드리프트와 온도 의존성(thermal dependency)도 감소시키기 위해 다른 커패시터와 매치되어야 한다.

Claims (23)

  1. 전하 적분기(CSA);
    저역 통과-필터(LPF);
    입력 커패시터(Cin, CCDS)를 포함하는 상관 이중 샘플러(CDS);
    샘플러 앤드 홀더(S/H); 및
    아날로그-디지털 컨버터(ADC)를 포함하고,
    상기 저역 통과-필터(LPF)는 샘플러 앤드 홀더(S/H)의 나이키스트 주파수(Nyquist frequency)보다 더 낮은 차단 주파수를 가지며,
    상기 저역 통과-필터(LPF)는 상기 입력 커패시터(Cin, CCDS)와 직렬 저항(RLPF + CDS)을 포함하는 정전용량 방식 터치 애플리케이션용 회로.
  2. 제 1 항에 있어서,
    상기 저역 통과-필터(LPF)와 상기 상관 이중 샘플러(CDS)가 단일 블록(2, LPF+CDS)으로 통합되는 정전용량 방식 터치 애플리케이션용 회로.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 아날로그-디지털 컨버터(ADC)는 스위치형 커패시터 아날로그-디지털 컨버터인 정전용량 방식 터치 애플리케이션용 회로.
  4. 제 3 항에 있어서,
    상기 아날로그-디지털 컨버터(ADC)는 제 1 단 및 추가의 단들을 포함하는 다단식 아날로그-디지털 컨버터인 정전용량 방식 터치 애플리케이션용 회로.
  5. 제 4 항에 있어서,
    상기 제 1 단은 연속 근사 레지스터(SAR) 및 피드백 디지털-아날로그 컨버터(DAC)를 포함하는 정전용량 방식 터치 애플리케이션용 회로.
  6. 제 5 항에 있어서,
    상기 샘플러 앤드 홀더(S/H)는 상기 아날로그-디지털 컨버터의 상기 제 1 단에 통합되는 정전용량 방식 터치 애플리케이션용 회로.
  7. 제 6 항에 있어서,
    증폭기는 상기 샘플러 앤드 홀더(S/H)와 상기 아날로그-디지털 컨버터의 상기 제 1 단 간에 공유되는 정전용량 방식 터치 애플리케이션용 회로.
  8. 제 4 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 추가의 단들은 파이프라인 ADC 또는 알고리즘 ADC 또는 2 이상의 계단식 구성요소를 포함하며, 계단식 구성요소는 각각 알고리즘 ADC인 정전용량 방식 터치 애플리케이션용 회로.
  9. 제 1 항 내지 제 8 항 중 어느 한 항에 있어서,
    상기 전하 적분기(CSA)는 전하 감지 증폭기 및 가상 접지에 대해 전하를 통합하는 수단을 포함하는 정전용량 방식 터치 애플리케이션용 회로.
  10. 제 1 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 전하 적분기(CSA)의 범위 및/또는 오프셋 변화에 의한 상기 단일 블록(2, LPF+CDS)의 범위를 최적화하는 수단을 포함하는 정전용량 방식 터치 애플리케이션용 회로.
  11. 제 4 항 내지 제 10 항 중 어느 한 항에 있어서,
    상기 저역 통과-필터(LPF), 상기 상관 이중 샘플러(CDS), 상기 샘플러 앤드 홀더(S/H) 및 상기 아날로그-디지털 컨버터(ADC)의 상기 제 1 단이 단일 블록(23)으로 통합되는 정전용량 방식 터치 애플리케이션용 회로.
  12. 제 11 항에 있어서,
    커패시터(Cfb)가 상기 아날로그-디지털 컨버터(ADC)의 상기 제 1 단에 통합되는 상기 샘플러 앤드 홀더(S/H)와, 상기 저역 통과-필터(LPF) 및 상기 상관 이중 샘플러(CDS)를 통합하는 상기 단일 블록(2, LPF+CDS) 사이에 공유되는 정전용량 방식 터치 애플리케이션용 회로.
  13. 제 11 항 또는 제 12 항에 있어서,
    상기 단일 블록(23)은:
    상기 전하 적분기(CSA)의 출력과 상기 입력 커패시터(Cin) 사이에 연결되는 상기 직렬 저항(RLPF + CDS);
    상기 직렬 저항(RLPF + CDS)과 입력 스위치(1,2) 사이에 연결되는 상기 입력 커패시터(Cin);
    상기 입력 커패시터(Cin)와 증폭기(8)의 가상 접지 사이에 연결되는 상기 입력 스위치(1,2);
    상기 증폭기(8);
    상기 가상 접지와 상기 증폭기(8)의 출력 사이에 연결되는, 상기 증폭기(8)용 리셋 스위치(1);
    상기 가상 접지 및, 제 1 프리-차징 스위치(1), 제 2 피드백 스위치(2)와 디지털-아날로그 컨버터(DAC)에 연결된 제 3 스위치(3)에 연결되는 노드(85) 사이에 연결되는 피드백 커패시터(Cfb);
    상기 제 1 프리-차징 스위치(1), 상기 제 2 피드백 스위치(2), 상기 제 3 스위치(3) 및 상기 디지털-아날로그 컨버터(DAC); 및
    상기 증폭기(8)의 출력에 연결되는 비교기(9)를 포함하는 정전용량 방식 터치 애플리케이션용 회로.
  14. 제 13 항에 있어서,
    상기 증폭기(8)는 상기 상관 이중 샘플러(CDS)와 상기 아날로그-디지털 컨버터(ADC)의 상기 제 1 단 모두의 증폭기의 기능들을 통합하는 정전용량 방식 터치 애플리케이션용 회로.
  15. 제 14 항에 있어서,
    상기 가상 접지 및, 제 4 프리-차징 스위치(1,2)와 상기 증폭기(8)의 출력에 연결된 제 5 스위치(3)에 연결되는 노드 사이에 연결되는 잔류 커패시터(Cresidue); 및
    상기 제 4 프리-차징 스위치(1,2)와 상기 제 5 스위치(3)를 포함하는 정전용량 방식 터치 애플리케이션용 회로.
  16. 상기 입력 커패시터(Cin)가 상기 입력 스위치(1,2)를 닫음으로써 제 1 샘플의 전압(Vin_cds1)으로 미리 충전되고, 상기 증폭기(8)가 상기 리셋 스위치(1)를 닫음으로써 리셋되며, 상기 피드백 커패시터(Cfb)가 상기 프리-차징 스위치(1)를 닫음으로써 초기 전압(Vinit_cds)으로 미리 충전되는 초기화 단계(I);
    상기 입력 커패시터(Cin)에서 상기 제 1 샘플의 전압(Vin_cds1)이 제 2 샘플의 전압(Vin_cds2)으로 변경되며, 상기 입력 스위치(1,2)는 계속 닫혀있고, 상기 리셋 스위치(1)와 상기 프리-차징 스위치(1)가 열리며, 상기 제 2 샘플의 전압(Vin_cds2)과 상기 제 1 샘플의 전압(Vin_cds1) 사이의 차에 비례하는 변환된 제 1 전압(Vin_adc)을 생성하기 위해 상기 피드백 스위치(2)를 닫음으로써 상기 피드백 커패시터(Cfb)가 상기 증폭기(8)의 피드백에서 전환되는 전하 적분 단계(CI); 및
    상기 피드백 스위치(2)가 열리고, 상기 제 1 전압(Vin_adc)과 상기 제 2 전압(Vdac) 사이의 차에 비례하는 제 3 전압(Verror)을 생성하기 위해 상기 피드백 커패시터(Cfb)가 상기 디지털-아날로그 컨버터(DAC)에 의해 생성된 제 2 전압(Vdac)으로 전환되는 아날로그-디지털 변환 단계(A/D C)를 포함하는, 제 13 항 또는 제 15 항에 따른 정전용량 방식 터치 애플리케이션용 회로를 위한 방법.
  17. 제 16 항에 있어서,
    상기 초기화 단계(I)는 상기 잔류 커패시터(Cresidue)가 상기 제 4 프리-차징 스위치(1,2)를 닫음으로써 잔류 초기 전압(Vinit_residue)으로 미리 충전되는 단계를 더 포함하고,
    상기 전하 적분 단계(CI)는 상기 제 4 프리-차징 스위치(1,2)가 상기 전하 적분 단계(CI)의 마지막에 열리는 단계를 더 포함하며,
    상기 아날로그-디지털 변환 단계(A/D C)는 상기 잔류 커패시터가 상기 제 5 스위치(3)를 닫음으로써 상기 피드백 커패시터(Cfb) 대신에 상기 증폭기의 피드백으로 전환되는 단계를 더 포함하는 정전용량 방식 터치 애플리케이션용 회로를 위한 방법.
  18. 제 17 항에 있어서,
    상기 아날로그-디지털 변환 단계(A/D C)는:
    상기 입력 커패시터(Cin)가 끊어진 후, 상기 증폭기(8)의 피드백에 상기 잔류 커패시터(Cresidue)를 전환하기 전에, 상기 피드백 커패시터(Cfb)가 상기 증폭기(8)의 피드백 경로에 다시 유지되는 성긴(coarse) 양자화(CQ) 단계를 더 포함하는 정전용량 방식 터치 애플리케이션용 회로를 위한 방법.
  19. 행들의 제 1 개수(N)와 열들의 제 2 개수(M)를 포함하는 감지 커패시터들의 어레이;
    입력 신호(11)를 생성하고 상기 입력 신호를 상기 행들 각각에 행 스캔율(1/N)로 주소화하는 수단; 및
    상기 제 2 개수(M)의 제 1 항 내지 제 15 항 중 어느 한 항에 따른 정전용량 방식 터치 애플리케이션용 회로를 포함하는 정전용량 방식 터치 장치.
  20. 제 19 항에 있어서,
    상기 회로들에서 각각의 ADC들은 DAC를 포함하며, 상기 정전용량 방식 터치 장치는 상기 ADC들 중 여러 ADC들의 상기 DAC들에 복수의 기준 전압을 제공하는 복수의 전압 기준 유닛을 포함하는 정전용량 방식 터치 장치.
  21. 제 20 항에 있어서,
    상기 기준 유닛은 저항성 래더(resistive ladder)(127)인 정전용량 방식 터치 장치.
  22. 제 20 항 또는 제 21 항에 있어서,
    상기 기준 유닛은 상기 회로들 사이에 공통되고 복수의 탭들을 갖는 하나의 기준 래더(137)를 포함하며, 상기 기준 전압은 상기 탭들에 존재하는 정전용량 방식 터치 장치.
  23. 제 19 항 내지 제 22 항 중 어느 한 항에 있어서,
    상기 ADC들은 하나 또는 여러 추가의 ADC 단들에 의해 인코딩되는 잔류 신호를 생성하도록 배열되는 정전용량 방식 터치 장치.
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