CN113346896B - 电荷积分计数式电路以及模拟存算一体结构 - Google Patents

电荷积分计数式电路以及模拟存算一体结构 Download PDF

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Abstract

本发明提供一种电荷积分计数式电路及模拟存算一体结构，该电路的缓冲池输入端连接放电位线，限流器第一输入端连接在缓冲池的输出端，第二输入端接入偏置电压，输出端连接反馈控制单元的输入端；反馈控制单元的第一输入端连接延时器的输出端，第二输入端接入SET信号，第三输入端连接限流器的输出端；初始化单元一端连接反馈控制单元的输出端，另一端接地；充放电单元一端连接反馈控制单元的输出端，另一端接地；放电单元一端连接反馈控制单元的输出端、一端连接延时器的输出端，另一端接地；比较器第一输入端连接反馈控制单元的输出端，第二输入端接入基准电压，输出端连接延时器的输入端，计数器的输出端用于输出信号，提升了精度，减少误差。

Description

电荷积分计数式电路以及模拟存算一体结构
技术领域
本发明涉及半导体集成电路技术领域，尤其涉及一种电荷积分计数式电路以及模拟存算一体结构。
背景技术
存算一体计算技术目前被认为是后摩尔时代解决大数据实时智能处理的高效硬件方案之一，也是目前深度学习神经网络高效实施方案之一。对于深度学习神经网络应用，其最频繁的运算是乘积累加运算(Multiply Accumulate,简称MAC)，通过存内计算的方式可以高效的实现MAC运算，从而在大幅度提高性能的同时降低功耗。目前主流技术其中的一个重要分支是使用SRAM、ReRAM、Flash等存储介质实现的模拟存算一体。其中，多比特精度ADC面积功耗开销比较大，是目前的核心问题。积分计数的adc是目前新提出的解决方案之一，但在实际操作中有很大的问题，运放的延时造成每次放电额度不等，放电时间内的输入也可能会被直接放掉不被记入，同时放电也有可能不充分，存在放电到较低电压后就停止，最终导致误差较大。
举例来说，图1为现有模拟存算一体结构；参见图1，外部的数字输入信号需要先经过DAC转换为模拟信号值，作为模拟计算阵列的输入。模拟计算阵列由复数的SRAM、ReRAM或其他存储介质计算单元组成。阵列实现乘加计算并输出模拟量的计算结果。最终，ADC模数转换装置将模拟量转化为数字信号作为输出结果。ADC占用电路面积以及功耗开销比较大，现有电荷积分技术结构参见图2，电荷从存储单元CBL上传输而来，累计在C2上，当电容上累积的电压达到Vref时比较器就会工作，使得N2打开，对C2进行放电，当放电使得C2上电压下降后N2会重新关闭，C2继续充电。循环往复。但是，当CBL上有突发大量电荷涌入，C2电压会超出Vref很多。其次当放电的时候C2电压没有降到GND之前N2就有可能已经关闭了，放电不充分。这两者共同造成了每次C2放电的电荷量不固定，造成误差。再有，在放电的时候CBL上仍有可能有电荷流入，这时候流入的电荷将不被计算在内，造成误差。
发明内容
针对现有技术中的问题，本发明提供一种电荷积分计数式电路以及模拟存算一体结构，能够至少部分地解决现有技术中存在的问题。
为了实现上述目的，本发明采用如下技术方案：
第一方面，提供一种电荷积分计数式电路，包括：缓冲池、限流器、反馈控制单元、初始化单元、充放电单元、放电单元、比较器、延时器以及计数器；
所述缓冲池输入端连接放电位线，所述限流器的第一输入端连接在所述缓冲池的输出端，第二输入端接入偏置电压，输出端连接所述反馈控制单元的输入端；所述反馈控制单元的第一输入端连接所述延时器的输出端，第二输入端接入SET信号，第三输入端连接所述限流器的输出端；所述初始化单元一端连接所述反馈控制单元的输出端，另一端接地；所述充放电单元一端连接所述反馈控制单元的输出端，另一端接地；所述放电单元一端连接所述反馈控制单元的输出端、一端连接所述延时器的输出端，另一端接地；
所述比较器第一输入端连接所述反馈控制单元的输出端，第二输入端接入基准电压，输出端连接所述延时器的输入端，所述延时器的输出端连接所述计数器的输入端，所述计数器的输出端用于输出信号。
进一步地，所述缓冲池包括：缓冲电容，所述缓冲电容一端连接所述放电位线并通过开关接入基准电压，另一端接地。
进一步地，所述限流器包括：第一NMOS晶体管，所述第一NOMS晶体管的栅极接入偏置电压，漏极连接所述放电位线，源极连接所述反馈控制单元。
进一步地，所述反馈控制单元包括：或非门以及第二NMOS晶体管；
所述或非门的一个输入端作为所述反馈控制单元的第一输入端，连接所述延时器的输出端，所述或非门的另一个输入端作为所述反馈控制单元的第二输入端，接入SET信号，所述或非门的输出端连接所述第二NMOS晶体管的栅极，所述第二NMOS晶体管的漏极连接所述限流器的输出端，源极作为所述反馈控制单元的输出端。
进一步地，初始化单元包括：第三NOMS晶体管，所述第三NOMS晶体管的栅极接入SET信号，漏极连接所述反馈控制单元的输出端，源极接地。
进一步地，所述放电单元包括：第四NOMS晶体管，所述第四NOMS晶体管的连接所述延时器的输出端，漏极连接所述反馈控制单元的输出端，源极接地。
进一步地，所述充放电单元包括：电容，所述电容一端连接所述反馈控制单元的输出端，另一端接地。
进一步地，所述延时器包括串联的多个反相器。
第二方面，提供一种模拟存算一体结构，包括：用于将数字输入信号转换为模拟信号的输入转换模块、连接所述输入转换模块的存算一体单元阵列、连接在所述存算一体单元阵列输出端的如上述的电荷积分计数式电路；
所述电荷积分计数式电路用于将存算一体单元阵列输出的模拟信号转换为数字输出。
本发明提供的电荷积分计数式电路以及模拟存算一体结构，包括：缓冲池、限流器、反馈控制单元、初始化单元、充放电单元、放电单元、比较器、延时器以及计数器；所述缓冲池输入端连接放电位线，所述限流器的第一输入端连接在所述缓冲池的输出端，第二输入端接入偏置电压，输出端连接所述反馈控制单元的输入端；所述反馈控制单元的第一输入端连接所述延时器的输出端，第二输入端接入SET信号，第三输入端连接所述限流器的输出端；所述初始化单元一端连接所述反馈控制单元的输出端，另一端接地；所述充放电单元一端连接所述反馈控制单元的输出端，另一端接地；所述放电单元一端连接所述反馈控制单元的输出端、一端连接所述延时器的输出端，另一端接地；所述比较器第一输入端连接所述反馈控制单元的输出端，第二输入端接入基准电压，输出端连接所述延时器的输入端，所述延时器的输出端连接所述计数器的输入端，所述计数器的输出端用于输出信号，通过采用上述电荷积分计数式电路，每次放电的单位电荷量更加稳定，提升了精度，减少误差。
为让本发明的上述和其他目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附图式，作详细说明如下。
附图说明
为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。在附图中：
图1为现有模拟存算一体结构；
图2示出现有电荷积分计数单元；
图3示出了本发明实施例中的电荷积分计数式电路的模块图；
图4示出了本发明实施例中的电荷积分计数式电路的电路图一；
图5示出了本发明实施例中的电荷积分计数式电路的电路图二；
图6示出了本发明实施例中的脉冲截断电路的电路图；
图7示出了本发明实施例中的存算一体单元的一种电路图；
图8示出了本发明实施例中的基于电荷转移的存算一体单元的电路图。
具体实施方式
为了使本技术领域的人员更好地理解本申请方案，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分的实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本申请保护的范围。
以下在实施方式中详细叙述本发明的详细特征以及优点，其内容足以使任何本领域技术人员，了解本发明的技术内容并据以实施，且根据本说明书所揭露的内容、权利要求及图式，任何本领域技术人员可轻易地理解本发明相关的目的及优点。以下的实施例进一步详细说明本发明的观点，但非以任何观点限制本发明的范畴。
需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本申请。
图3示出了本发明实施例中的电荷积分计数式电路的模块图；如图3所示，该电荷积分计数式电路包括：缓冲池、限流器、反馈控制单元、初始化单元、充放电单元、放电单元、比较器COM、延时器以及计数器；
所述缓冲池输入端连接放电位线，所述限流器的第一输入端连接在所述缓冲池的输出端，第二输入端接入偏置电压，输出端连接所述反馈控制单元的输入端；所述反馈控制单元的第一输入端连接所述延时器的输出端，第二输入端接入SET信号，第三输入端连接所述限流器的输出端；所述初始化单元一端连接所述反馈控制单元的输出端，另一端接地；所述充放电单元一端连接所述反馈控制单元的输出端，另一端接地；所述放电单元一端连接所述反馈控制单元的输出端、一端连接所述延时器的输出端，另一端接地；
所述比较器第一输入端连接所述反馈控制单元的输出端，第二输入端接入基准电压，输出端连接所述延时器的输入端，所述延时器的输出端连接所述计数器的输入端，所述计数器的输出端用于输出信号。
通过采用过上述技术方案，相较于早先的积分计数结构的各种问题，给出了更加完善的电路结构，每次放电的单位电荷量更加稳定，意味着精度的提升，其次，在BL上增加的电容截留住了在下面电容放电时间新增加的输入电荷。进一步减少误差。
在一个可选的实施例中，参见图4，缓冲池包括：缓冲电容C1，缓冲电容一端连接所述放电位线CBL并通过开关SET接入基准电压Vref，另一端接地。
在一个可选的实施例中，继续参见图4，限流器包括：第一NMOS晶体管N1，所述第一NOMS晶体管的栅极接入偏置电压Vb，漏极连接所述放电位线CBL，源极连接所述反馈控制单元。
在一个可选的实施例中，继续参见图4，所述反馈控制单元包括：或非门以及第二NMOS晶体管N2；所述或非门的一个输入端作为所述反馈控制单元的第一输入端，连接所述延时器的输出端，所述或非门的另一个输入端作为所述反馈控制单元的第二输入端，接入SET信号，所述或非门的输出端连接所述第二NMOS晶体管的栅极，所述第二NMOS晶体管的漏极连接所述限流器的输出端，源极作为所述反馈控制单元的输出端。
在一个可选的实施例中，继续参见图4，初始化单元包括：第三NOMS晶体管N3，所述第三NOMS晶体管的栅极接入SET信号，漏极连接所述反馈控制单元的输出端，源极接地。
在一个可选的实施例中，继续参见图4，放电单元包括：第四NOMS晶体管N4，所述第四NOMS晶体管的连接所述延时器的输出端，漏极连接所述反馈控制单元的输出端，源极接地。
在一个可选的实施例中，继续参见图4，充放电单元包括：电容C2，所述电容一端连接所述反馈控制单元的输出端，另一端接地。
其中，延时器包括串联的多个反相器IV0～IV2。
参见图4，工作过程如下：如虚线箭头所示，首先给出SET信号，对C1充电到Vref，对C2放电到GND。完成对电路的初始化。之后SET信号撤除。
参见图5，虚线箭头显示了工作路径，1、在SET信号撤除后，N2打开，从CBL线上来的电荷注入到C1，同时C1上电荷转移到C2上。此处，N1的栅极偏压Vb是为了限制对C2充电的速度，维持在一个稳定的流速，使其不会因为CBL上突然的大量电荷累计而造成C2充电电压不合理波动。当C2上电荷累积到电压值大于Vref时，通过反馈电路，N2关闭，N4打开，开始对C2开始放电。此时CBL上输入的电荷将暂存在C1内。
由反相器和比较器构成的回路延迟，确保了在C2电压值下降到Vref以下之后N4不会立刻关闭，而是会在延时的期间内，将C2放电充分。
在延时过后，由于C2电压小于Vref，N4重新关闭，N2打开，开始下一周期的充放电循环。
电路输出的脉冲如图所示，脉冲通过计数器转换为最终的数字信号。
综上所述，本发明实施例中使用C1作为电荷缓冲单元，使用N1限制对C2的充电速度和上限，使用延时的电路确保C2的充分放电和N2使得C2放电时没有新流入的电荷。
本发明实施例还提供了一种模拟存算一体结构，包括：用于将数字输入信号转换为模拟信号的输入转换模块、连接所述输入转换模块的存算一体单元阵列、连接在所述存算一体单元阵列输出端的如上述的电荷积分计数式电路；
所述电荷积分计数式电路用于将存算一体单元阵列输出的模拟信号转换为数字输出。
值得说明的是，输入转换模块采用数模转换器、脉冲宽度调制器、计数器、脉冲截断电路至少一种实现。
通过采用上述技术方案，每次放电的单位电荷量更加稳定，提升了精度，减少误差。
在一个可选的实施例中，输入转换模块采用数模转换器、脉冲宽度调制器、计数器、脉冲截断电路中的至少一种。
其中，脉冲截断电路的电路图参见图6，脉冲截断电路可采用与门实现，或者，脉冲截断电路采用与门以及两个反相器实现，或者，采用与门、或非门+2个反相器实现。通过采用上述的脉冲截断电路，提升驱动能力以及精度。
在一个可选的实施例中，存算一体单元阵列中的存算一体单元为8TSRAM结构，参见图7，一个典型的8TSRAM存算单元，其中6TSRAM存储1bit权值数据，同时控制右侧N2的通断。外部输入数据作用在N1的栅极，通过输入电平幅度控制N1的放电电流大小。由图可见N2和N1共同实现了6TSRAM数据和外部输入的乘法操作，乘法结果为BLC上电荷损失量。
在另一个可选的实施例中，存算一体单元为基于电荷转移的存算一体单元，电路结构参见图8，包括：6T-SRAM、第一PMOS晶体管P1、第二PMOS晶体管P2、第三PMOS晶体管P3、电容C0、第一NMOS晶体管N1。BLN是BL的互补，互补位线。6TSRAM单元P1的开关，只有当Q＝0的时候P1打开。WLC和WLCN为互补的输入信号。当输入为1的时候WLC会先低后高，WLCN为其相反信号。在这个过程中C0就会先通过P1P2充电，随后通过P3将电荷放到BLC上，放电量为充电电平值减去WLCN电压再减去P3的阈值电压。上述过程即为一个单独的运算过程，通过控制WLC和WCLN可以重复这个过程实现多比特的计算。此外，N1作为精度的保护电路，消除当P1是关断状态时，WLCN反复变化引起的P3对BLC的微量电荷泄露。
通过采用上述技术方案，能够使得存算一体结构的精度高、功耗低，能够通过多脉冲输入的形式实现多比特的输入。
本发明中应用了具体实施例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制。
还需要说明的是，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、商品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、商品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、商品或者设备中还存在另外的相同要素。
本说明书中的各个实施例均采用递进的方式描述，各个实施例之间相同相似的部分互相参见即可，每个实施例重点说明的都是与其他实施例的不同之处。尤其，对于系统实施例而言，由于其基本相似于方法实施例，所以描述的比较简单，相关之处参见方法实施例的部分说明即可。
以上所述仅是本发明的较佳实施例而已，并非对本发明做任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何本领域技术人员，在不脱离本发明技术方案的范围内，当可利用上述揭示的技术内容做出些许更动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。

Claims (9)

1.一种电荷积分计数式电路，其特征在于，包括：缓冲池、限流器、反馈控制单元、初始化单元、充放电单元、放电单元、比较器、延时器以及计数器；
所述缓冲池输入端连接放电位线，所述限流器的第一输入端连接在所述缓冲池的输出端，第二输入端接入偏置电压，输出端连接所述反馈控制单元的输入端；所述反馈控制单元的第一输入端连接所述延时器的输出端，第二输入端接入SET信号，第三输入端连接所述限流器的输出端；所述初始化单元一端连接所述反馈控制单元的输出端，另一端接地；所述充放电单元一端连接所述反馈控制单元的输出端，另一端接地；所述放电单元一端连接所述反馈控制单元的输出端、一端连接所述延时器的输出端，另一端接地；
所述比较器第一输入端连接所述反馈控制单元的输出端，第二输入端接入基准电压，输出端连接所述延时器的输入端，所述延时器的输出端连接所述计数器的输入端，所述计数器的输出端用于输出信号；
所述缓冲池包括缓冲电容，所述缓冲电容一端连接所述放电位线并通过开关接入基准电压，另一端接地。
2.根据权利要求1所述的电荷积分计数式电路，其特征在于，所述限流器包括：第一NMOS晶体管，所述第一NMO S晶体管的栅极接入偏置电压，漏极连接所述放电位线，源极连接所述反馈控制单元。
3.根据权利要求1所述的电荷积分计数式电路，其特征在于，所述反馈控制单元包括：或非门以及第二NMOS晶体管；
所述或非门的一个输入端作为所述反馈控制单元的第一输入端，连接所述延时器的输出端，所述或非门的另一个输入端作为所述反馈控制单元的第二输入端，接入SET信号，所述或非门的输出端连接所述第二NMOS晶体管的栅极，所述第二NMOS晶体管的漏极连接所述限流器的输出端，源极作为所述反馈控制单元的输出端。
4.根据权利要求1所述的电荷积分计数式电路，其特征在于，初始化单元包括：第三NOMS晶体管，所述第三NOMS晶体管的栅极接入SET信号，漏极连接所述反馈控制单元的输出端，源极接地。
5.根据权利要求1所述的电荷积分计数式电路，其特征在于，所述放电单元包括：第四NOMS晶体管，所述第四NOMS晶体管的连接所述延时器的输出端，漏极连接所述反馈控制单元的输出端，源极接地。
6.根据权利要求1所述的电荷积分计数式电路，其特征在于，所述充放电单元包括：电容，所述电容一端连接所述反馈控制单元的输出端，另一端接地。
7.根据权利要求1所述的电荷积分计数式电路，其特征在于，所述延时器包括串联的多个反相器。
8.一种模拟存算一体结构，其特征在于，包括：用于将数字输入信号转换为模拟信号的输入转换模块、连接所述输入转换模块的存算一体单元阵列、连接在所述存算一体单元阵列输出端的如权利要求1至7任一项所述的电荷积分计数式电路；
所述电荷积分计数式电路用于将存算一体单元阵列输出的模拟信号转换为数字输出。
9.根据权利要求8所述的模拟存算一体结构，其特征在于，所述输入转换模块采用数模转换器、脉冲宽度调制器、计数器、脉冲截断电路中的至少一种。
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