CN113364462B - 模拟存算一体多比特精度实现结构 - Google Patents

Abstract

本发明提供一种模拟存算一体多比特精度实现结构，包括：顺序连接的输入转换模块、存算一体单元阵列以及输出转换模块；所述输入转换模块包括多个输入转换单元，每行存算一体单元对应连接一输入转换单元，输出转换模块包括多个输出转换单元，每列存算一体单元对应连接一输出转换单元；其中，所述输入转换单元、所述存算一体单元阵列以及所述输出转换单元中的至少一者采用多比特架构，通过采用上述技术方案，实现模拟存算一体多比特精度的方案，避免复杂度和开销指数上升。

Description

模拟存算一体多比特精度实现结构

技术领域

本发明涉及半导体集成电路技术领域，尤其涉及一种模拟存算一体多比特精度实现结构。

背景技术

近年来，为了解决传统冯诺依曼计算体系结构瓶颈，存算一体架构得到广泛关注，存算一体的基本思想是直接利用存储器进行逻辑计算，减少存储器与处理器之间的数据传输量以及传输距离，降低功耗的同时提高性能。

目前，模拟存算一体面临的一大问题就是实现较高精度较为困难，其主要原因是数模模数转换电路以及权值等多比特的时间随着精度位宽的提升，其开销和设计复杂度也是指数型上升。

发明内容

针对现有技术中的问题，本发明提供一种模拟存算一体多比特精度实现结构，能够至少部分地解决现有技术中存在的问题。

为了实现上述目的，本发明采用如下技术方案：

一种模拟存算一体多比特精度实现结构，包括：顺序连接的输入转换模块、存算一体单元阵列以及输出转换模块；

所述输入转换模块用于将数字输入信号转换为模拟信号；所述存算一体单元阵列接收所述模拟信号并进行对应运算；所述输出转换模块接收所述存算一体单元阵列输出的运算结果并将所述运算结果转换为数字输出信号；

所述输入转换模块包括多个输入转换单元，每行存算一体单元对应连接一输入转换单元，输出转换模块包括多个输出转换单元，每列存算一体单元对应连接一输出转换单元；

其中，所述输入转换单元、所述存算一体单元阵列以及所述输出转换单元中的至少一者采用多比特架构。

进一步地，多比特架构的存算一体单元阵列包括：第一存算一体单元以及第二存算一体单元，所述第一存算一体单元的输出量是所述第二存算一体单元的输出量的2ⁿ。

进一步地，多比特架构的输入转换单元包括：数模转换器、脉冲宽度调制器、脉冲个数调制器中的至少一种。

进一步地，多比特架构的输入转换单元包括数模转换器、脉冲宽度调制器、脉冲个数调制器中的至少两种。

进一步地，所述脉冲个数调制器为计数器或脉冲截断电路。

进一步地，多比特架构的输出转换单元采用积分计数型电路、ADC中的至少一者。

进一步地，所述ADC为flashADC或sar ADC。

进一步地，所述输出转换单元的分辨范围以及最小分辨区间分时可调，调控步长是2ⁿ倍。

进一步地，多比特架构的输出转换单元包括：第一输出转换子单元以及第二输出转换子单元，所述第一输出转换子单元以及所述第二输出转换子单元分别连接一列存算一体单元；

所述第一输出转换子单元的分辨范围是所述第二输出转换子单元的分辨范围的2ⁿ；所述第一输出转换子单元的最小分辨区间是所述第二输出转换子单元的最小分辨区间的2ⁿ。

本发明提供的模拟存算一体多比特精度实现结构，包括：顺序连接的输入转换模块、存算一体单元阵列以及输出转换模块；所述输入转换模块用于将数字输入信号转换为模拟信号；所述存算一体单元阵列接收所述模拟信号并进行对应运算；所述输出转换模块接收所述存算一体单元阵列输出的运算结果并将所述运算结果转换为数字输出信号；所述输入转换模块包括多个输入转换单元，每行存算一体单元对应连接一输入转换单元，输出转换模块包括多个输出转换单元，每列存算一体单元对应连接一输出转换单元；其中，所述输入转换单元、所述存算一体单元阵列以及所述输出转换单元中的至少一者采用多比特架构，通过采用上述技术方案，实现模拟存算一体多比特精度的方案，避免复杂度和开销指数上升。

为让本发明的上述和其他目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附图式，作详细说明如下。

附图说明

为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。在附图中：

图1为本发明实施例中模拟存算一体多比特精度实现结构；

图2示出了本发明实施例中利用DAC模块进行输入转换的工作原理；

图3示出了本发明实施例中利用脉冲宽度调制器进行输入转换的工作原理；

图4示出了本发明实施例中利用计数器或脉冲截断电路进行输入转换的工作原理；

图5示出了本发明实施例中多比特架构的存算一体单元阵列的一种结构；

图6示出了本发明实施例中多比特架构的存算一体单元阵列的另一种结构；

图7示出了本发明实施例中利用积分计数型电路实现输出转换的工作原理；

图8给出了本发明实施例中采用改变单元结构+输入形式实现4比特权值的举例；

图9给出了本发明实施例中改变单元结构+改变输出单元分辨范围的方式实现4比特权值的举例。

图10示出了本发明实施例中的输入转换单元采用脉冲截断电路与2比特DAC结合实现4比特矩阵输入的示意图；

图11示出了本发明实施例中的输出转换单元采用2比特积分计数模数转换单元以及2比特Flash ADC实现4比特输出的模数转换的示意图；

图12示出了本发明实施例中的脉冲截断电路的电路图；

图13示出了本发明实施例中的积分计数型电路的电路图。

具体实施方式

为了使本技术领域的人员更好地理解本申请方案，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分的实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本申请保护的范围。

以下在实施方式中详细叙述本发明的详细特征以及优点，其内容足以使任何本领域技术人员，了解本发明的技术内容并据以实施，且根据本说明书所揭露的内容、权利要求及图式，任何本领域技术人员可轻易地理解本发明相关的目的及优点。以下的实施例进一步详细说明本发明的观点，但非以任何观点限制本发明的范畴。

需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本申请。

图1为本发明实施例中模拟存算一体多比特精度实现结构；如图1所示，模拟存算一体多比特精度实现结构包括：顺序连接的输入转换模块、存算一体单元阵列以及输出转换模块；

所述输入转换模块用于将数字输入信号转换为模拟信号；所述存算一体单元阵列接收所述模拟信号并进行对应运算；所述输出转换模块接收所述存算一体单元阵列输出的运算结果并将所述运算结果转换为数字输出信号；

所述输入转换模块包括多个输入转换单元，每行存算一体单元对应连接一输入转换单元，输出转换模块包括多个输出转换单元，每列存算一体单元对应连接一输出转换单元；

其中，存算一体单元阵列接收由复数的SRAM、ReRAM或其他存储介质存算一体单元组成，阵列实现乘加计算并输出模拟量的计算结果。

以利用本申请中的模拟存算一体多比特精度实现结构实现神经网络运算举例，神经网络的权值预先存储在存算一体单元阵列中，将神经网络的输入信号通过输入转换模块加载在存算一体单元阵列上，实现权值与输入信号之间的乘加运算，输出信号通过输出转换模块转换为模拟计算结果，实现神经网络运算。

本申请的重点是：输入转换单元、所述存算一体单元阵列以及所述输出转换单元中的至少一者采用多比特架构。

具体可以是输入转换单元采用多比特架构、存算一体单元阵列采用多比特架构、输出转换单元采用多比特架构、输入转换单元采用多比特架构+存算一体单元阵列采用多比特架构、输入转换单元采用多比特架构+输出转换单元采用多比特架构、存算一体单元阵列采用多比特架构+输出转换单元采用多比特架构、输入转换单元采用多比特架构+存算一体单元阵列采用多比特架构+、输出转换单元采用多比特架构中的至少一种方案。

在一个可选的实施例中，将数字信号转换为模拟信号可以有数模转换器(工作原理参见图2)、脉冲宽度调制器(工作原理参见图3)、脉冲个数调制器(脉冲个数调制器可以采用计数器或脉冲截断电路，工作原理参见图4)等几种方案，在本发明实施例中，可以选用其中任意两种或三种方案进行组合，实现本发明实施例中的多比特架构的输入转换单元。

图10示出了本发明实施例中的输入转换单元采用脉冲截断电路与2比特DAC结合实现4比特矩阵输入的示意图，参见图10，脉冲截断电路与2比特DAC并联连接，输出端连接在一起，并连接至对应的一行存算一体单元，工作时，可以由脉冲截断电路先输入高2比特信息，再由DAC输入低两比特信息，实现4比特输入转换，转换后的信号如图所示，加载至对应行进行逻辑运算。

本领域技术人员可以理解的是，以上示出了输入采用脉冲截断电路与2比特DAC两种方案组合，实现多比特架构输入转换的示例，在实际应用中，也可以采用数模转换器+脉冲宽度调制器、脉冲宽度调制器+脉冲个数调制器或者三种方案组合等方案，但是，需要说明的是，当采用多种输入方案联合作用时，脉冲个数调制器与数模转换器、脉冲宽度调制器皆为并联关系，数模转换器与脉冲宽度调制器为串联关系。举例来说，当采用数模转换器与脉冲宽度调制器结合实现输入转换单元时，数模转换器与脉冲宽度调制器串联后，连接到对应行；当采用脉冲个数调制器、数模转换器、脉冲宽度调制器三者实现输入转换单元时，数模转换器与脉冲宽度调制器串联后的串联支路，与脉冲个数调制器并联，并联电路连接至对应行。

值得说明的是，本发明实施例中也可以采用其中一种方案与多比特架构的存算一体单元阵列和/或多比特架构的输出转换单元配合。

在一个可选的实施例中，多比特架构的输出转换单元采用积分计数型电路(工作原理参见图6)、ADC中的至少一者。

图11示出了本发明实施例中的输出端采用2比特积分计数模数转换单元以及2比特Flash ADC实现4比特输出的模数转换的示意图。如图11所示，2比特积分计数模数转换单元的输出端串联一2比特Flash ADC，2比特Flash ADC输出转换后的模拟信号，工作过程中，积分计数模数转换单元和ADC共同实现4比特输出，其中，2比特积分计数模数转换单元识别高2比特信息，2比特Flash ADC针对电容剩余电平识别低2比特信息，合计4比特。

其中，所述ADC为flashADC或sar ADC、Σ-δADC、流水线ADC等。

在一个可选的实施例中，参见图5中的(a)和(b)，多比特架构的存算一体单元阵列包括：用于处理低比特位的第一存算一体单元以及用于处理高比特位的第二存算一体单元，所述第一存算一体单元的输出量是所述第二存算一体单元的输出量的2ⁿ。

具体地，对于两比特的数字信息，可以通过改变模拟存算一体基本单元结构来代表2比特信息。以SRAM存算一体为例，参见图5中的(a)，两个单元的N1N2，以及N3N4的宽长比成两倍的关系，从而在相同的外部条件下，N3N4的放电量会是N1N2的两倍，从而实现了2比特的信息。(b)中类似的原理，电在高比特位中，其单元内部电容值是低比特位的两倍，即在运算过程中放电也是低比特为的两倍，从而实现了2比特的信息。

值得说明的是，在实际应用中，第一存算一体单元与第二存算一体单元一般以整行或整列的形式出现，但是，在特殊应用场合，也可以根据实际需要灵活调配，本发明实施例对此不作限制。

在一个可选的实施例中，输出转换单元的分辨范围以及最小分辨区间分时可调，调控步长是2ⁿ倍。

具体地，举例来说，输出转换单元采用ADC实现，该ADC在不同的计算周期，分辨范围以及最小分辨区间可调，可以在当前周期，先将低比特输入，进行运算转换，在下一周期，将高比特输入，同时将ADC的分辨范围以及最小分辨区间调控为当前周期的2倍，实现高低比特的分别处理。

在一个可选的实施例中，参见图7，多比特架构的输出转换单元包括用于处理低比特位的第一输出转换子单元以及用于处理高比特位的第二输出转换子单元，所述第一输出转换子单元以及所述第二输出转换子单元分别连接一列存算一体单元；所述第一输出转换子单元的分辨范围是所述第二输出转换子单元的分辨范围的2ⁿ；所述第一输出转换单元的最小分辨区间是所述第二输出转换单元的最小分辨区间的2ⁿ。

举例来说，对模数转换单元的分辨范围进行变动也可以实现多比特的数字精度。图7中的(a)给出了实现2比特权值的例子。对于阵列中结构相同的两列，在其完成乘加计算之后两列的模数转换单元的分辨范围不同，其中一个的分辨范围是另一个的一半，最小分辨区间也是另一个一半。从而在CBL[i]和CBL[i+1]输入相同的情况下，右侧的分辨范围小的模数转换单元将是左侧的二倍，代表高比特列。两个单元输出的数字结果相加即为完整的数字输出。从而实现了在不改变存储单元结构的前提下实现多比特权值。

图7中的(b)给出了2比特输入的例子。与(a)的思路相同，将输入信号分为两批，第一批输入信号产生的乘加结果用2倍的分辨范围进行模数转换，第二批用原本分辨范围进行模数转换。由此可以得到，第二批输入信号代表高比特位，第一批输入代表低比特位。两批输入的产生的两次数字输出相加，即可得到最终2比特输出结果。

图8、图9分别给出了采用改变单元结构+输入形式和改变单元结构+改变输出单元分辨范围的方式给出了实现4比特权值的举例。

为了是本领域技术人员更好地理解本申请，下面，对本申请的具体实现过程进行补充说明：

对于输入部分中将数字输入转换成模拟输入有三种方案(下述的方案1至方案3)，对于多比特结构的存算一体单元阵列有一种方案(下述方案4)，对于输出部分中将模拟输出转换为数字输出有三种方案(下述方案5至方案7)，七种方案两两组合或者任意三种组合或者任意四种组合或者任意五种组合或者任意6种组合，实现本发明中的模拟存算一体多比特精度实现结构。

值得说明的是，本申请重点保护以下方案中至少两种方案组合使用的情况。

方案1：多梯度输入电压或电流幅值

如图2所示，对于两比特的数字信息，可以通过DAC转换为有4个梯度的的电压或电流幅值来代表2比特信息。从而输入到后续计算的阵列当中。

方案2：调整输入信号时间长短

如图3所示，对于两比特的数字信息，可以通过DAC转换为有4个宽度梯度的输入脉冲来代表2比特信息。从而输入到后续阵列当中去。

方案3：调整输入信号脉冲个数

如图4所示，对于两比特的数字信息，可以通过计数器或脉冲截断电路转换为不同个数的的输入脉冲来代表2比特信息。从而输入到后续阵列当中去。

方案4：调整单元参数，不同单元代表不同比特

如图5所示，对于两比特的数字信息，可以通过改变模拟存算一体基本单元结构来代表2比特信息。以SRAM存算一体为例，下图给出两种方案。(a)中两个单元的N1N2，以及N3N4的宽长比成两倍的关系，从而在相同的外部条件下，N3N4的放电量会是N1N2的两倍，从而实现了2比特的信息。(b)中类似的原理，电在高比特位中，其单元内部电容值是低比特位的两倍，即在运算过程中放电也是低比特为的两倍，从而实现了2比特的信息。

方案5：积分计数型电路

对于CBL上的电荷进行积分计数，从而实现模拟量到数字量的转换，可以实现多比特的数字输出信号。

方案6：其他ADC

其他通用ADC，如flashADC,sar ADC等等当然也可以实现模数转换，输出多比特的数字信号。

方案7：输出分辨范围变动

如图7所示，对模数转换单元的分辨范围进行变动也可以实现多比特的数字精度。(a)给出了实现2比特权值的例子。对于阵列中结构相同的两列，在其完成乘加计算之后两列的模数转换单元的分辨范围不同，其中一个的分辨范围是另一个的一半，最小分辨区间也是另一个一半。从而在CBL[i]和CBL[i+1]输入相同的情况下，右侧的分辨范围小的模数转换单元将是左侧的二倍，代表高比特列。两个单元输出的数字结果相加即为完整的数字输出。从而实现了在不改变存储单元结构的前提下实现多比特权值。

(b)给出了2比特输入的例子。与(a)的思路相同，将输入信号分为两批，第一批输入信号产生的乘加结果用2倍的分辨范围进行模数转换，第二批用原本分辨范围进行模数转换。由此可以得到，第二批输入信号代表高比特位，第一批输入代表低比特位。两批输入的产生的两次数字输出相加，即可得到最终2比特输出结果。

通过采用上述方案中的至少两种方案组合，实现模拟存算一体输入输出权值的多比特精度的高效实现。

对于输入、输出、权值的多比特实现采用多种方案相结合的方式，使得指数上升的开销重新回归线性增长。大大提升了模拟存算一体的计算效率。下面将分类详细列举实现输入输出权值的多比特可能搭配方案。统一以实现4比特精度为例。

以输入信号的4比特实现举例，可以采用以下几种实现方式：

1、方案1与方案2相结合，数字输入的4比特的信号转换为脉冲幅值和宽度都可变的模拟输入信号。其中2比特由幅值表示，2比特由脉冲宽度表示。

2、方案1与方案3相结合，数字输入的4比特的信号转换为脉冲幅值和脉冲个数都可变的模拟输入信号。其中2比特由幅值表示，2比特由脉冲个数表示。

3、方案2与方案3相结合，数字输入的4比特的信号转换为脉冲宽度和脉冲个数都可变的模拟输入信号。其中2比特由宽度表示，2比特由脉冲个数表示。

4、方案1与方案7相结合，数字输入的4比特的信号转换为脉冲幅值和模数转换分辨的变换。详细步骤如下：输入脉冲为两个，每个代表2比特数据，第一个脉冲对应模数转换单元分辨率和第二个脉冲对应的分辨率为4倍关系，即相当于位移2比特。参考方案7中的描述。最终将两次计算的结果相加得到4比特的输出。

5、方案2与方案7相结合，数字输入的4比特的信号转换为脉冲宽度和模数转换分辨的变换。详细步骤如下：输入脉冲为两个，每个代表2比特数据，第一个脉冲对应模数转换单元分辨率和第二个脉冲对应的分辨率为4倍关系，即相当于位移2比特。参考方案7中的描述。最终将两次计算的结果相加得到4比特的输出。

6、方案3与方案7相结合，数字输入的4比特的信号转换为脉冲个数和模数转换分辨的变换。详细步骤如下：输入脉冲为6个，每三个代表2比特数据，前三个脉冲对应模数转换单元分辨率和后三个脉冲对应的分辨率为4倍关系，即相当于位移2比特。参考方案7中的描述。最终将两次计算的结果相加得到4比特的输出。

以权值的4比特实现为例，可以采用以下几种方案：

1、方案1与方案4相组合。权值的4比特由输入脉冲幅值和存储单元结构两者共同实现。其实现方法如下：如图8所示，4比特权值单元由两方案四中的高低比特单元结构组成，分位于上下两行。在实际计算的过程中，上方的行的输入信号自动比下行的输入信号大4倍，相当于对上行两个单元进行了额外的2位的移位。最终向CBL输出的信号就实现了完整的4比特权值。

2、方案2与方案4相组合。权值的4比特由输入脉冲宽度和存储单元结构两者共同实现。参考图8，上行的输入脉冲宽度比下行大4倍，即可实现2位位移，从而完成4比特精度权值。

3、方案3与方案4相组合。权值的4比特由输入脉冲个数和存储单元结构两者共同实现。参考图8，上行的输入脉冲个数比下行多4倍，即可实现2位位移，从而完成4比特精度权值。

4、方案4与方案7相组合。权值的4比特由存储单元结构和模数转换单元分辨范围两者共同实现。如图9所示。4比特权值单元由两方案四中的高低比特单元结构组成，分为左右两列。在实际计算的过程中，左列对应模数转换单元分辨范围为右侧的两倍。将两个单元输出的最终结果相加得到最终结果。从而实现了4比特权值。

以输出信号的4比特实现为例，可以采用以下几种实现方式：

1、方案5与方案6可以进行结合，使用积分计数的模数转换单元和传统ADC相结合。例如使用两比特精度的积分计数单元和2比特精度ADC组合，在积分计数电容计数结束后用普通ADC识别剩余点压，共计实现4比特精度输出。

通过采用上述技术方案，实现多比特精度输入输出权值的指数型开销降低到线性，用多种方案混合实现输入输出权值的多比特精度。

在一个可选的实施例中，参见图12，脉冲截断电路可采用与门实现，或者，脉冲截断电路采用与门以及两个反相器实现，或者，采用与门、或非门+2个反相器实现。通过采用上述的脉冲截断电路，提升驱动能力以及精度。

在一个可选的实施例中，参见图13，积分计数型电路包括：缓冲电容C₁、第一NMOS晶体管N₁、或非门、第二NMOS晶体管N₂、第三NOMS晶体管N₃、第四NOMS晶体管N₄、电容C₂、多个反相器IV0～IV2。

工作过程如虚线箭头所示，首先给出SET信号，对C₁充电到V_ref，对C₂放电到GND。完成对电路的初始化。之后SET信号撤除。

在SET信号撤除后，N₂打开，从CBL线上来的电荷注入到C₁，同时C₁上电荷转移到C₂上。此处，N₁的栅极偏压V_b是为了限制对C₂充电的速度，维持在一个稳定的流速，使其不会因为CBL上突然的大量电荷累计而造成C₂充电电压不合理波动。当C₂上电荷累积到电压值大于V_ref时，通过反馈电路，N₂关闭，N₄打开，开始对C₂开始放电。此时CBL上输入的电荷将暂存在C₁内。

由反相器和比较器构成的回路延迟，确保了在C₂电压值下降到V_ref以下之后N₄不会立刻关闭，而是会在延时的期间内，将C₂放电充分。

在延时过后，由于C₂电压小于V_ref，N₄重新关闭，N₂打开，开始下一周期的充放电循环。

通过采用上述技术方案，每次放电的单位电荷量更加稳定，提升了精度，减少误差。

本发明中应用了具体实施例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制。

还需要说明的是，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、商品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、商品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、商品或者设备中还存在另外的相同要素。

本说明书中的各个实施例均采用递进的方式描述，各个实施例之间相同相似的部分互相参见即可，每个实施例重点说明的都是与其他实施例的不同之处。尤其，对于系统实施例而言，由于其基本相似于方法实施例，所以描述的比较简单，相关之处参见方法实施例的部分说明即可。

以上所述仅是本发明的较佳实施例而已，并非对本发明做任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何本领域技术人员，在不脱离本发明技术方案的范围内，当可利用上述揭示的技术内容做出些许更动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。

Claims (8)

1.一种模拟存算一体多比特精度实现结构，其特征在于，包括：顺序连接的输入转换模块、存算一体单元阵列以及输出转换模块；

所述输入转换模块用于将数字输入信号转换为模拟信号；所述存算一体单元阵列接收所述模拟信号并进行对应运算；所述输出转换模块接收所述存算一体单元阵列输出的运算结果并将所述运算结果转换为数字输出信号；

所述输入转换模块包括多个输入转换单元，每行存算一体单元对应连接一输入转换单元，输出转换模块包括多个输出转换单元，每列存算一体单元对应连接一输出转换单元；

其中，所述输入转换单元、所述存算一体单元阵列以及所述输出转换单元中的至少一者采用多比特架构；

多比特架构的存算一体单元阵列包括：第一存算一体单元以及第二存算一体单元，所述第一存算一体单元的输出量是所述第二存算一体单元的输出量的2ⁿ。

2.根据权利要求1所述的模拟存算一体多比特精度实现结构，其特征在于，多比特架构的输入转换单元包括：数模转换器、脉冲宽度调制器、脉冲个数调制器中的至少一种。

3.根据权利要求1所述的模拟存算一体多比特精度实现结构，其特征在于，多比特架构的输入转换单元包括数模转换器、脉冲宽度调制器、脉冲个数调制器中的至少两种。

4.根据权利要求2或3所述的模拟存算一体多比特精度实现结构，其特征在于，所述脉冲个数调制器为计数器或脉冲截断电路。

5.根据权利要求1至3任一项所述的模拟存算一体多比特精度实现结构，其特征在于，多比特架构的输出转换单元采用积分计数型电路、ADC中的至少一者。

6.根据权利要求5所述的模拟存算一体多比特精度实现结构，其特征在于，所述ADC为flashADC或sar ADC。

7.根据权利要求5所述的模拟存算一体多比特精度实现结构，其特征在于，所述输出转换单元的分辨范围以及最小分辨区间分时可调，调控步长是2ⁿ倍。

8.根据权利要求1至3任一项所述的模拟存算一体多比特精度实现结构，其特征在于，多比特架构的输出转换单元包括：第一输出转换子单元以及第二输出转换子单元，所述第一输出转换子单元以及所述第二输出转换子单元分别连接一列存算一体单元；

所述第一输出转换子单元的分辨范围是所述第二输出转换子单元的分辨范围的2ⁿ；所述第一输出转换子单元的最小分辨区间是所述第二输出转换子单元的最小分辨区间的2ⁿ。

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