JP6960831B2 - センサ装置 - Google Patents

Description

本発明は、センサ装置に関する。

近年、センサ部を備えたセンサ装置が知られている（例えば、特許文献１を参照）。このようなセンサ装置では、例えば、光電素子であるセンサ部が生成した電圧をソースフォロアにより検出していた。

特開平９−２０５５８８号公報

しかしながら、光電素子の代わりに、例えば、静電容量の変化により電圧が印加された外部電極に対向する検出電極に電圧が生じるセンサ部を備えるセンサ装置では、検出電極に発生する電圧が微小であるため、ソースフォロアの後段で検出電圧を増幅して使用していた。そのため、このような従来のセンサ装置では、検出電圧とともにノイズ成分も増幅してしまい、検出精度が低下する可能性があった。

本発明は、上記問題を解決すべくなされたもので、その目的は、ノイズによる影響を低減し、検出精度を向上することができるセンサ装置を提供することにある。

上記問題を解決するために、本発明の一態様は、所定の電圧が印加された外部電極に対向する検出電極に、静電容量の変化に応じた電圧が生じるセンサ部と、直列に接続された第１のコンデンサと第２のコンデンサとを有し、前記センサ部の前記検出電極に発生した電圧を検出し、当該検出電極に発生した電圧を前記第１のコンデンサと前記第２のコンデンサとの容量比に基づいて増幅した検出信号を出力する容量型増幅回路と、前記検出電極の電圧を基準電位にリセットするリセットスイッチと、前記容量型増幅回路を、容量型増幅器として機能させるか、ボルテージフォロアとして機能させるかを切り替える切り替えスイッチと、前記リセットスイッチによって、前記検出電極の電圧を前記基準電位にリセットさせた後に、前記切り替えスイッチによって前記ボルテージフォロアとして機能させ、前記外部電極に前記所定の電圧が印加される前の前記容量型増幅回路からの出力信号である基準信号と、前記外部電極に前記所定の電圧が印加された状態における前記検出信号とをサンプルホールドしてそれぞれ保持するサンプリング部と、前記サンプリング部が保持する前記基準信号と、前記検出信号との差分を生成する減算回路とを備えるセンサ装置である。

本発明によれば、ノイズによる影響を低減し、検出精度を向上させることができる。

第１の実施形態によるセンサ装置の一例を示すブロック図である。 第１の実施形態によるセンサ装置の動作の一例を示すタイミングチャートである。 第２の実施形態によるセンサ装置の一例を示すブロック図である。 第２の実施形態によるセンサ装置の動作の一例を示すタイミングチャートである。 第３の実施形態によるセンサ装置の一例を示すブロック図である。

以下、本発明の一実施形態によるセンサ装置について、図面を参照して説明する。

［第１の実施形態］
図１は、第１の実施形態によるセンサ装置１の一例を示すブロック図である。
図１に示すように、センサ装置１は、外部電極２と、画素ブロック（４０−１、４０−２、・・・、４０−Ｎ）と、出力処理部６０と、タイミング制御部７０と、基準電圧生成部８０とを備えている。センサ装置１は、例えば、静電容量を利用して、紙幣などの紙葉類の厚みのイメージを検出するラインイメージセンサ装置である。センサ装置１は、１ライン分の画素を示す検出電圧をシリアル出力により、ＳＩＧ端子から出力する。画素ブロック（４０−１、４０−２、・・・、４０−Ｎ）と、出力処理部６０と、タイミング制御部７０と、基準電圧生成部８０とは、例えば、１チップの半導体集積回路（ＬＳＩ：Large-Scale Integration）として構成され、センサ装置１は、当該１チップの半導体集積回路（ＬＳＩ）と外部電極２とを備えている。

なお、本実施形態において、画素ブロック（４０−１、４０−２、・・・、４０−Ｎ）のそれぞれは、同一の構成であり、センサ装置１が備える任意の画素ブロックを示す場合、又は特に区別しない場合には、画素ブロック４０として説明する。

外部電極２は、画素ブロック４０の外部に配置された電極であり、後述する検出電極１１と対応して配置されている。外部電極２は、画素ブロック４０が各画素の電界（厚み）を検出する際に、所定の電圧Ｖ１が印加される。なお、本実施形態において、外部電極２は、センサ装置１が備える全ての検出電極１１に対して１つの電極として構成されている。

画素ブロック４０は、１画素分の画素の電界（厚み）を検出するブロックであり、センサ部１０と、ビットアンプ部２０と、サンプリング部３０と、リセットスイッチＳＷ１とを備えている。
センサ部１０は、外部電極２に対向する検出電極１１を備え、外部電極２と検出電極１１との間に挿入された紙幣などの紙葉類の厚みによる静電容量の変化に応じた電圧が、検出電極１１に生じる。なお、複数の画素ブロック４０が備える検出電極１１のそれぞれは、１ラインずつ画素を検出するため、直線状に配置されている。

ビットアンプ部２０（容量型増幅回路の一例）は、直列に接続されたコンデンサ２１（第１のコンデンサ）とコンデンサ２２（第２のコンデンサ）とを有し、センサ部１０の検出電極１１に発生した電圧を検出し、当該検出電極１１に発生した電圧をコンデンサ２１とコンデンサ２２との容量比に基づいて増幅した検出信号を出力する。ビットアンプ部２０は、コンデンサ２１と、コンデンサ２２と、オペアンプ２３とを備えている。

コンデンサ２１とコンデンサ２２とは、ノードＮ２を介して直列に接続されている。すなわち、コンデンサ２１は、ＧＮＤ（グランド）線（基準電位線の一例）とノードＮ２との間に接続され、コンデンサ２２は、ノードＮ３とノードＮ２との間にコンデンサ２２が接続されている。

オペアンプ２３（演算増幅器の一例）は、非反転入力端子が、ノードＮ１を介してセンサ部１０の検出電極１１と接続されている。また、オペアンプ２３は、出力端子（ノードＮ３）と反転入力端子との間にコンデンサ２２が接続され、コンデンサ２１が反転入力端子と基準電位線との間に接続されている。オペアンプ２３は、上述のようにコンデンサ２１及びコンデンサ２２と接続されることにより、非反転増幅回路として機能する。

このように、ビットアンプ部２０は、容量型の非反転増幅回路（容量型増幅器の一例）であり、検出電極１１に発生した電圧を、下記の式（１）により増幅した検出信号を出力する。

Ｇａｉｎ（利得）＝（Ｃ１＋Ｃ２）／Ｃ２ ・・・ （１）

ここで、Ｃ１は、コンデンサ２１の静電容量値を示し、Ｃ２は、コンデンサ２２の静電容量値を示している。
なお、図１において、破線の矢印は、信号の正負の向きを示しており、ビットアンプ部２０（オペアンプ２３）は、正方向の検出信号を出力する。

リセットスイッチＳＷ１は、例えば、Ｎ型チャネルＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタであり、Ｖｒｅｓｅｔ信号線と、ノードＮ１との間に接続されている。また、リセットスイッチＳＷ１は、ゲート端子（制御端子）に、ΦＲ信号線が接続されている。ここで、Ｖｒｅｓｅｔ信号は、検出電極１１を初期化（リセット）するための基準電位である。リセットスイッチＳＷ１は、検出電極１１の電圧を基準電位Ｖｒｅｓｅｔにリセットする。

例えば、リセットスイッチＳＷ１は、ΦＲ信号がＨ（ハイ）状態である場合に、オン状態（導通状態）になり、検出電極１１をリセットする。また、リセットスイッチＳＷ１は、ΦＲ信号がＬ（ロウ）状態である場合に、オフ状態（非導通状態）になる。
なお、以下の説明において、上述したＮ型チャネルＭＯＳトランジスタをＮＭＯＳトランジスタと表記して説明する。

サンプリング部３０は、ビットアンプ部２０が出力した検出信号をサンプルホールドして保持するサンプルホールド回路である。サンプリング部３０は、ＮＭＯＳトランジスタ（３１、３３）と、コンデンサ３２とを備えている。

ＮＭＯＳトランジスタ３１は、ノードＮ３と、ノードＮ４との間に接続され、ゲート端子が、ΦＳＩＮ信号線に接続されている。ＮＭＯＳトランジスタ３１は、ΦＳＩＮ信号がＨ状態である場合に、オン状態になり、ビットアンプ部２０が出力した検出信号をサンプリングして、コンデンサ３２に保持する。また、ＮＭＯＳトランジスタ３１は、ΦＳＩＮ信号がＬ状態になった場合に、オフ状態になり、ビットアンプ部２０が出力した検出信号のサンプリングを停止する。

コンデンサ３２は、ノードＮ４とＧＮＤ線との間に接続されており、サンプリングした検出信号を保持する。
ＮＭＯＳトランジスタ３３は、ノードＮ４と、共通信号線ＢＬ１との間に接続され、ゲート端子が、ΦＳＣＨ信号線に接続されている。ＮＭＯＳトランジスタ３３は、ΦＳＣＨ信号がＨ状態である場合に、オン状態になり、サンプリング部３０（コンデンサ３２）が保持する検出信号を共通信号線ＢＬ１に出力する。また、ＮＭＯＳトランジスタ３３は、ΦＳＣＨ信号線がＬ状態になった場合に、オフ状態になり、共通信号線ＢＬ１への出力を停止する。

なお、共通信号線ＢＬ１には、画素ブロック（４０−１、４０−２、・・・、４０−Ｎ）のそれぞれのサンプリング部３０が接続されている。各画素ブロック４０のサンプリング部３０は、各画素ブロック４０に対応するΦＳＣＨ信号（ΦＳＣＨ＿１信号、ΦＳＣＨ＿２信号、・・・、ΦＳＣＨ＿Ｎ信号）により、１画素ずつ共通信号線ＢＬ１に出力する。また、共通信号線ＢＬ１には、寄生容量ＳＣ１があるものとする。
また、サンプリング部３０におけるＧａｉｎ（ゲイン）は、以下の式（２）により表される。

Ｇａｉｎ ＝ Ｃｓ／（Ｃｓ＋Ｃｂｉｔｓ） ・・・ （２）

ここで、Ｃｓは、コンデンサ３２の静電容量値を示し、Ｃｂｉｔｓは、共通信号線ＢＬ１の寄生容量値を示している。
また、共通信号線ＢＬ１には、アナログスイッチＡＳ１が接続されている。
アナログスイッチＡＳ１は、共通信号線ＢＬ１とＶＲＥＦ２信号線との間に接続されている。アナログスイッチＡＳ１は、ＮＭＯＳトランジスタとＰＭＯＳトランジスタ（Ｐ型チャネルＭＯＳトランジスタ）とが抱き合わされて構成されており、制御信号により、共通信号線ＢＬ１とＶＲＥＦ２信号線との間を双方向に導通させる。アナログスイッチＡＳ１は、制御信号によりオン状態になった場合に、共通信号線ＢＬ１を基準電位ＶＲＥＦ２にする。

出力処理部６０は、共通信号線ＢＬ１を介して、各画素ブロック４０からの検出信号を、１ビット（１画素）ずつ取得し、取得した検出信号を増幅して、ＳＩＧ端子から出力する。出力処理部６０は、オペアンプ（６１、６３、６７）と、コンデンサ（６２、６６）と、抵抗（６４、６５、６８、６９）と、アナログスイッチ（ＡＳ２〜ＡＳ４）とを備えている。

オペアンプ６１は、非反転入力端子が共通信号線ＢＬ１に、出力端子（ノードＮ５）が反転入力端子に、それぞれ接続されている。オペアンプ６１は、ゲインが１倍であるボルテージフォロアとして機能し、共通信号線ＢＬ１を介して取得した検出信号と等しい信号を出力端子（ノードＮ５）に出力する。

コンデンサ６２は、ノードＮ５とノードＮ６との間に接続され、オペアンプ６１が出力した検出信号を、ノードＮ６に伝達する。コンデンサ６２は、後述するアナログスイッチＡＳ２によって、基準電位ＶＲＥＦ２にされたノードＮ６に検出信号を伝達することにより、検出信号を、基準電位ＶＲＥＦ２を基準にした信号に変換する。

アナログスイッチＡＳ２は、上述したアナログスイッチＡＳ１と同様の構成であり、ノードＮ６とＶＲＥＦ２信号線との間に接続されている。アナログスイッチＡＳ２は、制御信号により、ノードＮ６とＶＲＥＦ２信号線との間を導通させ、ノードＮ６を基準電位ＶＲＥＦ２にする。

オペアンプ６３は、非反転入力端子がノードＮ６に、反転入力端子がノードＮ７に、出力端子がノードＮ８に、それぞれ接続されている。また、抵抗６４と抵抗６５とが、ノードＮ８とＶＲＥＦ２信号線との間に直列に接続されており、オペアンプ６３は、抵抗６４と抵抗６５との抵抗比に基づいて、ノードＮ６の信号を増幅する非反転増幅回路として機能する。すなわち、オペアンプ６３は、下記の式（３）により増幅した検出信号を、ノードＮ８に出力する。

Ｇａｉｎ＝（Ｒ１＋Ｒ２）／Ｒ１ ・・・ （３）

ここで、Ｒ１は、抵抗６４の抵抗値を示し、Ｒ２は、抵抗６５の抵抗値を示している。
アナログスイッチＡＳ３は、上述したアナログスイッチＡＳ１と同様の構成であり、ノードＮ８とノードＮ９との間に接続されている。アナログスイッチＡＳ３は、制御信号により、ノードＮ８とノードＮ９との間を導通させ、コンデンサ６６に、オペアンプ６３により増幅された検出信号を保持させる。

コンデンサ６６は、ノードＮ６６とＧＮＤ線との間に接続され、オペアンプ６３により増幅された検出信号を保持する。なお、アナログスイッチＡＳ３とコンデンサ６６とは、サンプルホールド回路を構成している。

オペアンプ６７は、非反転入力端子がノードＮ９に、反転入力端子がノードＮ１０に、出力端子がノードＮ１１に、それぞれ接続されている。また、抵抗６８と抵抗６９とが、ノードＮ１１とＶＲＥＦ２信号線との間に直列に接続されており、オペアンプ６７は、抵抗６８と抵抗６９との抵抗比に基づいて、ノードＮ９の信号を増幅する非反転増幅回路として機能する。すなわち、オペアンプ６７は、下記の式（４）により、コンデンサ６６により保持されたノードＮ９の信号を、さらに増幅した検出信号を、ノードＮ１１に出力する。

Ｇａｉｎ＝（Ｒ３＋Ｒ４）／Ｒ３ ・・・ （４）

ここで、Ｒ３は、抵抗６８の抵抗値を示し、Ｒ４は、抵抗６９の抵抗値を示している。
アナログスイッチＡＳ４は、上述したアナログスイッチＡＳ１と同様の構成であり、ノードＮ１１とＳＩＧ端子との間に接続されている。アナログスイッチＡＳ４は、制御信号により、ノードＮ１１とＳＩＧ端子との間を導通させ、ＳＩＧ端子に、オペアンプ６７により増幅された検出信号を出力する。

タイミング制御部７０は、センサ装置１を制御する各種タイミング信号を生成する。例えば、タイミング制御部７０は、ＦＳ（フレームスタート）信号、及びＣＬＫ（クロック）信号などに基づいて、各画素ブロック４０に検出電極１１に発生した電圧を検出する各種タイミング信号を生成する。また、タイミング制御部７０は、ＦＳ信号などに基づいて、各画素ブロック４０から検出信号を共通信号線ＢＬ１に出力させるΦＳＣＨ信号（ΦＳＣＨ＿１信号、ΦＳＣＨ＿２信号、・・・、ΦＳＣＨ＿Ｎ信号）を生成する。タイミング制御部７０は、シフトレジスタ７１と、タイミング信号生成部７２とを備えている。

シフトレジスタ７１は、ＣＬＫ信号により、シフトされ、各画素ブロック４０から検出信号を共通信号線ＢＬ１に出力させるΦＳＣＨ信号（ΦＳＣＨ＿１信号、ΦＳＣＨ＿２信号、・・・、ΦＳＣＨ＿Ｎ信号）として、所定のパルス幅のＨ状態を順次出力する。出力されたΦＳＣＨ信号（ΦＳＣＨ＿１信号、ΦＳＣＨ＿２信号、・・・、ΦＳＣＨ＿Ｎ信号）により、各画素ブロック４０から１画素（１ビット）ずつ検出信号が共通信号線ＢＬ１に出力される。
タイミング信号生成部７２は、例えば、ΦＲ信号、ΦＳＩＮ信号、ΦＩ信号、及び、各種アナログスイッチ（ＡＳ１〜ＡＳ４）を制御する制御信号などを生成して、各構成に出力する。

基準電圧生成部８０は、センサ装置１内で使用する各種アナログ回路の基準電位（基準電圧を生成し、各構成に供給する。基準電圧生成部８０は、例えば、基準電位ＶＲＥＦ２や、基準電位Ｖｒｅｓｅｔなどの基準電位を生成する。

次に、図面を参照して、本実施形態によるセンサ装置１の動作について説明する。
図２は、本実施形態によるセンサ装置１の動作の一例を示すタイミングチャートである。
図２に示す一例は、検出電極１１の電圧を検出し、検出した検出信号をサンプリング部３０に保持するまでのセンサ装置１の動作について説明している。

図２において、波形Ｗ１は、外部電極２の電圧（外部電極電圧）の波形を示している。また、波形Ｗ２〜波形Ｗ５のそれぞれは、上から順に、ＦＳ信号の論理状態、ΦＲ信号の論理状態、ΦＳＩＮ信号の論理状態、及びΦＩ信号の論理状態を示している。なお、この図において、横軸は時間を示している。また、ΦＩ信号は、ビットアンプ部２０を動作させる制御信号（例えば、オペアンプ２３のバイアス電流をオン／オフさせる制御信号）である。

図２に示すように、タイミング信号生成部７２が、初期状態として、ΦＲ信号をＨ状態、ΦＳＩＮ信号及びΦＩ信号をＬ状態にしているものとする。この状態では、リセットスイッチＳＷ１がオン状態になり、検出電極１１の電圧を基準電位Ｖｒｅｓｅｔにリセットする。この状態で、時刻Ｔ１において、ＦＳ信号がＨ状態にされると、タイミング信号生成部７２は、時刻Ｔ２において、ΦＩ信号をＨ状態にして（波形Ｗ５参照）、オペアンプ２３の動作を開始させる。

次に、時刻Ｔ３において、タイミング信号生成部７２が、ΦＲ信号をＬ状態にすると（波形Ｗ３参照）、リセットスイッチＳＷ１がオフ状態になる。
次に、時刻Ｔ４において、タイミング信号生成部７２が、ΦＳＩＮ信号をＨ状態にすると（波形Ｗ４参照）、サンプリング部３０のＮＭＯＳトランジスタ３１がオン状態になり、ビットアンプ部２０の出力信号がコンデンサ３２に蓄積される。

次に、時刻Ｔ５において、外部電極２に所定の電圧Ｖ１が印加されると（波形Ｗ１参照）、センサ部１０の検出電極１１に、紙葉類の厚みによる静電容量の変化に応じた電圧が生じる。ビットアンプ部２０は、上述した式（１）のゲインにより、検出電極１１に生じた電圧を増幅した検出信号を、ノードＮ３に出力する。サンプリング部３０は、ＮＭＯＳトランジスタ３１を介して、検出信号をコンデンサ３２に蓄積される。

次に、時刻Ｔ６において、タイミング信号生成部７２が、外部電極２に所定の電圧Ｖ１が印加されてから所定の期間ＴＲ１経過後に、ΦＳＩＮ信号をＬ状態にする（波形Ｗ４参照）。ここで、所定の期間ＴＲ１は、オペアンプ２３によって増幅された検出信号を、サンプリング部３０のコンデンサ３２に蓄積されるのに十分な期間である。ΦＳＩＮ信号がＬ状態になると、ＮＭＯＳトランジスタ３１がオフ状態になり、サンプリング部３０のサンプルホールドが確定し、増幅された検出信号がコンデンサ３２に保持される。ここで、画素ブロック４０−１、画素ブロック４０−２、・・・、画素ブロック４０−Ｎの１ライン分の全画素の検出信号が、各サンプリング部３０に保持される。

次に、時刻Ｔ７において、タイミング信号生成部７２が、ΦＩ信号をＬ状態にして、オペアンプ２３の動作を停止させる。
また、時刻Ｔ８において、タイミング信号生成部７２が、ΦＲ信号をＨ状態にして、リセットスイッチＳＷ１をオフ状態にさせて、検出電極１１を基準電位Ｖｒｅｓｅｔにリセットする。
次に、時刻Ｔ９において、外部電極２に所定の電圧Ｖ１の印加が停止され、外部電極２の電圧（外部電極電圧）が、例えば、０Ｖになる（波形Ｗ１参照）。

次に、図１を参照して、サンプリング部３０が保持した検出信号をシリアル出力する動作について説明する。
サンプリング部３０が検出信号を保持した後、まず、タイミング信号生成部７２が、アナログスイッチＡＳ１及びアナログスイッチＡＳ２をオン状態にさせて、共通信号線ＢＬ１及びノードＮ６を基準電位ＶＲＥＦ２にする。

次に、タイミング信号生成部７２が、アナログスイッチＡＳ１及びアナログスイッチＡＳ２をオフ状態にした後、シフトレジスタ７１が、ΦＳＣＨ＿１信号をＨ状態にして、画素ブロック４０−１のＮＭＯＳトランジスタ３３をオン状態にして、サンプリング部３０が保持している検出信号を共通信号線ＢＬ１に出力させる。

次に、出力処理部６０のオペアンプ６３は、共通信号線ＢＬ１に出力された検出信号を、オペアンプ６１及びコンデンサ６２を介して取得し、上述した式（３）に示すゲインにより増幅してノードＮ８に出力する。

次に、タイミング信号生成部７２が、アナログスイッチＡＳ３をオン状態にさせて、オペアンプ６３によって増幅された検出信号をコンデンサ６６に保持させる。これにより、オペアンプ６７は、コンデンサ６６に保持された検出信号を、上述した式（４）に示すゲインにより増幅してノードＮ１１に出力する。

次に、タイミング信号生成部７２が、アナログスイッチＡＳ３をオフ状態にさせた後、アナログスイッチＡＳ４をオン状態にさせて、オペアンプ６７によって増幅された検出信号を、１画素分の検出電圧として、ＳＩＧ端子に出力させる。

次に、タイミング制御部７０は、画素ブロック４０−２について、画素ブロック４０−１と同様の処理を実行する。この場合、シフトレジスタ７１は、ＣＬＫ信号によりシフトして、ΦＳＣＨ＿２信号をＨ状態にし、出力処理部６０が、画素ブロック４０−２の検出信号を１画素分の検出電圧として、ＳＩＧ端子に出力する。
タイミング制御部７０は、このような処理を、画素ブロック４０−Ｎの検出信号をＳＩＧ端子に出力するまで繰り返す。

以上説明したように、本実施形態によるセンサ装置１は、センサ部１０と、ビットアンプ部２０（容量型増幅回路）とを備える。センサ部１０は、所定の電圧Ｖ１が印加された外部電極２に対向する検出電極１１に、静電容量の変化に応じた電圧が生じる。ビットアンプ部２０は、直列に接続されたコンデンサ２１（第１のコンデンサ）とコンデンサ２２（第２のコンデンサ）とを有し、センサ部１０の検出電極１１に発生した電圧を検出し、当該検出電極１１に発生した電圧をコンデンサ２１とコンデンサ２２との容量比に基づいて増幅した検出信号を出力する。

これにより、本実施形態によるセンサ装置１は、ビットアンプ部２０により検出電極１１に発生した電圧を増幅して検出信号として出力するため、ビットアンプ部２０の後段の処理において、例えば、熱雑音などのノイズによる影響を低減することができる。よって、本実施形態によるセンサ装置１は、検出精度を向上させることができる。

また、本実施形態によるセンサ装置１は、後段の処理において検出信号をさらに増幅することにより、ダイナミックレンジを広くすることができるとともに、ＳＮ比（信号対雑音比）を大きくすることができる。また、本実施形態によるセンサ装置１では、センサ装置１の外部で検出信号を増幅する必要がなくなるため、本実施形態によるセンサ装置１を使用したシステム全体の構成を簡略化することができる。

また、一般の半導体プロセスにおいて、コンデンサは、抵抗素子に比べて小さいサイズ（面積）で実現できるため、本実施形態によるセンサ装置１は、プロセスコストを低減することができる。

また、本実施形態によるセンサ装置１は、複数の検出電極１１が直線状に配置され、複数の検出電極１１のそれぞれに対応する複数のビットアンプ部２０を備える。
これにより、本実施形態によるセンサ装置１は、ノイズによる影響を低減し、検出精度を向上させたラインセンサを実現することができる。

［第２の実施形態］
次に、図面を参照して、第２の実施形態によるセンサ装置１ａについて説明する。
本実施形態では、第１の実施形態によるセンサ装置１にオフセットを低減する機能を追加した場合の一例について説明する。

図３は、本実施形態によるセンサ装置１ａの一例を示すブロック図である。
図３に示すように、センサ装置１ａは、外部電極２と、画素ブロック（４０ａ−１、４０ａ−２、・・・、４０ａ−Ｎ）と、減算部５０と、出力処理部６０ａと、タイミング制御部７０ａと、基準電圧生成部８０とを備えている。

なお、この図において、図１に示す第１の実施形態と同一の構成には、同一の符号を付与して、その説明を省略する。
また、本実施形態において、画素ブロック（４０ａ−１、４０ａ−２、・・・、４０ａ−Ｎ）のそれぞれは、同一の構成であり、センサ装置１ａが備える任意の画素ブロックを示す場合、又は特に区別しない場合には、画素ブロック４０ａとして説明する。

画素ブロック４０ａは、１画素分の画素の電界（厚み）を検出するブロックであり、センサ部１０と、ビットアンプ部２０ａと、サンプリング部３０ａと、リセットスイッチＳＷ１とを備えている。

ビットアンプ部２０ａ（容量型増幅回路の一例）は、上述した第１の実施形態のビットアンプ部２０と同様に、センサ部１０の検出電極１１に発生した電圧を検出し、当該検出電極１１に発生した電圧をコンデンサ２１とコンデンサ２２との容量比に基づいて増幅した検出信号を出力する。また、ビットアンプ部２０ａは、後述する切り替えスイッチＳＷ２により、容量型増幅器としての機能と、ボルテージフォロアとしての機能とを切り替え可能に構成されている。ビットアンプ部２０ａは、コンデンサ２１と、コンデンサ２２と、オペアンプ２３と、切り替えスイッチＳＷ２とを備えている。ビットアンプ部２０ａは、切り替えスイッチＳＷ２を備える点を除いて、第１の実施形態のビットアンプ部２０と同様である。

切り替えスイッチＳＷ２は、例えば、ＮＭＯＳトランジスタであり、オペアンプ２３の出力端子（ノードＮ３）と、オペアンプ２３の反転入力端子（ノードＮ２）との間に接続されている。切り替えスイッチＳＷ２は、オン状態なることで、ビットアンプ部２０ａをボルテージフォロアとして機能させる。すなわち、切り替えスイッチＳＷ２は、ビットアンプ部２０ａを、ΦＧＳ信号により、容量型増幅器として機能させるか、ボルテージフォロアとして機能させるかを切り替える。

例えば、切り替えスイッチＳＷ２は、ΦＧＳ信号がＨ状態である場合に、オン状態になり、ビットアンプ部２０ａをボルテージフォロアとして機能させる。また、切り替えスイッチＳＷ２は、ΦＧＳ信号がＬ状態である場合に、オフ状態になり、ビットアンプ部２０ａを容量型増幅器として機能させる。

サンプリング部３０ａは、ビットアンプ部２０ａが出力した検出信号をサンプルホールドして保持するサンプルホールド回路である。サンプリング部３０ａは、ビットアンプ部２０ａのオフセットを低減するために、基準信号と、外部電極２に所定の電圧が印加された状態における検出信号とをサンプルホールドしてそれぞれ保持する。ここで、基準信号は、リセットスイッチＳＷ１によって検出電極１１の電圧を基準電位Ｖｒｅｓｅｔにリセットさせた後に、切り替えスイッチＳＷ２によってボルテージフォロアとして機能させ、外部電極２に所定の電圧が印加される前のビットアンプ部２０ａからの出力信号である。
また、サンプリング部３０ａは、ＮＭＯＳトランジスタ（３１、３３、３４、３６）と、コンデンサ（３２、３５）とを備えている。

ＮＭＯＳトランジスタ３４は、ノードＮ３と、ノードＮ１２との間に接続され、ゲート端子が、ΦＲＩＮ信号線に接続されている。ＮＭＯＳトランジスタ３４は、ΦＲＩＮ信号がＨ状態である場合に、オン状態になり、ビットアンプ部２０ａが出力した基準信号をサンプリングして、コンデンサ３５に保持する。また、ＮＭＯＳトランジスタ３４は、ΦＲＩＮ信号がＬ状態になった場合に、オフ状態になり、ビットアンプ部２０ａが出力した基準信号のサンプリングを停止する。

コンデンサ３５は、ノードＮ１２とＧＮＤ線との間に接続されており、サンプリングした基準信号を保持する。
ＮＭＯＳトランジスタ３６は、ノードＮ１２と、共通信号線ＢＬ２との間に接続され、ゲート端子が、ΦＳＣＨ信号線に接続されている。ＮＭＯＳトランジスタ３６は、ΦＳＣＨ信号がＨ状態である場合に、オン状態になり、サンプリング部３０ａ（コンデンサ３５）が保持する基準信号を共通信号線ＢＬ２に出力する。また、ＮＭＯＳトランジスタ３６は、ΦＳＣＨ信号線がＬ状態になった場合に、オフ状態になり、共通信号線ＢＬ２への出力を停止する。

なお、共通信号線ＢＬ１及び共通信号線ＢＬ２には、画素ブロック（４０ａ−１、４０ａ−２、・・・、４０ａ−Ｎ）のそれぞれのサンプリング部３０ａが接続されている。各画素ブロック４０ａのサンプリング部３０ａは、各画素ブロック４０ａに対応するΦＳＣＨ信号（ΦＳＣＨ＿１信号、ΦＳＣＨ＿２信号、・・・、ΦＳＣＨ＿Ｎ信号）により、検出信号を１画素ずつ共通信号線ＢＬ１に出力し、基準信号を１画素ずつ共通信号線ＢＬ２に出力する。また、共通信号線ＢＬ１及び共通信号線ＢＬ２には、寄生容量ＳＣ２があるものとする。
また、サンプリング部３０ａにおけるＧａｉｎ（ゲイン）は、上述した式（２）と、以下の式（５）により表される。

Ｇａｉｎ ＝ Ｃｒ／（Ｃｒ＋Ｃｂｉｔｒ） ・・・ （５）

ここで、Ｃｒは、コンデンサ３５の静電容量値を示し、Ｃｂｉｔｒは、共通信号線ＢＬ２の寄生容量値を示している。
また、共通信号線ＢＬ２には、アナログスイッチＡＳ５が接続されている。
アナログスイッチＡＳ５は、上述したアナログスイッチＡＳ１と同様の構成であり、共通信号線ＢＬ２とＶＲＥＦ２信号線との間に接続されている。アナログスイッチＡＳ５は、制御信号により、共通信号線ＢＬ２とＶＲＥＦ２信号線との間を双方向に導通させる。アナログスイッチＡＳ５は、制御信号によりオン状態になった場合に、共通信号線ＢＬ２を基準電位ＶＲＥＦ２にする。

減算部５０（減算回路の一例）は、サンプリング部３０ａが保持する基準信号と、検出信号との差分を生成する。減算部５０は、検出信号から基準信号を減算した差分信号を生成する。減算部５０は、オペアンプ（５１、５２、５７）と、抵抗（５３〜５６）とを備えている。

オペアンプ５１は、非反転入力端子が共通信号線ＢＬ２に、出力端子（ノードＮ１３）が反転入力端子に、それぞれ接続されている。オペアンプ５１は、ゲインが１倍であるボルテージフォロアとして機能し、共通信号線ＢＬ２を介して取得した基準信号と等しい信号を出力端子（ノードＮ１３）に出力する。

オペアンプ５２は、非反転入力端子が共通信号線ＢＬ１に、出力端子（ノードＮ１４）が反転入力端子に、それぞれ接続されている。オペアンプ５２は、ゲインが１倍であるボルテージフォロアとして機能し、共通信号線ＢＬ１を介して取得した検出信号と等しい信号を出力端子（ノードＮ１４）に出力する。

抵抗５３は、ノードＮ１３とノードＮ１６との間に接続され、抵抗５４は、ノードＮ１６とノードＮ１７との間に接続されている。また、抵抗５５は、ノードＮ１４とノードＮ１５との間に接続され、抵抗５６は、ノードＮ１５とＶＲＥＦ２信号線との間に接続されている。
オペアンプ５７は、非反転入力端子がノードＮ１５に、反転入力端子がノードＮ１６に、出力端子がノードＮ１７に、それぞれ接続されている。ここで、抵抗５３〜抵抗５６及びオペアンプ５７は、検出信号から基準信号を減算する減算回路を構成する。オペアンプ５７は、共通信号線ＢＬ１を介して取得した検出信号から、共通信号線ＢＬ２を介して取得した基準信号を減算した差分信号を、ビットアンプ部２０ａのオフセットを除去した検出信号として、出力端子（ノードＮ１７）に出力する。

出力処理部６０ａは、減算部５０の差分信号を、各画素ブロック４０ａの検出信号として、１ビット（１画素）ずつ取得し、取得した検出信号を増幅して、ＳＩＧ端子から出力する。出力処理部６０ａは、オペアンプ６１を備えない点を除いて、第１の実施形態における出力処理部６０と同様であるため、ここではその説明を省略する。

タイミング制御部７０ａは、第１の実施形態のタイミング制御部７０と同様に、センサ装置１ａを制御する各種タイミング信号を生成する。タイミング制御部７０ａは、各種タイミング信号を生成して、例えば、以下の（Ａ）〜（Ｃ）のタイミング制御を行う。

（Ａ）リセットスイッチＳＷ１に、検出電極１１の電圧を基準電位Ｖｒｅｓｅｔにリセットさせるとともに、切り替えスイッチＳＷ２に、ビットアンプ部２０ａをボルテージフォロアとして機能させる。
（Ｂ）さらに、リセットスイッチＳＷ１に、検出電極１１の電圧を基準電位Ｖｒｅｓｅｔにリセットさせた状態を解除させ、切り替えスイッチＳＷ２に、ボルテージフォロアとしての機能を解除させた後に、サンプリング部３０ａに基準信号を保持させる。
（Ｃ）切り替えスイッチＳＷ２に、ボルテージフォロアとしての機能を解除させ、外部電極２に所定の電圧が印加されてから所定の期間ＴＲ１経過後に、サンプリング部３０ａに検出信号を保持させる。

タイミング制御部７０ａは、シフトレジスタ７１と、タイミング信号生成部７２ａとを備えている。
タイミング信号生成部７２ａは、例えば、ΦＲ信号、ΦＧＳ信号、ΦＲＩＮ信号、ΦＳＩＮ信号、ΦＩ信号、及び、各種アナログスイッチ（ＡＳ１〜ＡＳ５）を制御する制御信号などを生成して、各構成に出力する。

次に、図面を参照して、本実施形態によるセンサ装置１ａの動作について説明する。
図４は、本実施形態によるセンサ装置１ａの動作の一例を示すタイミングチャートである。
図４に示す一例は、検出電極１１の電圧を検出し、検出した検出信号をサンプリング部３０ａに保持するまでのセンサ装置１ａの動作について説明している。

図４において、波形Ｗ１１は、外部電極２の電圧（外部電極電圧）の波形を示している。また、波形Ｗ１２〜波形Ｗ１７のそれぞれは、上から順に、ＦＳ信号の論理状態、ΦＲ信号の論理状態、ΦＲＩＮ信号の論理状態、ΦＳＩＮ信号の論理状態、ΦＧＳ信号の論理状態、及びΦＩ信号の論理状態を示している。なお、この図において、横軸は時間を示している。

図４に示すように、タイミング信号生成部７２ａが、初期状態として、ΦＲ信号をＨ状態、ΦＳＩＮ信号及びΦＩ信号をＬ状態にしているものとする。この状態では、リセットスイッチＳＷ１がオン状態になり、検出電極１１の電圧を基準電位Ｖｒｅｓｅｔにリセットする。この状態で、時刻Ｔ１１において、ＦＳ信号がＨ状態にされると、タイミング信号生成部７２ａは、時刻Ｔ１２において、ΦＩ信号及びΦＧＳ信号をＨ状態にする（波形Ｗ１７及び波形Ｗ１６参照）。これにより、タイミング信号生成部７２ａは、オペアンプ２３の動作を開始させるとともに、切り替えスイッチＳＷ２をオン状態にして、ビットアンプ部２０ａをボルテージフォロアとして機能させる。

次に、時刻Ｔ１３において、タイミング信号生成部７２ａが、ΦＲ信号をＬ状態にすると（波形Ｗ１３参照）、リセットスイッチＳＷ１がオフ状態になる。
次に、時刻Ｔ１４において、タイミング信号生成部７２ａが、ΦＲＩＮ信号をＨ状態にすると（波形Ｗ１４参照）、サンプリング部３０ａのＮＭＯＳトランジスタ３４がオン状態になり、ビットアンプ部２０ａの出力信号（基準信号）がコンデンサ３５に蓄積される。

次に、タイミング信号生成部７２ａが、時刻Ｔ１５において、ΦＧＳ信号をＬ状態にし（波形Ｗ１６参照）、時刻Ｔ１６において、ΦＲＩＮ信号をＬ状態にする（波形Ｗ１４参照）。これにより、ＮＭＯＳトランジスタ３４がオフ状態になり、ΦＲＩＮ信号によるサンプルホールドが確定し、ΦＲ信号及びΦＧＳ信号がＨ状態からＬ状態に遷移する際のノイズを含む基準信号が、コンデンサ３５に保持される。ここで、画素ブロック４０ａ−１、画素ブロック４０ａ−２、・・・、画素ブロック４０ａ−Ｎの１ライン分の全画素の基準信号が、各サンプリング部３０ａに保持される。
また、ΦＧＳ信号がＬ状態になることにより、切り替えスイッチＳＷ２をオフ状態になり、ビットアンプ部２０ａは、容量型増幅器として機能する。

次に、時刻Ｔ１７において、タイミング信号生成部７２ａが、ΦＳＩＮ信号をＨ状態にすると（波形Ｗ１５参照）、サンプリング部３０ａのＮＭＯＳトランジスタ３１がオン状態になり、ビットアンプ部２０ａの出力信号がコンデンサ３２に蓄積される。

次に、時刻Ｔ１８において、外部電極２に所定の電圧Ｖ１が印加されると（波形Ｗ１１参照）、センサ部１０の検出電極１１に、紙葉類の厚みによる静電容量の変化に応じた電圧が生じる。ビットアンプ部２０ａは、上述した式（１）のゲインにより、検出電極１１に生じた電圧を増幅した検出信号を、ノードＮ３に出力し、増幅した検出信号がＮＭＯＳトランジスタ３１を介してコンデンサ３２に蓄積される。

次に、時刻Ｔ１９において、タイミング信号生成部７２ａが、外部電極２に所定の電圧Ｖ１が印加されてから所定の期間ＴＲ１経過後に、ΦＳＩＮ信号をＬ状態にする（波形Ｗ１５参照）。ここで、所定の期間ＴＲ１は、オペアンプ２３によって増幅された検出信号を、サンプリング部３０ａのコンデンサ３２に蓄積されるのに十分な期間である。ΦＳＩＮ信号がＬ状態になると、ＮＭＯＳトランジスタ３１がオフ状態になり、ΦＳＩＮ信号によるサンプルホールドが確定し、増幅された検出信号がコンデンサ３２に保持される。ここで、画素ブロック４０ａ−１、画素ブロック４０ａ−２、・・・、画素ブロック４０ａ−Ｎの１ライン分の全画素の検出信号が、各サンプリング部３０ａに保持される。

このように、サンプリング部３０ａは、リセットスイッチＳＷ１が検出電極１１の電圧を基準電位Ｖｒｅｓｅｔにリセットするとともに、切り替えスイッチＳＷ２がビットアンプ部２０ａをボルテージフォロアとして機能させ、さらに、リセットスイッチＳＷ１が検出電極１１の電圧を基準電位Ｖｒｅｓｅｔにリセットした状態を解除し、切り替えスイッチＳＷ２がボルテージフォロアとしての機能を解除した後に、基準信号を保持する。そして、サンプリング部３０ａは、切り替えスイッチＳＷ２がボルテージフォロアとしての機能を解除し、外部電極２に所定の電圧が印加されてから所定の期間経過後に、検出信号を保持する。

次に、時刻Ｔ２０において、タイミング信号生成部７２ａが、ΦＩ信号をＬ状態にして、オペアンプ２３の動作を停止させる。
また、時刻Ｔ２１において、タイミング信号生成部７２ａが、ΦＲ信号をＨ状態にして、リセットスイッチＳＷ１をオン状態にさせて、検出電極１１を基準電位Ｖｒｅｓｅｔにリセットする。
次に、時刻Ｔ２２において、外部電極２に所定の電圧Ｖ１の印加が停止され、外部電極２の電圧（外部電極電圧）が、例えば、０Ｖになる（波形Ｗ１１参照）。

次に、図３を参照して、サンプリング部３０ａが保持した検出信号と基準信号との差分を生成し、当該差分を、オフセットを除去した検出信号として、シリアル出力する動作について説明する。
サンプリング部３０ａが検出信号及び基準信号を保持した後、まず、タイミング信号生成部７２ａが、アナログスイッチＡＳ１、アナログスイッチＡＳ５、及びアナログスイッチＡＳ２をオン状態にさせて、共通信号線ＢＬ１、共通信号線ＢＬ２、及びノードＮ６を基準電位ＶＲＥＦ２にする。

次に、タイミング信号生成部７２ａが、アナログスイッチＡＳ１、アナログスイッチＡＳ５、及びアナログスイッチＡＳ２をオフ状態にした後、シフトレジスタ７１が、ΦＳＣＨ＿１信号をＨ状態にする。これにより、タイミング信号生成部７２ａは、画素ブロック４０ａ−１のＮＭＯＳトランジスタ３３をオン状態にして、サンプリング部３０ａが保持している検出信号を共通信号線ＢＬ１に出力させるとともに、画素ブロック４０ａ−１のＮＭＯＳトランジスタ３６をオン状態にして、サンプリング部３０ａが保持している基準信号を共通信号線ＢＬ２に出力させる。

次に、減算部５０は、検出信号から基準信号を減算した差分信号を生成して、ノードＮ１７に出力する。
次に、出力処理部６０ａは、減算部５０の差分信号を、検出信号として、取得し、取得した検出信号を増幅して、ＳＩＧ端子から出力する。

次に、タイミング制御部７０ａは、画素ブロック４０ａ−２について、画素ブロック４０ａ−１と同様の処理を実行する。この場合、シフトレジスタ７１は、ＣＬＫ信号によりシフトして、ΦＳＣＨ＿２信号をＨ状態にし、出力処理部６０ａが、画素ブロック４０ａ−２の検出信号を１画素分の検出電圧として、ＳＩＧ端子に出力する。
タイミング制御部７０ａは、このような処理を、画素ブロック４０ａ−Ｎの検出信号をＳＩＧ端子に出力するまで繰り返す。

以上説明したように、本実施形態によるセンサ装置１ａは、センサ部１０と、ビットアンプ部２０ａ（容量型増幅回路）と、リセットスイッチＳＷ１と、切り替えスイッチＳＷ２と、サンプリング部３０ａと、減算部５０（減算回路）とを備える。センサ部１０は、所定の電圧Ｖ１が印加された外部電極２に対向する検出電極１１に、静電容量の変化に応じた電圧が生じる。ビットアンプ部２０ａは、直列に接続されたコンデンサ２１（第１のコンデンサ）とコンデンサ２２（第２のコンデンサ）とを有し、センサ部１０の検出電極１１に発生した電圧を検出し、当該検出電極１１に発生した電圧をコンデンサ２１とコンデンサ２２との容量比に基づいて増幅した検出信号を出力する。リセットスイッチＳＷ１は、検出電極１１の電圧を基準電位Ｖｒｅｓｅｔにリセットする。切り替えスイッチＳＷ２は、ビットアンプ部２０ａを、容量型増幅器として機能させるか、ボルテージフォロアとして機能させるかを切り替える。サンプリング部３０ａは、基準信号と、外部電極２に所定の電圧が印加された状態における検出信号とをサンプルホールドしてそれぞれ保持する。ここで、基準信号は、リセットスイッチＳＷ１によって、検出電極１１の電圧を基準電位Ｖｒｅｓｅｔにリセットさせた後に、切り替えスイッチＳＷ２によってボルテージフォロアとして機能させ、外部電極２に所定の電圧が印加される前のビットアンプ部２０ａからの出力信号である。減算部５０は、サンプリング部３０ａが保持する基準信号と、検出信号との差分を生成する。

これにより、本実施形態によるセンサ装置１ａは、第１の実施形態と同様の効果を奏し、ノイズによる影響を低減して、検出精度を向上させることができる。
また、本実施形態によるセンサ装置１ａは、減算部５０が基準信号と検出信号との差分を生成するため、検出信号からビットアンプ部２０ａのオフセットを低減することができる。そのため、本実施形態によるセンサ装置１ａは、さらに検出精度を向上させることができる。

また、本実施形態では、ビットアンプ部２０ａは、出力端子と反転入力端子との間にコンデンサ２２が接続され、コンデンサ２１が反転入力端子とＧＮＤ線（基準電位線）との間に接続され、非反転入力端子に検出電極１１が接続されたオペアンプ２３（演算増幅器）を含む非反転増幅回路である。減算部５０は、検出信号から基準信号を減算した差分信号を生成する。
これにより、本実施形態によるセンサ装置１ａは、簡易な構成により、オフセットを低減しつつ、検出電極１１に発生した電圧を増幅することができる。

また、本実施形態では、サンプリング部３０ａは、リセットスイッチＳＷ１が検出電極１１の電圧を基準電位Ｖｒｅｓｅｔにリセットするとともに、切り替えスイッチＳＷ２がビットアンプ部２０ａをボルテージフォロアとして機能させ、さらに、リセットスイッチＳＷ１が検出電極１１の電圧を基準電位Ｖｒｅｓｅｔにリセットした状態を解除し、切り替えスイッチＳＷ２がボルテージフォロアとしての機能を解除した後に、基準信号を保持する。また、サンプリング部３０ａは、切り替えスイッチＳＷ２がボルテージフォロアとしての機能を解除し、外部電極２に所定の電圧Ｖ１が印加されてから所定の期間経過後（期間ＴＲ１経過後）に、検出信号を保持する。

これにより、サンプリング部３０ａは、リセットスイッチＳＷ１及び切り替えスイッチＳＷ２の切り替えノイズを含む基準信号を保持する。そのため、本実施形態によるセンサ装置１ａは、検出信号と基準信号との差分により、オフセットとともに、リセットスイッチＳＷ１及び切り替えスイッチＳＷ２の切り替えノイズを低減することができる。

また、本実施形態によるセンサ装置１ａは、タイミング制御部７０ａを備える。タイミング制御部７０ａは、以下の（Ａ）〜（Ｃ）のタイミング制御を行う。
（Ａ）リセットスイッチＳＷ１に、検出電極１１の電圧を基準電位Ｖｒｅｓｅｔにリセットさせるとともに、切り替えスイッチＳＷ２に、ビットアンプ部２０ａをボルテージフォロアとして機能させる。
（Ｂ）さらに、リセットスイッチＳＷ１に、検出電極１１の電圧を基準電位Ｖｒｅｓｅｔにリセットさせた状態を解除させ、切り替えスイッチＳＷ２に、ボルテージフォロアとしての機能を解除させた後に、サンプリング部３０ａに基準信号を保持させる。
（Ｃ）切り替えスイッチＳＷ２に、ボルテージフォロアとしての機能を解除させ、外部電極２に所定の電圧が印加されてから所定の期間ＴＲ１経過後に、サンプリング部３０ａに検出信号を保持させる。

これにより、本実施形態によるセンサ装置１ａは、検出信号と基準信号との差分により、オフセットとともに、上述したようにリセットスイッチＳＷ１及び切り替えスイッチＳＷ２の切り替えノイズを低減することができる。また、本実施形態によるセンサ装置１ａは、タイミング制御部７０ａを備えるため、複雑なタイミング制御を外部から行う必要がない。

［第３の実施形態］
次に、図面を参照して、第３の実施形態によるセンサ装置１ｂについて説明する。
本実施形態では、第２の実施形態によるビットアンプ部２０ａの変形例について説明する。

図５は、本実施形態によるセンサ装置１ｂの一例を示すブロック図である。
図５に示すように、センサ装置１ｂは、外部電極２と、画素ブロック（４０ｂ−１、４０ｂ−２、・・・、４０ｂ−Ｎ）と、減算部５０ａと、出力処理部６０ａと、タイミング制御部７０ａと、基準電圧生成部８０とを備えている。

なお、この図において、図３に示す第２の実施形態と同一の構成には、同一の符号を付与して、その説明を省略する。
また、本実施形態において、画素ブロック（４０ｂ−１、４０ｂ−２、・・・、４０ｂ−Ｎ）のそれぞれは、同一の構成であり、センサ装置１ｂが備える任意の画素ブロックを示す場合、又は特に区別しない場合には、画素ブロック４０ｂとして説明する。

画素ブロック４０ｂは、１画素分の画素の電界（厚み）を検出するブロックであり、センサ部１０と、ビットアンプ部２０ｂと、サンプリング部３０ａと、リセットスイッチＳＷ１とを備えている。

ビットアンプ部２０ｂ（容量型増幅回路の一例）は、上述した第２の実施形態のビットアンプ部２０ａと同様に、センサ部１０の検出電極１１に発生した電圧を検出し、当該検出電極１１に発生した電圧をコンデンサ２１とコンデンサ２２との容量比に基づいて増幅した検出信号を出力する。ビットアンプ部２０ｂは、コンデンサ２１と、コンデンサ２２と、オペアンプ２３と、切り替えスイッチＳＷ２とを備えている。ビットアンプ部２０ｂは、出力端子と反転入力端子との間にコンデンサ２２が接続され、コンデンサ２１が反転入力端子と検出電極１１との間に接続され、非反転入力端子にＶｒｅｓｅｔ信号線（基準電位線）が接続されたオペアンプ２３を含む反転増幅回路である。ここで、ビットアンプ部２０ｂ（オペアンプ２３）は、反転信号として負方向の検出信号を出力する。

オペアンプ２３は、反転入力端子がコンデンサ２１を介してノードＮ１に、非反転端子が、Ｖｒｅｓｅｔ信号線に接続されている。

減算部５０ａ（減算回路の一例）は、サンプリング部３０ａが保持する基準信号と、検出信号との差分を生成する。減算部５０ａは、基準信号から検出信号を減算した差分信号を生成する。減算部５０ａは、オペアンプ（５１ａ、５２ａ、５７）と、抵抗（５３〜５６）とを備えている。

オペアンプ５１ａは、非反転入力端子が共通信号線ＢＬ１に、出力端子（ノードＮ１３）が反転入力端子に、それぞれ接続されている。
オペアンプ５２ａは、非反転入力端子が共通信号線ＢＬ２に、出力端子（ノードＮ１４）が反転入力端子に、それぞれ接続されている。

抵抗５３〜抵抗５６及びオペアンプ５７は、基準信号から検出信号を減算する減算回路を構成する。オペアンプ５７は、共通信号線ＢＬ２を介して取得した基準信号から、共通信号線ＢＬ１を介して取得した検出信号を減算した差分信号を、ビットアンプ部２０ｂのオフセットを除去した検出信号として、出力端子（ノードＮ１７）に出力する。

なお、本実施形態によるセンサ装置１ｂの動作は、ビットアンプ部２０ｂが反転増幅回路になり、減算部５０ａが、基準信号から検出信号を減算する点を除いて第２の実施形態と同様であるため、ここではその説明を省略する。

以上説明したように、本実施形態によるセンサ装置１ｂは、センサ部１０と、ビットアンプ部２０ｂ（容量型増幅回路）と、リセットスイッチＳＷ１と、切り替えスイッチＳＷ２と、サンプリング部３０ａと、減算部５０ａ（減算回路）とを備える。
これにより、本実施形態によるセンサ装置１ｂは、第１及び第２の実施形態と同様の効果を奏し、ノイズによる影響を低減して、検出精度を向上させることができる。
また、本実施形態によるセンサ装置１ｂは、減算部５０ａが基準信号と検出信号との差分を生成するため、検出信号からビットアンプ部２０ｂのオフセットを低減することができる。そのため、本実施形態によるセンサ装置１ｂは、さらに検出精度を向上させることができる。

また、本実施形態では、ビットアンプ部２０ｂは、出力端子と反転入力端子との間にコンデンサ２２が接続され、コンデンサ２１が反転入力端子と検出電極１１との間に接続され、非反転入力端子にＶｒｅｓｅｔ信号線（基準電位線）が接続されたオペアンプ２３を含む反転増幅回路である。減算部５０ａは、基準信号から検出信号を減算した差分信号を生成する。
これにより、本実施形態によるセンサ装置１ｂは、簡易な構成により、オフセットを低減しつつ、検出電極１１に発生した電圧を増幅することができる。

なお、本発明は、上記の各実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲で変更可能である。
例えば、上記の各実施形態において、タイミング制御部７０（７０ａ）が各種タイミング信号を生成する例を説明したが、これに限定されるものではなく、タイミング制御部７０（７０ａ）が生成する各種タイミング信号の一部又は全部を外部から供給されるようにしてもよい。

また、上記の各実施形態において、基準電圧生成部８０が基準電位Ｖｒｅｓｅｔ、基準電位ＶＲＥＦ２などの基準電圧を生成する例を説明したが、これに限定されるものではなく、基準電圧生成部８０が生成する基準電圧の一部又は全部を外部から供給されるようにしてもよい。

また、上記の各実施形態において、画素ブロック４０（４０ａ、４０ｂ）は、全画素一括で、検出信号を検出して、サンプリング部３０（３０ａ）に保持した後に、順次シリアル出力する例を説明したが、これに限定されるものではない。タイミング制御部７０（７０ａ）は、例えば、画素ブロック４０（４０ａ、４０ｂ）が１画素（１ビット）ずつ検出信号を検出しながら順次出力するように、タイミング制御してもよい。

また、上記の各実施形態において、出力処理部６０（６０ａ）は、検出信号を２段に分けて増幅する例を説明したが、これに限定されるものではない。例えば、１段の増幅により、十分なダイナミックレンジが確保できる場合には、出力処理部６０（６０ａ）は、１段で増幅するようにしてもよい。

また、上記の各実施形態において、センサ装置１（１ａ、１ｂ）は、ラインイメージセンサ装置である場合の例を説明したが、これに限定されるものではなく、２次元イメージセンサ装置であってもよい。
また、上記の各実施形態において、外部電極２は、センサ装置１が備える全ての検出電極１１に対して１つの電極として構成されている例を説明したが、これに限定されるものではなく、例えば、複数の電極に分割されて構成されてもよい。また、外部電極２は、例えば、複数の検出電極１１のそれぞれに対応した複数の電極として構成されてもよい。
また、上記の第１の実施形態において、ビットアンプ部２０は、非反転増幅回路で構成する例を説明したが、第２の実施形態のように、反転増幅回路で構成するようにしてもよい。

また、上述のタイミング制御部７０（７０ａ）は、内部に、コンピュータシステムを有していてもよい。そしてこのとき、上述したセンサ部１０の出力検出の処理過程は、プログラムの形式でコンピュータ読み取り可能な記録媒体に記憶されており、このプログラムをコンピュータが読み出して実行することによって、上記処理が行われる。ここでコンピュータ読み取り可能な記録媒体とは、磁気ディスク、光磁気ディスク、ＣＤ−ＲＯＭ、ＤＶＤ−ＲＯＭ、半導体メモリ等をいう。また、このコンピュータプログラムを通信回線によってコンピュータに配信し、この配信を受けたコンピュータが当該プログラムを実行するようにしてもよい。

１、１ａ、１ｂ センサ装置
２ 外部電極
１０ センサ部
１１ 検出電極
２０、２０ａ、２０ｂ ビットアンプ部
２１、２２、３２、３５、６２、６６ コンデンサ
２３、５１、５１ａ、５２、５２ａ、５７、６１、６３、６７ オペアンプ
３０、３０ａ サンプリング部
３１、３３、３４、３６ ＮＭＯＳトランジスタ
４０、４０ａ、４０ｂ、４０−１、４０ａ−１、４０ｂ−１、４０−２、４０ａ−２、４０ｂ−２、４０−Ｎ、４０ａ−Ｎ、４０ｂ−Ｎ 画素ブロック
５０、５０ａ 減算部
５３〜５６、６４、６５、６８、６９ 抵抗
６０、６０ａ 出力処理部
７０、７０ａ タイミング制御部
７１ シフトレジスタ
７２、７２ａ タイミング信号生成部
８０ 基準電圧生成部
ＡＳ１〜ＡＳ５ アナログスイッチ
ＢＬ１、ＢＬ２ 共通信号線
ＳＣ１、ＳＣ２ 寄生容量
ＳＷ１ リセットスイッチ
ＳＷ２ 切り替えスイッチ

Claims (6)

1. 所定の電圧が印加された外部電極に対向する検出電極に、静電容量の変化に応じた電圧が生じるセンサ部と、
   直列に接続された第１のコンデンサと第２のコンデンサとを有し、前記センサ部の前記検出電極に発生した電圧を検出し、当該検出電極に発生した電圧を前記第１のコンデンサと前記第２のコンデンサとの容量比に基づいて増幅した検出信号を出力する容量型増幅回路と、
   前記検出電極の電圧を基準電位にリセットするリセットスイッチと、
   前記容量型増幅回路を、容量型増幅器として機能させるか、ボルテージフォロアとして機能させるかを切り替える切り替えスイッチと、
   前記リセットスイッチによって、前記検出電極の電圧を前記基準電位にリセットさせた後に、前記切り替えスイッチによって前記ボルテージフォロアとして機能させ、前記外部電極に前記所定の電圧が印加される前の前記容量型増幅回路からの出力信号である基準信号と、前記外部電極に前記所定の電圧が印加された状態における前記検出信号とをサンプルホールドしてそれぞれ保持するサンプリング部と、
   前記サンプリング部が保持する前記基準信号と、前記検出信号との差分を生成する減算回路と
   を備えるセンサ装置。
2. 前記容量型増幅回路は、出力端子と反転入力端子との間に前記第２のコンデンサが接続され、前記第１のコンデンサが前記反転入力端子と基準電位線との間に接続され、非反転入力端子に前記検出電極が接続された演算増幅器を含む非反転増幅回路であり、
   前記減算回路は、前記検出信号から前記基準信号を減算した差分信号を生成する
   請求項１に記載のセンサ装置。
3. 前記容量型増幅回路は、出力端子と反転入力端子との間に前記第２のコンデンサが接続され、前記第１のコンデンサが前記反転入力端子と前記検出電極との間に接続され、非反転入力端子に基準電位線が接続された演算増幅器を含む反転増幅回路であり、
   前記減算回路は、前記基準信号から前記検出信号を減算した差分信号を生成する
   請求項１に記載のセンサ装置。
4. 前記サンプリング部は、
   前記リセットスイッチが前記検出電極の電圧を前記基準電位にリセットするとともに、前記切り替えスイッチが前記容量型増幅回路を前記ボルテージフォロアとして機能させ、さらに、前記リセットスイッチが前記検出電極の電圧を前記基準電位にリセットした状態を解除し、前記切り替えスイッチが前記ボルテージフォロアとしての機能を解除した後に、前記基準信号を保持し、
   前記切り替えスイッチが前記ボルテージフォロアとしての機能を解除し、前記外部電極に前記所定の電圧が印加されてから所定の期間経過後に、前記検出信号を保持する
   請求項１から請求項３のいずれか一項に記載のセンサ装置。
5. 前記リセットスイッチに、前記検出電極の電圧を前記基準電位にリセットさせるとともに、前記切り替えスイッチに、前記容量型増幅回路を前記ボルテージフォロアとして機能させ、
   さらに、前記リセットスイッチに、前記検出電極の電圧を前記基準電位にリセットさせた状態を解除させ、前記切り替えスイッチに、前記ボルテージフォロアとしての機能を解除させた後に、前記サンプリング部に前記基準信号を保持させ、
   前記切り替えスイッチに、前記ボルテージフォロアとしての機能を解除させ、前記外部電極に前記所定の電圧が印加されてから所定の期間経過後に、前記サンプリング部に前記検出信号を保持させる
   タイミング制御を行うタイミング制御部を備える請求項１から請求項４のいずれか一項に記載のセンサ装置。
6. 複数の前記検出電極が直線状に配置され、
   前記複数の検出電極のそれぞれに対応する複数の前記容量型増幅回路を備える
   請求項１から請求項５のいずれか一項に記載のセンサ装置。
   

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