JP2005159511A - 増幅回路 - Google Patents
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Abstract
【課題】 差動増幅器の入力オフセット電圧のリセット回数を低減し回路動作効率を改善する。
【解決手段】 差動増幅器(OP)の出力ノード(N3)と反転入力ノード(N2)の間に直列にスイッチング素子(S2,S3)を接続し、かつ反転入力ノードN2と定電位ノードの間に容量素子(C1)を接続する。容量素子にオフセット電圧(VOS)を差動増幅器のボルテージフォロア動作により格納する。増幅動作時、この容量素子に接続されるスイッチング素子(S2)を非導通状態とし、かつその他方導通端子を、スイッチング素子(S24)を介して基準電圧源(VR)に結合する。
【選択図】 図9
【解決手段】 差動増幅器(OP)の出力ノード(N3)と反転入力ノード(N2)の間に直列にスイッチング素子(S2,S3)を接続し、かつ反転入力ノードN2と定電位ノードの間に容量素子(C1)を接続する。容量素子にオフセット電圧(VOS)を差動増幅器のボルテージフォロア動作により格納する。増幅動作時、この容量素子に接続されるスイッチング素子(S2)を非導通状態とし、かつその他方導通端子を、スイッチング素子(S24)を介して基準電圧源(VR)に結合する。
【選択図】 図9
Description
この発明は、差動増幅器を利用する増幅回路に関し、特に、差動増幅器のオフセット電圧が補償された増幅回路に関する。
差動増幅器は、入力ノード対に与えられた信号を差動的に増幅する増幅器であり、演算増幅器および比較器として広く用いられている。この差動増幅器は、入力信号対の同相ノイズを差動増幅動作により相殺でき、また、差動動作により小振幅信号を正確に増幅することができるという利点を有している。
しかしながら、差動増幅器においては、差動段またはカレントミラー段を構成するトランジスタ対のしきい値電圧の不一致などのトランジスタ特性の不整合により、固有のオフセット電圧が存在し、このオフセット電圧が増幅動作時の出力誤差として現れる。通常、オフセット電圧の補償には、差動増幅器を電圧フォロアとして動作させ、そのオフセット電圧を容量素子に充電し、この容量素子の充電電圧を入力オフセット電圧として利用する構成が用いられる。入力オフセット電圧は、信号入力が存在しないときに出力電圧を予め定められた基準レベルに設定するためにその入力端子間に印加すべき電圧である。
このような容量素子を利用して差動増幅器の入力にオフセット電圧を生成してオフセット電圧を補償する構成は、たとえば特許文献1(特開平6−125228号公報)、特許文献2(特開昭56−104509号公報)、および特許文献3(特開昭56−120220号公報)に示されている。
特開平6−125228号公報、
特開昭56−104509号公報、
特開昭56−120220号公報
特許文献1においては、A/D変換(アナログ/デジタル変換)を行なう2段のカスケード接続される演算増幅器において、系全体のオフセット電圧を検出するために、これらの演算増幅器をすべて電圧フォロアとして動作させ、入力電圧を接地電圧に固定して、これらの2段の演算増幅器のオフセット電圧をオフセット電圧用キャパシタに充電する。サンプル動作時においては、これらの演算増幅器の出力および反転入力を切離し、初段演算増幅器に入力信号を印加し、またこの初段演算増幅器の反転入力にオフセット電圧用キャパシタを結合する。次段の出力段演算増幅器に、初段演算増幅器の出力信号を印加し、その反転入力に比較基準電圧を供給する。この出力段演算増幅器の非反転入力には、ホールド用の容量素子が設けられる。オフセット電圧検出動作時において、このホールド用容量素子に初段演算増幅器のオフセット電圧が保持される。
サンプル動作時においては、初段演算増幅器の非反転入力にアナログ入力信号を与え、その出力と反転入力の間に、オフセット電圧用容量素子を直列に結合する。出力段演算増幅器の反転入力へ、比較基準電圧が印加される。
初段演算増幅器の反転入力と出力との間にオフセット電圧用容量素子を直列に接続することにより、入力アナログ信号に依存することなく、演算増幅器全体のオフセット電圧成分をキャンセルすることを図る。すなわち、オフセット電圧用容量素子を、初段演算増幅器の出力と反転入力の間に直列に接続することにより、入力信号に依存して、初段演算増幅器の反転入力電圧をシフトさせ、応じて、出力段演算増幅器の非反転入力の電圧(ホールド用容量素子の充電電圧)も同様にシフトさせる。応じて、出力段演算増幅器の非反転入力電圧を、初段演算増幅器の入力電圧に対して、出力段演算増幅器のオフセット電圧分シフトさせた電圧レベルに設定する。また、初段演算増幅器においては、その非反転入力の電圧と反転入力の間の電圧差を、初段演算増幅器のオフセット電圧とする。入力アナログ電圧の電圧レベルに依存することなく確実に、各演算増幅器のオフセット電圧をキャンセルすることを図る。
ホールド動作時においては、初段演算増幅器と出力段演算増幅器とを分離し、ホールド用容量素子に蓄積された電圧を用いて、比較基準電圧を逐次変化させて、逐次比較動作を行なって、入力アナログ信号をディジタル信号に変換する。ホールド用容量素子には、出力段演算増幅器のオフセット電圧成分が保持されており、その出力段演算増幅器の反転入力へ与えられる比較基準電圧との比較動作時に、出力段演算増幅器においてそのオフセット電圧成分がキャンセルされる。
この特許文献1に示される構成においては、オフセット電圧用容量素子のホールド能力を考慮する場合、オフセットキャンセル動作は比較動作ごとに行なうのが望ましいと述べている。従って、この特許文献1の構成においては、各比較サイクル毎にオフセット電圧検出・設定のオフセット電圧リセットサイクルを実行する必要があり、その間入力信号に対する処理を停止する必要があり、処理効率が低下するという問題が生じる。
したがって、この特許文献1に示される構成においては、A/Dコンバータにおいて、逐次比較動作時において比較サイクルが、このオフセットキャンセルのためのオフセット電圧リセットサイクルのために長くなり、高速A/D変換を行なうのが困難となる。
特許文献2に示される構成においては、演算増幅器入力に対して入力ノードと直列に設けられる入力コンデンサと、出力と反転入力とを結合するフィードバックループに対して設けられるフィードバックコンデンサとの2つの容量素子が設けられる。入力リセットスイッチにより演算増幅器の非反転入力を接地した状態で、フィードバックループをフィードバックシャントスイッチによりフィードバックループを閉じ、また、フィードバックリセットスイッチによりフィードバック容量素子をフィードバックループと接地ノードの間に接続することにより、フィードバック容量素子に、演算増幅器のオフセット電圧を蓄積する。次いで、この演算増幅器の非反転入力を接地した状態で、フィードバックシャントスイッチをオフ状態としてフィードバックループをオープン状態とし、このフィードバックシャントスイッチのフィードスルー電荷をフィードバック容量素子に蓄積する。この後、入力リセットスイッチの接続を切換えて、リセット演算増幅器の非反転入力を入力コンデンサを介して信号入力ノードに結合し、また、フィードバックスイッチをオフ状態に維持してフィードバックループをオープン状態にした状態で、フィードバックリセットスイッチの接続を切換えてフィードバック容量素子を演算増幅器のフィードバックループに直列に結合する。
この特許文献2に示される構成においては、入力容量素子が信号入力端子と演算増幅器の非反転入力との間に直列に接続される構成において、フィードバックループに直列に接続されるオフセット電圧蓄積用フィードバック容量素子にループ開平用フィードバックループシャントスイッチング素子を介してフィードスルー電荷を導入しかつ、この演算増幅器の非反転入力に入力リセット用スイッチング素子を介してフィードスルー電荷を導入することにより、オフセット電圧蓄積用フィードバック容量素子のフィードスルー電荷による電圧変動を、入力リセットスイッチにより導入されるフィードスルー電荷により非反転入に電圧変動を生じさせることにより補償することを図る。具体的に、フィードバック用シャントスイッチ素子の固有容量面積と入力リセットスイッチング素子の固有容量面積の比が、フィードバック容量素子の容量値と入力容量素子の容量値の比に等しい場合に、このフィードバック用シャントスイッチおよび入力リセットスイッチの寄生容量によるフィードスルー電荷の影響を排除することを図る。
したがって、入力容量素子が設けられていない場合、この特許文献2に示される構成では、オフセット電圧の変動を補償することはできない。また、この特許文献2においては、フィードバックスイッチは、双投スイッチで構成され、常に低インピーダンスダンス状態の間で変化するためにフィードスルー電荷の問題は生じないとしている。この特許文献2においては、寄生容量を介しての電荷の移動を考慮しており、スイッチングトランジスタ自体のオフ状態時のリーク電流については考慮していない。
特許文献3に示される構成においては、まず、入力アナログ信号を電圧フォロアで増幅し、その増幅結果を容量素子に蓄積する。次いで、ラダー抵抗網の出力電圧を、この容量素子に格納された電圧と比較する。すなわち、演算増幅器のオフセット電圧を容量素子に蓄積した後に、容量素子と出力との間に設けられたスイッチングトランジスタを非導通状態に設定してフィードバックループをオープンループにした状態で増幅動作を実行している。この特許文献3は、抵抗ラダー回路網との比較動作のために、十分な時間容量素子に電荷を蓄積する必要があるため、このフィードバックループ開閉用のスイッチングトランジスタにおけるリークを十分に考慮する必要があると述べている。しかしながら、このフィードバックループ開閉用のスイッチングトランジスタの動作時間およびタイミングなどの具体的なリーク対策については何ら示していない。
それゆえ、この発明の目的は、オフセット電圧を長期間にわたって安定に保持することのできる増幅回路を提供することである。
この発明の他の目的は、オフセット電圧蓄積用容量素子のリセット回数を低減して回路動作効率を改善することのできる増幅回路を提供することである。
この発明に係る増幅回路は、第1および第2の入力ノードを有し、これらの第1および第2の入力ノードに与えられる信号を差動的に増幅し、該増幅結果に対応する信号を出力ノードに出力する差動増幅器と、入力信号を受ける入力ノードと入力信号の基準値を与える基準電圧を供給する基準電源の一方を第1の入力ノードに選択的に結合する第1のスイッチング素子と、第2の入力ノードと定電位を供給する定電位源との間に接続される容量素子と、差動増幅器の出力ノードおよび第2の入力ノードの間に直列に接続され、互いに同相で導通/非導通状態とされる第2および第3のスイッチング素子と、これら第2および第3のスイッチング素子の接続ノードと基準電源との間に接続され、第2のスイッチング素子の非導通時導通し、該接続ノードを基準電源に電気的に結合する第4のスイッチング素子を含む。
第2のスイッチング素子の非導通時、第2および第3のスイッチング素子の接続ノードを第4をスイッチング素子により基準電圧源に電気的に結合する。この状態では、第2のスイッチング素子の両導通端子間には、容量素子に蓄積されるオフセット電圧と基準電源電圧の差の電圧が印加される。したがって、第2のスイッチング素子にオフセット電圧と差動増幅器の出力電圧の差よりも小さな電圧が印加され、オフ状態のスイッチングトランジスタを介してのリーク電流が低減される。応じて、容量素子の電荷保持時間を長くすることができ、オフセット電圧のリセット回数を低減でき、回路動作効率を改善することができる。
[実施の形態1]
図1は、この発明の実施の形態1に従う増幅回路の構成を概略的に示す図である。図1において、増幅回路は、非反転入力(+入力)と反転入力(−入力)とを有し、動作時、この非反転入力ノードN1および反転入力ノードN2の信号を差動的に増幅する差動増幅器OPと、差動増幅器OPの反転入力ノードN2とたとえば接地電圧である定電位を供給する定電位源(以下、単に接地ノードと称す)の間に接続される容量素子C1と、差動増幅器OPの反転入力ノードN2と出力ノードN3の間に直列に接続されるスイッチング素子S2およびS3と、スイッチング素子S2およびS3の接続ノードN4と基準電位である接地電圧を供給する基準電位源としての接地ノードの間に接続されるスイッチング素子S4と、入力信号VINと基準電位源としての接地電圧の一方を選択的に差動増幅器OPの非反転入力ノードN1へ結合するスイッチング素子S1を含む。
図1は、この発明の実施の形態1に従う増幅回路の構成を概略的に示す図である。図1において、増幅回路は、非反転入力(+入力)と反転入力(−入力)とを有し、動作時、この非反転入力ノードN1および反転入力ノードN2の信号を差動的に増幅する差動増幅器OPと、差動増幅器OPの反転入力ノードN2とたとえば接地電圧である定電位を供給する定電位源(以下、単に接地ノードと称す)の間に接続される容量素子C1と、差動増幅器OPの反転入力ノードN2と出力ノードN3の間に直列に接続されるスイッチング素子S2およびS3と、スイッチング素子S2およびS3の接続ノードN4と基準電位である接地電圧を供給する基準電位源としての接地ノードの間に接続されるスイッチング素子S4と、入力信号VINと基準電位源としての接地電圧の一方を選択的に差動増幅器OPの非反転入力ノードN1へ結合するスイッチング素子S1を含む。
これらのスイッチング素子S1−S4は、図1においては、機械的スイッチのように示されるが、通常、MOSトランジスタ(絶縁ゲート型電界効果トランジスタ)等のトランジスタ素子を用いた電気的スイッチとして実現される。入力信号VINおよび出力信号VOUTは、接地電圧を基準としてその電圧レベルが測定される。
差動増幅器OPの動作電源電圧は、正の電圧Vccと接地電圧GNDであり、正極性の入出力電圧に対して、正確にオフセット電圧をキャンセルして、入力信号に対応する出力信号を生成することができる。
図2は、図1に示す増幅回路の動作を示す信号波形図である。以下、図2を参照して、図1に示す増幅回路の動作について説明する。
時刻t0において、スイッチング素子S1は、接地ノード(基準電位源)を、差動増幅器OPの非反転入力ノードN1に結合する。スイッチング素子S2およびS3が導通状態(ON)となり、差動増幅器OPの出力ノードN3が、差動増幅器OPの反転入力ノードN2に電気的に結合される。スイッチング素子S4は非導通状態(OFF)であり、接続ノードN4は、接地ノード(基準電圧源)から分離される。
この状態においては、図3に示すように、差動増幅器OPは、電圧フォロアとして動作し、スイッチング素子S1を介して入力される接地電圧に対応する電圧を、出力ノードN3に生成する。このとき、差動増幅器OPのオフセットの影響により、出力ノードN3および反転入力ノードN2には、オフセット電圧VOSが生成される。このオフセット電圧VOSは、容量素子C1に、その充電電圧として保持される。差動増幅器OPを電圧フォロアで動作させることにより、入力信号の基準値を与える接地電圧レベルの入力に対して、正確にオフセット電圧を測定して容量素子に保持させることができ、正極性の入力信号に対する入力オフセット電圧を正確に設定することができる。
次に、時刻t1において、スイッチング素子S2およびS3が、非導通状態(OFF)に設定される。スイッチング素子S1は、接地ノードを差動増幅器OPの非反転入力ノードN1に結合し、また、スイッチング素子S4は非導通状態(OFF)を維持する。
この状態においては、図4に示すように、接続ノードN4は、差動増幅器OPの反転入力ノードN2および出力ノードN3から分離され、また接地ノードからも分離され、フローティング状態となる。容量素子C1には、先の電圧フォロア動作により検出されたオフセット電圧VOSが保持される。
次いで、時刻t2において、スイッチング素子S2およびS3を非導通状態に維持した状態で、スイッチング素子S1を、入力信号VINを非反転入力ノードN1に伝達する状態に設定し、また、スイッチング素子S4を導通状態に設定する。スイッチング素子S4をスイッチング素子S2の非導通状態移行後に導通状態に設定することにより、容量素子C1の蓄積電荷の流失を防止して、確実に容量素子C1にオフセット電圧を保持させる。
この状態においては、図5に示すように、差動増幅器OPは、入力信号VINと入力オフセット電圧VOSを差動増幅し、出力信号VOUTを生成する。この差動増幅器OPの増幅動作時においては、反転入力ノードN2へは入力オフセット電圧VOSが印加されており、この出力ノードN3の出力信号VOUTは、差動増幅器OPのオフセット電圧がキャンセルされた信号となる。
この状態において、スイッチング素子S2について、接続ノードS4は接地電圧レベルであり、スイッチング素子S2の両導通端子(導通ノード)間の印加電圧は、オフセット電圧VOSである。スイッチング素子S2が、たとえばNチャネルMOSトランジスタ(絶縁ゲート型電界効果トランジスタ)で構成される場合のスイッチング素子S2の各ノードに印加される電圧を、図6に示す。図6において、スイッチング素子S2は、NチャネルMOSトランジスタで構成され、非導通状態であり、その制御電極ノードがたとえば接地ノードに結合され、一方の導通端子に接続するノードN2が、容量素子S1の保持電圧、すなわち入力オフセット電圧VOSに維持され、他方の導通端子に接続する接続ノードN4が、スイッチング素子S4により接地電圧GNDレベルに維持される。
NチャネルMOSトランジスタのサブスレッショルド領域におけるドレイン電流Idは、次式に比例する。
1−exp(−A・Vds)
ここで、Aは、ボルツマン定数、電荷量および絶対温度により決定される定数であり、Vdsは、ドレイン−ソース間電圧を示す。上式は、ドレイン−ソース間電圧Vdsが低いと(Vds>0)、第2項が1に近くなり、ドレイン電流Idが小さくなることを示している。
ここで、Aは、ボルツマン定数、電荷量および絶対温度により決定される定数であり、Vdsは、ドレイン−ソース間電圧を示す。上式は、ドレイン−ソース間電圧Vdsが低いと(Vds>0)、第2項が1に近くなり、ドレイン電流Idが小さくなることを示している。
NチャネルMOSトランジスタの場合、高電位のノードN2がドレイン、低電位のノードN4がソースとして機能する。ノードN4が出力ノードN3に結合される場合、スイッチング素子S2の両導通端子間(ドレイン−ソース間)電圧は、VOUT−VOSとなる。しかしながら、このノードN4が接地電圧GNDに電気的に結合される場合、スイッチング素子S2の両導通端子間の電圧は、オフセット電圧VOSである。出力電圧VOUTが高い電圧レベルの場合、次式が成立する。
VOUT−VOS>VOS
すなわち、出力電圧VOUTが、このオフセット電圧VOSの2倍以上の電圧レベルに上昇する場合、スイッチング素子S2の両導通端子間の印加電圧Vdsを低減でき、サブスレッショルド領域におけるドレイン電流Id、すなわちオフリーク電流を低減することができ、応じて、容量素子C1の保持電圧を安定に維持することができる。
すなわち、出力電圧VOUTが、このオフセット電圧VOSの2倍以上の電圧レベルに上昇する場合、スイッチング素子S2の両導通端子間の印加電圧Vdsを低減でき、サブスレッショルド領域におけるドレイン電流Id、すなわちオフリーク電流を低減することができ、応じて、容量素子C1の保持電圧を安定に維持することができる。
したがって、図2に示す比較/増幅サイクル期間、すなわち時刻t2から時刻t4の間の期間を長くすることができ、オフセット電圧のリセットを行なうオフセット電圧設定サイクル(時刻t0から時刻t2の間)を各入力信号の比較/増幅サイクルごとに行なう必要がなく、回路動作効率を改善することができる。
このオフセット電圧設定サイクルは、容量素子C1の電荷保持の能力に応じて、複数の入力信号VINに対する比較/増幅サイクルに対して1回実行されればよい。
図7は、図1に示す増幅回路のスイッチング素子のスイッチ制御を行なう回路の構成の一例を概略的に示す図である。図7においてスイッチ制御回路は、クロック信号CLKをカウントし、カウント値が所定値に到達するとカウントアップ信号CUPを生成するカウンタ10と、カウンタ10からのカウントアップ信号CUPの活性化に応答して所定の時間幅を有するワンショットのパルス信号φ2を生成するワンショットパルス発生回路11と、ワンショットパルス発生回路11からのワンショットパルス信号φ2の立下がりを所定時間遅延する立下がり遅延回路12と、立下がり遅延回路12の出力信号の立下がに応答してセットされかつカウントアップ信号CUPの活性化に応答してリセットされてパルス信号φ1を生成するセット/リセットフリップフロップ13と、パルス信号φ1とクロック信号CLKを受けるAND回路14と、このAND回路14の出力信号に従って入力信号ストリームVINFを順次転送して入力信号VINを生成する入力制御回路15を含む。
クロック信号CLKは、入力信号VINの増幅/比較動作サイクルを決定する。パルス信号φ1が、図1に示すスイッチング素子S1およびS4へ与えられ、パルス信号φ2が、図1に示すスイッチング素子S2およびS3へ与えられる。パルス信号φ1がLレベルの時には、スイッチング素子S1は接地ノードを選択し、また、スイッチング素子S4が非導通状態となる。パルス信号φ1がHレベルのときには、スイッチング素子S1が入力信号VINを選択し、また、スイッチング素子S4が導通状態となる。
パルス信号φ2がLレベルのときには、スイッチング素子S2およびS3がともに非導通状態になり、パルス信号φ2がHレベルとなると、スイッチング素子S2およびS3が導通状態となる。
入力制御回路15は、このAND回路14からのタイミング信号に従って入力信号ストリームVINFを順次転送して入力信号VINを生成する。
図8は、図7に示すスイッチ切換制御回路の動作を示すタイミング図である。以下、図8を参照して、図7に示すスイッチ制御回路の動作について説明する。
カウンタ10のカウント値が所定に到達するまで、カウンタ10はカウント動作を行ない、そのカウント値がクロック信号CLKの立上がりごとに変化する。この状態においては、パルス信号φ2がLレベル、パルス信号φ1がHレベルであり、図5に示す状態が実現され、スイッチング素子S1が入力信号VINを選択し、またスイッチング素子S4が接続ノードN4を接地ノードに結合する。スイッチング素子S2およびS3は非導通状態にある。各クロックサイクルごとに、AND回路14の出力信号に従って、クロック信号CLKに同期して入力信号VINが差動増幅器へ与えられ、入力信号VINに従って出力信号VOUTが生成される。
カウンタ10のカウント値が所定のカウント値(たとえばN)に到達すると、カウンタ10からのカウントアップ信号CUPが活性化され(Hレベルとなり)、ワンショットパルス発生回路11からのパルス信号φ2が所定期間Hレベルとなる。このカウントアップ信号CUPの活性化に従ってまた、セット/リセットフリップフロップ13がリセットされ、パルス信号φ1がLレベルとなる。この状態においては、図3に示す状態が実現され、スイッチング素子S1が接地ノードを非反転入力ノードN1に結合し、スイッチング素子S4が非導通状態となる。一方、スイッチング素子S2およびS3が、このパルス信号φ2に従って導通状態となる。AND回路14の出力信号は、パルス信号φ2に従ってLレベルとなり、入力制御回路15は新たな入力信号の転送を停止する。
所定期間が経過すると、パルス信号φ2がLレベルとなり、スイッチング素子S2およびS3が非導通状態となる。この状態では、図4に示す状態が実現され、スイッチング素子S2からS4がすべて非導通状態、スイッチング素子S1が、接地ノード選択状態にある。
立下がり遅延回路12の有する遅延時間が経過すると、この立下がり遅延回路12の出力信号が立下がり、応じて、セット/リセットフリップフロップ13がセットされ、パルス信号φ1がHレベルとなる。この状態では、図5に示す状態が実現される。AND回路14は、次のクロック信号CLKの立上がりからクロック信号に従って入力制御信号を生成し、入力制御回路15が、入力信号ストリームVINFに従ってクロック信号CLKに同期して入力信号VINを生成する。一方、カウンタ10は、パルス信号φ1の活性化に従ってリセットされ、再びクロック信号CLKのカウント動作を開始する。
したがって、このカウンタ10のカウント値を適当な値に設定することにより、オフセット電圧リセットサイクルと比較/増幅サイクルの回数の比を、容量素子の電圧保持能力に応じた最適な値に設定することができる。具体的に、図8に示す構成では、Nクロックサイクルの比較/増幅サイクルごとに、1サイクルのオフセット電圧設定サイクルを挿入するだけでよく、各クロックサイクルごとにオフセット電圧設定サイクルを挿入する必要がなく、回路動作効率が改善され、高速の信号処理が実現される。
なお、図8に示す構成においては、クロック信号CLKの1クロックサイクル内で、オフセット電圧の検出および設定/保持を行なうオフセットリセットが実行されている。しかしながら、これは、クロック信号CLKのサイクルタイムに応じて、適当なクロックサイクル期間が、オフセット電圧の検出保持が動作に割当てられてもよい。
なお、スイッチング素子S2からS4は、図6に示す構成においては、NチャネルMOSトランジスタで構成されている。しかしながら、これらのスイッチング素子S2からS4は、CMOSトランスミッションゲートで構成されるアナログスイッチで構成されてもよい。また、スイッチング素子S1も、各入力ノードそれぞれに対して相補的に導通/非導通状態となるCMOSトランスミッションゲートが配置されるマルチプレクサで構成されてもよい。
また、スイッチング素子S2が非導通状態となった後に、スイッチング素子S4が導通状態となる条件が満たされれば、スイッチング素子S2およびS3は同時に導通非導通状態とされることは特に要求されない。また、スイッチング素子S2およびS3が非導通状態となった後に、スイッチング素子S1が入力信号VINを選択する条件が満たされれば、スイッチング素子S1およびS4の動作は特に同期していなくてもよい。
以上のように、この発明の実施の形態1に従えば、差動増幅のオフセット電圧を保持する容量素子に接続されるスイッチング素子を非導通時、その他方導通端子を、接地ノードに結合しており、非導通状態のスイッチング素子の導通端子間の印加電圧を低減でき、応じてオフリーク電流を低減でき、容量素子においてオフセット電圧を長期にわたって安定に保持することができ、入力オフセット電圧を安定に設定することができる。これにより、オフセット電圧のリセット回数を低減でき、回路動作効率が改善される。
また、スイッチング素子S1およびS2の基準電源を接地ノードとする事により、接地電圧を基準として測定される正極性の入力電圧に対して生成される出力電圧に対して正確にオフセット電圧をキャンセルすることができる。
[実施の形態2]
図9は、この発明の実施の形態2に従う増幅回路の構成を概略的に示す図である。この図9に示す構成においては、差動増幅器OPの入力ノードN1に対して設けられるスイッチング素子S21は、入力信号VINと基準電圧VRの一方を選択する。接続ノードN4に設けられるスイッチング素子S24は、導通時、この接続ノードN4を基準電圧VRを供給する基準電圧源に結合する。
図9は、この発明の実施の形態2に従う増幅回路の構成を概略的に示す図である。この図9に示す構成においては、差動増幅器OPの入力ノードN1に対して設けられるスイッチング素子S21は、入力信号VINと基準電圧VRの一方を選択する。接続ノードN4に設けられるスイッチング素子S24は、導通時、この接続ノードN4を基準電圧VRを供給する基準電圧源に結合する。
この図9に示す増幅回路の他の構成は、図1に示す増幅回路の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
基準電圧VRは、入力信号VINの基準値を与える電圧レベルである。差動増幅器OPの動作電源電圧は正の電源電圧Vccおよび接地電圧である。したがって、図10に示すように、この差動増幅器OPが演算増幅器として動作する場合、入力信号VINは、基準電圧VRを基準として、その電圧レベルが一方側に変化する。一方、この差動増幅器OPが比較回路として利用される場合、図10において破線で併せて示すように、入力信号VINが基準電圧VRよりも高いか低いかが判定される。
この増幅回路のスイッチング素子S21、S2、S3およびS24のスイッチング動作は、先の実施の形態1と増幅回路のそれと同じである。オフセット電圧検出動作時には、この差動増幅器OPが電圧フォロアとして動作し、容量素子C1には、この基準電圧VRについてのオフセット電圧VOSが検出されて容量素子C1に維持される。すなわち、容量素子C1には、基準電圧VRと差動増幅器OPのオフセット電圧(VOS(0))の和が入力オフセット電圧として保持される。
比較/増幅動作時においては、スイッチング素子S24が導通し、スイッチング素子S2およびS3が非導通状態となる。この状態においては、スイッチング素子S2の両導通端子間には、基準電圧VRについてのオフセット電圧VOSと基準電圧VRの差の電圧が印加される。したがって、このスイッチング素子S2は、先の実施の形態1と同様、基準電圧VRが接地電圧レベルであったときと同様の差動増幅器OPのオフセット電圧(VOS(0V))が印加されるだけであり、このスイッチング素子S2のオフリーク電流を十分に低減することができる。
なお、この基準電圧VRは、入力信号VINに対するバイアス電圧であってもよく、また基準電圧VRとしてアナログ入力信号を伝達し、入力信号VINとしてラダー抵抗網の出力電圧を供給すれば、ラダ−抵抗網の出力電圧を逐次変化させることにより、この増幅回路において逐次比較型のアナログ/デジタル変換操作を実行することができる。この場合、差動増幅器OPは、比較器として作用する。
なお、スイッチング素子S21、S2、S3およびS24に対するスイッチング動作制御のためには、図7に示すスイッチング制御回路の構成を利用することができる。
以上のように、この発明の実施の形態2に従えば、入力信号の基準値を与える基準電圧源に対するオフセット電圧を容量素子に格納し、このオフセット電圧保持ノードに接続されるスイッチング素子を、基準電圧源に増幅/比較動作時結合しており、このオフセット電圧設定用のスイッチング素子のオフ状態時の両導通端子間印加電圧を低減でき、応じてオフリーク電流を低減することができる。これにより、実施の形態1と同様の効果を得ることができる。
なお、実施の形態1、2において、差動増幅器OPは、正の電源電圧Vccと接地電圧を両動作電源電圧として動作する。したがって、図10に示すように、基準電圧VRを利用する場合、入力信号VINおよび基準電圧VRは接地電圧GNDよりも高い電圧レベルである。
[実施の形態3]
図11は、この発明の実施の形態3に従う増幅回路の構成を概略的に示す図である。図11に示す増幅においては、差動増幅器OPNへ動作電源電圧として、電圧VSSおよびVEEが与えられる。電圧VSSは、たとえば接地電圧GNDであり、電圧VEEは負電圧である。すなわち、この図11に示す増幅回路OPNにおいては動作電源電圧の電圧極性が、先の実施の形態1および2に示す差動増幅器OPの動作電源電圧と異なる。入力信号VINは、その電圧レベルが、電圧VSSを基準として設定される。この図11に示す増幅回路の他の構成は、図1に示す増幅回路の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
図11は、この発明の実施の形態3に従う増幅回路の構成を概略的に示す図である。図11に示す増幅においては、差動増幅器OPNへ動作電源電圧として、電圧VSSおよびVEEが与えられる。電圧VSSは、たとえば接地電圧GNDであり、電圧VEEは負電圧である。すなわち、この図11に示す増幅回路OPNにおいては動作電源電圧の電圧極性が、先の実施の形態1および2に示す差動増幅器OPの動作電源電圧と異なる。入力信号VINは、その電圧レベルが、電圧VSSを基準として設定される。この図11に示す増幅回路の他の構成は、図1に示す増幅回路の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
図12は、図11に示す増幅回路の動作を示すタイミング図である。以下、図12を参照して、この図11に示す増幅回路の動作について簡単に説明する。
この差動増幅器OPNは動作電源電圧として電圧VSSおよびVEEを受けており、その出力ノードN3からの出力電圧VOUTは、負電圧または接地電圧レベルの信号である。スイッチング素子S1からS4の導通/非導通状態は、実施の形態1と同様に設定される(図3から図5参照)。したがって、時刻t0から時刻t1においてスイッチング素子S2およびS3が導通状態(ON)時に、ノードN1は接地電圧VSSレベルに設定され、差動増幅器OPNの電圧フォロア動作により、ノードN2およびN3は負のオフセット電圧VOSNレベルに設定され、容量素子C1には、負のオフセット電圧VOSNが維持される。容量素子C1の他方電極は、接地電圧(VSS)レベルである。
時刻t1において、スイッチング素子S2およびS3が非導通状態(OFF)に設定され、差動増幅器OPNの電圧フォロア動作によるオフセット電圧の検出および容量素子C1におけるオフセット電圧VOSNの保持が行なわれる。
時刻t2から時刻t4において比較/増幅サイクルが実行される。スイッチング素子S2およびS3は時刻t1において非導通状態に設定され、時刻t2においてスイッチング素子S4が導通状態に設定され、スイッチング素子S1が、入力信号VINを選択する状態に維持される。入力信号VINは負電圧レベルであり、その電圧レベルは接地電圧VSSを基準として設定されている。したがって、この場合においても、ノードN3の出力電圧VOUTは、オフセット電圧VOSN(VOS(0))が補償された電圧レベルとなる。このとき、ノードN4は接地電圧VSSレベルであり、スイッチング素子S2の両導通端子間には、オフセット電圧VOSNが印加されるだけであり、出力電圧VOUTとオフセット電圧VOSNとの差の電圧が印加される状態よりもその両導通端子間電圧は十分に小さい。したがって、このスイッチング素子S2におけるオフリーク電流を、確実に低減することができる。
この図11に示すように、入出力電圧の電圧極性が実施の形態1および2と異なり、負電圧レベルであり、出力電圧VOUTが接地電圧レベル以下の場合においても、オフセット電圧VOSNを容量素子C1に保持した状態で、比較/増幅サイクル時のスイッチング素子S2の非導通時のオフリーク電流を両導通端子間の印加電圧を低減することにより低減することができ、応じて、容量素子C1の保持電圧の変動を抑制することができる。
[変更例]
図13は、この発明の実施の形態3の変更例に従う増幅回路の構成を概略的に示す図である。この図13に示す増幅回路においては、差動増幅器OPNの非反転入力ノードN1に設けられるスイッチング素子S21に対し、接地電圧VSS(=GND)に代えて基準電圧VRNが与えられる。また、接続ノードN4に対して配置されるスイッチング素子S24は、導通時、接続ノードN4を基準電圧源VRNに結合する。基準電圧現が供給する基準電圧VRNは、入力電圧VINの測定基準値を与え、入力電圧VINは、この基準電圧VRNを基準としてその電圧レベルが測定されるまたは判定される。この図13に示す増幅回路の他の構成は図11に示す増幅回路の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
図13は、この発明の実施の形態3の変更例に従う増幅回路の構成を概略的に示す図である。この図13に示す増幅回路においては、差動増幅器OPNの非反転入力ノードN1に設けられるスイッチング素子S21に対し、接地電圧VSS(=GND)に代えて基準電圧VRNが与えられる。また、接続ノードN4に対して配置されるスイッチング素子S24は、導通時、接続ノードN4を基準電圧源VRNに結合する。基準電圧現が供給する基準電圧VRNは、入力電圧VINの測定基準値を与え、入力電圧VINは、この基準電圧VRNを基準としてその電圧レベルが測定されるまたは判定される。この図13に示す増幅回路の他の構成は図11に示す増幅回路の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
この図13に示す構成においても、基準電圧VRNが負電圧であれば、入力信号VINの基準値を与えており、容量素子C1には、この基準電圧VRN印加時のオフセット電圧が格納される。したがって、スイッチ素子S2の非導通時、スイッチング素子S24を導通状態に設定することにより、このスイッチング素子S2の両導通端子間に印加される電圧は、基準電圧に対するオフセット電圧に等しい電圧レベルとなる。すなわち、ノードN2およびN3には、基準電圧VRNと差動増幅器のオフセット電圧VOSN(0)の和の電圧が現われ、スイッチング素子S24を導通状態として接続ノードN4を基準電圧VRNに設定することにより、スイッチング素子S2の両導通端子間に印加される電圧成分において基準電圧VRNの成分をキャンセルでき、このスイッチング素子S2には差動増幅器OPNのオフセット電圧VOSN(0)が印加される。
この実施の形態3において、スイッチング素子S1からS4またはS21,S2,S3およびS24を導通/非導通を制御する回路構成としては、図7に示すスイッチング制御回路の動作電源電圧を電圧VSSおよびVEEに設定することにより、図7に示す構成を利用することができる。
以上のように、この発明の実施の形態3に従えば、増幅回路の差動増幅器の動作電源電圧を、接地電圧と負電圧に設定し、入力信号を接地電圧以下の電圧レベルの信号に設定しており、負極性の信号に対しても、オフセット電圧保持容量素子に対して設けられたスイッチング素子の非導通時の両導通端子間電圧を、差動増幅器のオフセット電圧レベルに設定することができ、そのリーク電流を低減することができる。これにより、負極性の信号に対しても、回路動作効率を改善して入力信号に対する増幅動作を実行することができる。
なお、実施の形態1から3において、オフセット電圧を保持する容量素子C1は、その他方電極が定電圧源として接地ノードに結合されている。この定電圧源は、一定の電圧を供給する電圧源であればよく、接地に限定されない。
また、実施の形態1から3においては、入力信号および出力信号は、正または負の極性の信号である。しかしながら、差動増幅器に対し正の電源電圧VCCおよび負の電源電圧VEEを与えることにより、正および負極性の信号に対する増幅動作を入力オフセット電圧を長期にわたって維持して正確に増幅動作を行なうことができる。
この発明に係る差動増幅器を含む増幅回路は、アナログ/デジタル変換回路の比較器として利用することもでき、また微小入力信号を増幅する増幅器としても利用することができる。すなわち、この発明に係る増幅回路は、一般の差動増幅器を利用する増幅回路に適用することができる。
S1−S4,S21,S24 スイッチング素子、OP,OPN 差動増幅器、C1 容量素子。
Claims (7)
- 第1の入力ノードと第2の入力ノードとを有し、前記第1および第2の入力ノードに与えられた信号を差動的に増幅し、該増幅結果に対応する信号を出力ノードに出力する差動増幅器、
入力信号を受ける入力ノードと前記入力信号の基準値を与える基準電圧を供給する基準電源との一方を前記差動増幅器の第1の入力ノードに選択的に結合する第1のスイッチング素子、
前記差動増幅器の第2の入力ノードと定電位を供給する定電位源との間に接続される容量素子、
前記差動増幅器の出力ノードと前記第2の入力ノードの間に直列に接続され、互いに同相で導通/非導通状態とされる第2および第3のスイッチング素子、および
前記第2および第3のスイッチング素子の接続ノードと前記基準電源との間に接続され、前記第2のスイッチング素子の非導通時導通し、前記接続ノードを前記基準電源に電気的に結合する第4のスイッチング素子を備える、増幅回路。 - 前記基準電源は、接地電圧を供給する、請求項1記載の増幅回路。
- 前記第1の入力ノードは非反転入力ノードであり、前記第2の入力ノードは反転入力ノ−ドである、請求項1記載の増幅回路。
- 前記第1のスイッチング素子が前記基準電源を前記第1の入力ノードに結合するとき、前記第2および第3のスイッチング素子は並行して導通状態とされかつ前記第4のスイッチング素子は非導通状態とされ、それにより前記差動増幅器を電圧フォロアモードで動作させて前記容量素子に前記差動増幅器のオフセット電圧を保持させる、請求項1から3のいずれかに記載の増幅回路。
- 前記第4のスイッチング素子は、前記第2のスイッチング素子が非導通状態とされた後に導通状態とされる、請求項1記載の増幅回路。
- 前記差動増幅器は、前記定電位源の供給する定電位に関して一方側の電位領域で変化する信号を出力する、請求項1記載の増幅回路。
- 前記第2のスイッチング素子の非導通時、前記第4のスイッチング素子の導通により前記第2のスイッチング素子には、前記差動増幅器のオフセット電圧に等しい電圧がその導通端子間に印加される、請求項1記載の増幅回路。
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-
2003
- 2003-11-21 JP JP2003391968A patent/JP2005159511A/ja not_active Withdrawn
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