JP2016152625A - Ａｄｃにおけるｄａｃのミスマッチエラーの検出と補正のための回路及び方法 - Google Patents

Abstract

【課題】入力電圧信号をＮビット出力信号に変換するＡＤＣのキャリブレーション方法。【解決手段】ＡＤＣの入力電圧信号をサンプリングし、入力電圧信号をＤＡＣ（４０）の出力信号と比較し、ＡＤＣの探索ロジック部（３０）にて比較の結果が表すＮビット出力信号を生成する（Ｎ＋１）ビットコードを決定し、所定のトリガコードと同じ（Ｎ＋１）ビットコードが検出された際に（Ｎ＋１）ビットコードの最大有効ビットの一つのキャリブレーションを実行する。この際、同じＮビット出力信号を生成する代替の（Ｎ＋１）ビットコードに置換して追加の比較サイクルを行い、追加サイクル及び先行サイクルの比較結果を用いてＤＡＣのキャパシタによるミスマッチエラーの符号を決定し、ＤＡＣの一つのキャパシタに並列接続されたスイッチング可能なバイナリ目盛りの一組のキャリブレーション用キャパシタ（４１）を調整する。【選択図】図２

Description

本発明は、広くアナログ／デジタル変換器の技術分野に関し、より具体的には、逐次近似レジスタのアナログ／デジタル変換器（ＳＡＲＡＤＣｓ）に関する。

近年、大幅な進歩が、アナログ／デジタル変換器による電力効率の増大においてなされている。最近では、最も効率的な実装は、逐次近似レジスタ（ＳＡＲ）アーキテクチャに基づいている。

通常の逐次近似レジスタによるアナログ／デジタル変換（ＳＡＲＡＤＣ）アーキテクチャにおいては、入力電圧が、数サイクルにおいて比較器を用いて、デジタル／アナログ変換器（ＤＡＣ）の出力電圧に対して比較される。入力は、まず、サンプルホールド部を経由する。ＳＡＲ探索ロジック部は、探索アルゴリズムを実行し、通常、二分探索を行う。１回目のサイクルにおいて、入力値は、ＡＤＣレンジの中間値に対して比較される。比較器の出力から、最大有効ビット（ＭＳＢ）が決定できる。次のサイクルにおいて、ＭＳＢ−１が決定される。Ｎビットへの変換は、通常、Ｎサイクルを必要とする。ＳＡＲＡＤＣは、低コストであり、消費する動作電力も低い。ＳＡＲ変換器の優れた電力効率性は、内在する二分探索アルゴリズムの効率性および必要なハードウェアの簡単さの双方の寄与によるものである。

非常に低い電力とＭＳ／ｓのサンプリングレートとを備える高分解能のアナログ／デジタル変換器（ＡＤＣｓ）（＞１０ビット）は、ロバストの無線通信リンクを得るための無線センサノードにおいて良く知られている。しかしながら、ＳＡＲＡＤＣの内在精度（ＤＡＣマッチング）は、現代のＣＭＯＳ技術において１０又は１２ｂまでで限界とされている。デバイス寸法のスケールアップは、マッチングを向上できるが、電力効率および速度を低下させる。

従来のＳＡＲＡＤＣスキームを、図１に示す。サンプルホールド回路が、比較器、ＤＡＣおよびＳＡＲ制御部と共に必要である。アナログ信号Ｖ_ｉｎが、サンプルホールド（Ｓ／Ｈ）回路に入力すると、この信号は、単純にサンプリングされて、Ａ／Ｄコンバータに対するバッファを提供するように保持される。Ｖ_ｉｎは、比較器の入力側で基準電圧Ｖ_ｒｅｆと比較される。デジタル値の比較結果は、探索ロジックを備えるＳＡＲ制御部に送られる。制御部は、比較対象の電圧を狭めるためのデジタル制御信号を調整する。調整されたデジタル信号は、デジタル／アナログ変換器（ＤＡＣ）に出力される。この信号は、調整されたＶ_ｒｅｆに変換され、比較器においてＶ_ｉｎと比較される。ＤＡＣの共通の実装は、ＳＡＲ制御部によって制御されるスイッチング可能なキャパシタのアレイを採用する。

ＤＡＣのミスマッチ及び比較器のオフセット等のＳＡＲＡＤＣ変換器におけるアナログ的な不完全度は、通常、キャリブレーションを通じて軽減されるようなエラーを招く。キャリブレーションは、ＳＡＲのＡ／Ｄ変換器におけるアナログ的な不完全度を計測して補償する。しかしながら、オンチップで実装される場合にはキャリブレーション回路のための電力が比較的高いことから、殆どのキャリブレーションは、オフチップで実装される。事前段階のキャリブレーションは、これに代わる選択肢ではあるが、キャリブレーションを行うために更なる労力（例えば手作業）を招来してしまう。

従来技術において、ＡＤＣにおけるＤＡＣのミスマッチを補正するキャリブレーション方法が提案されている。例えば、非特許文献１及び非特許文献２が挙げられる。しかしながら、上記の文献は、適応学習アルゴリズムに基づくデジタル領域における補正を行うことを提案している。このような手段は、ＤＡＣにおけるエラーを直接的に検出できず、その代わりに、ＬＭＳアルゴリズムの繰り返しにおいて差分を最小化することによってエラーが補償される。ＬＭＳアルゴリズムにおいて幾つかの重要な係数は、オーバシュートを回避して特定の精度を達成するために、適正値に設定する必要がある。その上、上記の二例においては、二つのＡＤＣ又は二倍の時間のいずれかを負担することでのみアルゴリズムが実行でき、回路面積、速度及び電力の観点から顕著なオーバヘッドを費やしてしまう。さらに、別の重大な欠点は、適応学習アルゴリズムに要する回路構成は複雑だという点である。この欠点は、回路面積及び電力の観点において、キャリブレーション回路のために更なる顕著なコストを費やしてしまう。

よって、低電力において全自動的にオンチップのバックグラウンドで行われる、ＤＡＣのミスマッチを補正するためのキャリブレーション方法が求められている。

"Ａ Ｓｐｌｉｔ−ＡＤＣ Ａｒｃｈｉｔｅｃｔｕｒｅ ｆｏｒ Ｄｅｔｅｒｍｉｎｉｓｔｉｃ Ｄｉｇｉｔａｌ Ｂａｃｋｇｒｏｕｎｄ Ｃａｌｉｂｒａｔｉｏｎ ｏｆ ａ １６ｂ １ＭＳ／ｓ ＡＤＣ"，Ｊ．ＭｃＮｅｉｌｌ，ｅｔ ａｌ．，ＩＳＳＣＣ Ｄｉｇ．Ｔｅｃｈ．Ｐａｐｅｒｓ，ｐｐ．２７６−２７８，２００５年２月 "Ａ １２ｂ ２２．５／４５ＭＳ／ｓ ３．０ｍＷ ０．０５９ｍｍ２ ＣＭＯＳ ＳＡＲ ＡＤＣ Ａｃｈｉｅｖｉｎｇ Ｏｖｅｒ ９０ｄＢ ＳＦＤ"，Ｗ．Ｌｉｕ，ｅｔ ａｌ．，ＩＳＳＣＣ Ｄｉｇ．Ｔｅｃｈ．Ｐａｐｅｒｓ，ｐｐ．３８０−３８１，２０１０年２月

本発明の実施形態の目的は、Ａ／Ｄ変換器においてＤＡＣのミスマッチの検出及び補正のための回路および方法を提供し、これによってオーバヘッドを制限することである。

以上の目的は、本発明に係る解決手段によって達成される。

第１の態様において、本発明は、入力電圧信号を、前記入力電圧信号を表すＮビット出力信号に変換するアナログ／デジタル変換器であるＡＤＣのキャリブレーション方法に関する。本方法は、
アナログ／デジタル変換器に印加される入力電圧信号をサンプリングするステップと、
前記サンプリングされた入力電圧信号をフィードバックのデジタル／アナログ変換器であるＤＡＣの出力信号と比較するステップと、
前記ＡＤＣの探索ロジック部において、前記比較の結果によって表される（Ｎ＋１）ビットコードを決定するステップであって、前記（Ｎ＋１）ビットコードは前記Ｎビット出力信号を生成する、ステップと、
前記（Ｎ＋１）ビットコードが予め定められたキャリブレーションのトリガコードと同じであることが検出された際に、前記（Ｎ＋１）ビットコードの最大有効ビットの内の一つに対するキャリブレーションを実行するステップであって、
前記（Ｎ＋１）ビットコードを、前記（Ｎ＋１）ビットコードと同じＮビット出力信号を生成する代替の（Ｎ＋１）ビットコードに置換するステップと、
前記代替の（Ｎ＋１）ビットコードを用いて追加の比較サイクルを行うステップと、
前記追加の比較サイクルの比較結果および先行の（Ｎ＋１）回目のサイクルの比較結果を用いて、ＤＡＣのキャパシタによるミスマッチエラーの符号を決定するステップと、
前記ＤＡＣのキャパシタによるミスマッチエラーの前記符号に応じて、前記ＤＡＣの一つのキャパシタであって、キャリブレーションを実行するための前記（Ｎ＋１）ビットコードの最大有効ビットの内の１ビットに対応する一つのキャパシタに、並列接続されたスイッチング可能なバイナリの目盛りを有する一組のキャリブレーション用キャパシタを調整するステップと
によって、キャリブレーションを実行するステップとを備える。

提案される解決手段は、実に、簡単で費用対効果の良好な方法において、ＤＡＣのミスマッチエラーの検出及び補正を可能にする。キャリブレーションのアルゴリズムは、トリガコードの予め定められたグループに属する（Ｎ＋１）ビットコードの検出によってトリガされる。検出された（Ｎ＋１）ビットコードにおいて利用可能な冗長性は、以下のように活用される。即ち、検出された（Ｎ＋１）ビットコードは、これと同一のＮビット出力信号を生じる代替の（Ｎ＋１）ビットコードに置換される。追加のサイクルが実行され、２つの比較結果の間の差から、ミスマッチエラーが発見される。次に、キャリブレーションの対象のビットに対応するキャパシタに並列に接続されたスイッチング可能なキャリブレーション用キャパシタが調整され、これによって上記の差が低減、好ましくは除去される。

一つの実施形態において、ＤＡＣのキャパシタによるミスマッチエラーの符号は、キャリブレーション用レジスタに格納される。

他の実施形態において、本方法は、前記ＤＡＣのキャパシタによるミスマッチエラーの符号を含む信号にローパスフィルタを行うステップをさらに備える。

他の態様において、本発明は、入力電圧信号を、前記入力電圧信号を表すＮビット出力信号に変換するアナログ／デジタル変換器に関する。
前記アナログ／デジタル変換器は、
入力電圧信号をサンプリングするサンプリング手段と、
サンプリングされた入力電圧信号が入力されるように設けられた比較器と、
キャパシタのアレイを備えるデジタル／アナログ変換器であるＤＡＣと、
比較器から比較器出力信号が入力されてＤＡＣに入力を提供し、前記比較器の結果によって表される（Ｎ＋１）ビットコードを生成するように設けられた探索ロジック部であって、前記（Ｎ＋１）ビットコードは前記Ｎビット出力信号を生成する、探索ロジック部と、
キャリブレーションアルゴリズムであって、
前記（Ｎ＋１）ビットコードを、前記（Ｎ＋１）ビットコードと同じＮビット出力信号を生成する代替の（Ｎ＋１）ビットコードに置換し、
前記代替の（Ｎ＋１）ビットコードを用いて追加の比較サイクルを行い、
前記追加の比較サイクルの比較結果および先行の（Ｎ＋１）回目のサイクルの比較結果を用いてＤＡＣのキャパシタによるミスマッチエラーの符号を決定し、
前記ＤＡＣのキャパシタによるミスマッチエラーの前記符号に応じて、前記ＤＡＣの一つのキャパシタであって、キャリブレーションを実行するための前記（Ｎ＋１）ビットコードの最大有効ビットの内の１ビットに対応する一つのキャパシタに、並列接続されたスイッチング可能なバイナリの目盛りを有する一組のキャリブレーション用キャパシタを調整するキャリブレーションアルゴリズムを実行するように配置されたキャリブレーション部と、
前記（Ｎ＋１）ビットコードが予め定められたキャリブレーションのトリガコードと同じであるのかを検出し、前記キャリブレーション部を作動させる検出部とを備える。

好ましい実施形態において、探索ロジック部は、逐次近似レジスタとして実装される。

本発明及び従来技術に対する有利な効果を要約する目的のために、本発明の特定の目的及び効果が以上のように記載された。勿論、このような全ての目的及び効果が、本発明の特定の実施形態の何れによっても達成され得なくてもよいと理解される。このため、例えば、当業者は、本明細書等において示唆、提案され得る他の目的又は効果を必ずしも達成することなく、本明細書等に示唆されるように一つの効果又は複数の効果を達成或いは最適化する方法において、本発明が実体化あるいは実現され得ると認識する筈である。

本発明の上記及びその他の態様は、以下に記載される実施形態を参照して明示的に説明される。

従来の逐次近似レジスタ（ＳＡＲ）ＡＤＣスキームを説明する図 本発明に係るＮビットＡＤＣの高レベルスキームを説明する図 本発明の実施形態に係るＮビットＡＤＣのより詳細なスキームを説明する図 ＤＮＬエラーを説明する図 Ｎが１３である例において同一のＮビットの出力コード及びアナログ補正によって生じる二つの（Ｎ＋１）ビットのコードＡ，Ｂを例示する図 本発明の実施形態におけるＤＡＣ構造の実装を説明する図 提案したキャリブレーションを可能にする冗長ビットを説明する図 様々なＭＳＢビットに対するキャパシタのミスマッチを検出するための１４ｂコードの組の一例を例示する図

本発明について、例示の目的により、添付の図面を参照して更に説明する。種々の図面において、同様の符号を同様の要素に付している。

本発明について、特定の実施形態に関して特定の図面を参照して説明する。しかし、本発明は、以下の説明によって限定されるものでなく、特許請求の範囲によってのみ限定される。

さらに、本明細書及び特許請求の範囲において、第１、第２等の文言は、同様の要素間を判別するために用いられるのであって、必ずしも、時間、空間若しくは順位または何れの他の方法における順番を記述するために用いられるものではない。そのように用いられる上記の文言は、適切な状況下で入れ替え可能であり、本明細書等に記載の、本発明の実施形態は、本明細書等に説明又は図示されない他の順番において実施可能であると理解されるべきである。

特許請求の範囲に用いる文言「備える」が、これに伴い列挙される手段に制限するものとして解釈されるべきではないことは、重要である。則ち、上記の文言は、他の要素又はステップを排除するものではない。よって、請求項に記載された特徴、数値、ステップ又は構成要素が言及したとおりに存在することを特定するものとして解釈されるべきではあるが、一つ又は複数の他の特徴、数値、ステップ、構成要素若しくはこれらの組み合わせの存在、或いは追加を排除してはいない。よって、表現「手段Ａと手段Ｂとを備える装置」の範囲は、構成要素Ａ及び構成要素Ｂのみから成る装置に限定されるべきではない。上記の表現は、本発明に関して、装置に関連する構成要素がＡ及びＢであるというだけの意味である。

本明細書を通して「一つの実施形態」又は「実施形態」といった言及は、当該実施形態に関連して記載される特定の特徴、構造または特性が、本発明の少なくとも一つの実施形態に含まれることを意味する。よって、本明細書を通して種々の箇所における文言「一つの実施形態において」又は「実施形態において」と記載されていても、必ずしも全て同一の実施形態について言及するものではなく、そうであってもよいものである。さらに、特定の特徴、構造または特性は、一つ又は複数の実施形態において、本開示から当業者にとって自明であるような何れの適当な方法において組み合わされてもよい。

同様に、本発明の例示の実施形態の記載において、発明の種々の特徴が、本開示を合理的にし、種々の発明の種々の形態の内の一つ又は複数の理解を助ける目的のために、単一の実施形態、図またはその記載にまとめられることがある。しかしながら、このような本開示の方法は、特許請求の範囲に記載の発明が、各請求項に明示的に言及される特徴よりも多くの特徴を必要とするという意図を反映していると解釈されるものではない。むしろ、後述の請求項が反映することとしては、発明の態様は、単一の前述に開示された実施形態の全ての特徴よりも少ない特徴において存するということである。従って、発明の詳細な説明に続く特許請求の範囲は、これによって明示的に、各請求項が本発明の別個の実施形態として独自の位置付けにありながら本発明の詳細な説明に組み込まれる。

さらに、本明細書等に記載された実施形態は、幾つかの特徴を含むが他の実施形態に含まれる他の特徴を含まないことがある。しかし、異なる実施形態の特徴の組み合わせは、本発明の技術的範囲内にあり、当業者によって理解され得るように様々な実施形態を形成することが意図される。例えば、後述の請求項において、特許請求の範囲に記載の実施形態の何れについても、如何なる組み合わせにおいても用いることが可能である。

特定の特徴又は発明の態様を記載する際に特定の技術用語を用いることは、該技術用語が、該技術用語に関連する何れかの具体的な特徴の特性又は発明の態様を含むように制限されるものとして本明細書において再定義されているという示唆として扱われるべきものではないことには、留意すべきである。

本明細書にて提供される記載において、数多くの具体的な詳細を説明する。しかしながら、本発明の実施形態は、これらの具体的な詳細を用いずに実施されてもよいと理解される。他の実例において、周知の方法、構造および技術については、本明細書の理解を妨げないようにするために、詳細には示していない。

本発明は、エラー検出及び補正のスキームを容易化する冗長性を活用して、低電力において全自動的にオンチップのバックグラウンドで行われる、ＤＡＣのミスマッチに対するキャリブレーションを提供する。

図２は、本発明に係るＤＡＣのミスマッチを補正するためのキャリブレーションアルゴリズムを行うために用いるＮビットＡＤＣのアーキテクチャを図示する。図２は、サンプルホールドスイッチ１０と、比較器２０と、ＳＡＲ探索ロジック部３０（Ｎ＋１サイクル）と、フィードバックのＤＡＣ４０を示す。Ｎ＋１サイクルの全体は、Ｎビット変換（例えばＮ＝１３）の実行のために用いられ、これによって本例においては、一つの冗長ビットを生成する一つの冗長サイクルがある。Ｎビット出力は、オンチップのデジタル加算器によって（Ｎ＋１）ビットのコードから計算可能である。冗長性は、ＤＡＣのセトリングの要求を緩和し、提案するバックグラウンドのキャリブレーションを可能にする。通常、ＫＴ／Ｃノイズの要求が合致する際に低電力でＤＡＣのセトリングを高速にするために、ＤＡＣにおいては小単位のキャパシタが好ましい。しかしながら、小単位のキャパシタによると、ＤＡＣのマッチングが低下し得る。本発明に係る自動的なバックグランドのキャリブレーションは、回路面積及び電力において無視できる程度のオーバヘッドによりＤＡＣのミスマッチエラーを抑制することができる。また、自動的なバックグランドのキャリブレーションを実装するキャリブレーション部６０も、図２の実施形態に示している。

提案するキャリブレーション部６０を備えたＳＡＲＡＤＣのより詳細なブロック図を、図３に示す。キャリブレーション部は、ＤＡＣのエラー検出に適する限定されたＳＡＲコードの組（則ちＳＡＲＡＤＣの出力における（Ｎ＋１）ビットコード）によってのみイネーブル化される。ＳＡＲのコード検出は、検出部５０によって行われる。検出部５０は、順次、キャリブレーション用ロジック部６１とキャリブレーション用アルゴリズム部６２とをイネーブル化して、上記の特定のコードによってのみバックグランドキャリブレーションを、追加の比較サイクルにて行う。最後の二回の比較結果に基づいて、ＤＡＣのミスマッチエラーの符号が決定され、ＤＡＣのキャリブレーションをされるＭＳＢのためのキャリブレーション用レジスタ８０に格納される。キャリブレーションのループを安定化してノイズを遮断するように、各レジスタの前にはローパスフィルタ（ＬＰＦ）７０が設けられる。

ＤＡＣのミスマッチに対するキャリブレーションの動作原理は、キャパシタのミスマッチを示唆するＤＮＬエラーの検出に基づくものである。ＤＮＬ（微分非直線性）のエラーは、隣接した入力のデジタル値に対応する二つのアナログ値の間のずれを意味する。図４は、ＭＳＢキャパシタにミスマッチがある場合の、ＮビットＳＡＲＳＤＣにおける最大有効ビット（ＭＳＢ）でのＤＮＬ特性の一例を示す。同様の描像は、ＤＡＣの他のＭＳＢにおいても描くことができる。図４は、ＭＳＢミスマッチによるＤＮＬエラーΔを強調して、ＤＮＬを示している。冗長性により、アルゴリズムによってΔを０に調整することが充分可能な、Δの符号を検出する簡単な方法が存する。冗長性（則ち、最終的なＮビットコードに対する生のＮ＋１ビット）は、最終的には同じＮビット出力を記述する複数のＮ＋１ビットが有ることを意味する。例えば、コードＡ，Ｂ（図５）は、同じＮビットの出力コードを生成し、この意味で等価である。しかしながら、コードＡとコードＢとの内訳のビットは異なり、そのため、上記の二つのコードを生成する際に使用されるＤＡＣのキャパシタも、別物である。もし、ＤＡＣのキャパシタによるミスマッチがなければ、コードＡとコードＢとにおいて使用されるＤＡＣのキャパシタの総和は等しい（換言すると、コードＡ，Ｂのそれぞれの総容量値は等しい）。一方、キャパシタのミスマッチがあると、使用されるＤＡＣのキャパシタの総和は、コードＡとコードＢとにおいて同一にならない。このような知見は、キャリブレーションを行うために、以下のように利用される。すなわち、コードＡが、通常の（Ｎ＋１）サイクルのＳＡＲ変換の最中に観測されると、追加の（つまり（Ｎ＋２）回目の）（探索）サイクルが付加され、（同一の）入力電圧とフィードバックのＤＡＣ（４０）による電圧との比較が追加で実行される。（Ｎ＋２）回目のサイクルが行われる前にコードＡをコードＢに更新し、これによって、別々のＤＡＣのキャパシタが、キャパシタのミスマッチがない状態ではＤＡＣ出力において同一の電圧を生成するように、使用される。上記の方法では、（Ｎ＋２）回目のサイクルと（Ｎ＋１）回目のサイクルとの比較器による比較結果が、コードＡのアナログ値（則ちＤＡＣの出力側の電圧Ｖ_Ａ）が、コードＢのアナログ値（則ちＤＡＣの出力側の電圧Ｖ_Ｂ）よりも大きいか小さいかを決定することとなる。上記の情報により、ＭＳＢキャパシタを、ＤＮＬエラーΔを最小化するように調整できる。ＭＳＢについて説明した例と同様に、他の検出コードを、他のビットの遷移について用いることができる（図８）。検出コードは、コードの範囲の中間近傍（例えば図８に示すように１３ビットによる０〜８ｋコードに対して２ｋ〜４ｋの周辺）に選択され、これによって、ＡＤＣの入力側で充分に使用する何れのアナログ信号にも適切なキャリブレーションが為される。キャリブレーションアルゴリズムは、ＳＡＲ制御部３０から、限定されたＳＲＡコードの組によってのみ作動される。これにより、ＭＳＢビットのキャリブレーションにおける検出の発生率は、全てのＡ／Ｄ変換の内で無視できる程度分（例えば１％未満）に低減できる。コード検出のために用いるＳＡＲコードの組のサイズを増大又は減少することにより、コード検出の発生率を増大又は減少させることができる。さらに、ループ内のＬＰＦ（図３）のオーダを増大又は減少することにより、補正の発生率を増大又は減少させることができる。その結果、キャリブレーションの収束時間も、増大又は減少させることができる。

図６は、一組のバイナリに目盛り付けされたキャパシタのアレイ（Ｃ_０，Ｃ_１，Ｃ_２，…，Ｃ_１２）を備えるＤＡＣ構造の実装例を示す。キャパシタ（Ｃ_１２，Ｃ_１１，…，Ｃ_８）は、ＭＳＢキャパシタとして考慮される。それぞれのＭＳＢキャパシタＣ_ｉは、キャリブレーション用キャパシタ４１に並列に接続されている。キャリブレーション用キャパシタは、キャリブレーション制御信号（ｃａｌ_ｋ，…，ｃａｌ_１，ｃａｌ_０）を通じて書込み可能な、一組のバイナリの目盛りを有するキャパシタ（Ｃｃ_０，Ｃｃ_１，Ｃｃ_ｋ）である。キャリブレーション用キャパシタ４１は、ＡＤＣの初期設定のＭＳＢが、１ＬＳＢよりも小さい幅によってキャリブレーション可能となるようにサイズ設定できる。

図７における冗長ビットの配置Ｍは、例えば以下のような解析によって選定することができる。即ち、ＭＳＢに対するキャリブレーションの、最悪の場合のミスマッチは、ＤＡＣのより低いビットのミスマッチよりも大きいため、より高いビットのＤＡＣのキャパシタ（例えばＭＳＢ_１，ＭＳＢ_２，…，ＭＳＢ_Ｍ−１）のみキャリブレーションの対象とする必要がある。残りのビット（例えばＭＳＢ_Ｍ，ＭＳＢ_Ｍ＋１，ＭＳＢ_Ｍ＋２，…，ＬＳＢ_Ｎ−１，ＬＳＢ_Ｎ，ＬＳＢ_Ｎ＋１）に対応する残りのＤＡＣのキャパシタは、これらのミスマッチが無視できる程度であることから、キャリブレーションの対象とする必要はない。冗長ビットは、上記のＭＳＢ_Ｍ−１の次のビットに対応するように選定する、則ちＭＳＢ_Ｍに選定することができる。冗長ビットよりも下位のビットに対しては、キャパシタのミスマッチが引き起こすエラーは、無視できる程度だと考えられる。以上のように、冗長ビットＭの配置に関する知見が得られる。しかしながら、冗長ビットの配置は勿論、残りの何れのビット（例えばＭＳＢ_Ｍ，ＭＳＢ_Ｍ＋１，ＭＳＢ_Ｍ＋２，…，ＬＳＢ_Ｎ−１，ＬＳＢ_Ｎ，ＬＳＢ_Ｎ＋１）に対応するように選定されてもよい。

キャリブレーション方法について、キャリブレーションを実行するときの信号の流れを示す図３を参照して説明する。検出部５０は、キャリブレーションを実行するか否かを示すキャリブレーションイネーブル信号の生成も行う。それぞれの変換時において、（Ｎ＋１）回目のサイクルに、検出部は、内部の（Ｎ＋１）番目のビットのＤＡＣコードが、特定の予め定められたキャリブレーション用コードの内の一つであるか否かを検知する（例えば、図５に示す１００００００ＸＸＸＸＸＸＸであり、最後の０が冗長ビットを示している）。キャリブレーション用コードの内の一つである場合、キャリブレーションイネーブル信号は、アクティブ化される。その結果、検出部５０は、内部の（Ｎ＋１）ビットのＤＡＣコードをその代替コードに換えさせる（例えば、図５に示す０１１１１１１ＸＸＸＸＸＸＸであり、最後の１が冗長ビットを示している）。ＳＡＲコードのビット列の残部は、その値が検出部５０において考慮されないため、Ｘで記している。さらに、キャリブレーションイネーブル信号は、キャリブレーション用ロジック部６１を介して追加の（Ｎ＋２）回目のサイクルを実行可能にし、これによって別種の比較を行える。（Ｎ＋１）回目のサイクルの結果と共に上記の比較が行われた後に、キャリブレーション用ロジック部は、出力Ｃ_Ｎ＋２を生成する。出力Ｃ_Ｎ＋２は、ＳＡＲロジック部からの（Ｎ＋１）回目のサイクルの結果Ｃ_Ｎ＋１と共にキャリブレーション用アルゴリズム部にフィードフォワードされる。キャリブレーション用アルゴリズム部は、エラー符号信号を生成する。エラー符号信号は、アナログ補正回路のための方向（則ち増大または減少）を示す。エラー符号信号は、ノイズを遮断するためのＬＰＦに送信される。ＬＰＦは、キャリブレーション用レジスタ８０に遅延したエラー符号信号を出力する。キャリブレーション用レジスタは、バイナリ目盛りのデジットに単一ビットのエラー符号信号を蓄積するアキュムレータとして実装されてもよい。この際、キャリブレーション用レジスタの出力は、それぞれのＭＳＢに対するキャリブレーション用キャパシタ４１を制御することにより、アナログ補正のために用いられる。これにより、バイナリ目盛りのデジットが、キャリブレーション用キャパシタ（Ｃ_ｋ，…，Ｃ_１，Ｃ_０）のうちの何れをオン又はオフに切り替えるかを制御する。

提案した解決手段は、多種の効果を提供する。まず、ＤＡＣにおけるキャパシタのミスマッチが直接、計測できる。その上、ＤＡＣのミスマッチエラーの検出は、冗長性によって容易に達成されるため、アーキテクチャにおいて余計な複雑性を招来しない（エラー検出における冗長ビットの使用方法を参照）。高分解能のＡＤＣにおいては、冗長性は、通常、他の理由（例えばＤＡＣセトリング）のために予め実装される。このため、本方法は、殆ど無料で利用可能である。ＤＡＣにおけるキャパシタのミスマッチは、検出されるエラーの符号に基づきアナログ領域において直接、補正できる。このため、ＬＭＳアルゴリズムなどの学習アルゴリズムを必要とすることなくエラーを探せて、そのため時間、電力および回路面積を節約できる。キャリブレーション回路は、非常に簡単な構成である（コード検出用の簡単なロジック部と、ＬＰＦにおけるＤ型フリップフロップと、スイッチング可能なバイナリで重み付けされたキャパシタのバンクとを含むだけである）。フィードフォワードのエラー検出および補正スキームにより、複雑なデジタル動作および回路構成（例えば、乗算、係数学習、ＬＵＴなど）が回避される。このため、シリコン上に実装する際に良好な電力効率および小面積を実現可能になる。

キャリブレーションを行うために一回だけ追加のサイクルが必要であり、このため、速度又は電力におけるコストは非常に小さい。対応するビットの容量値を直接、補償することによって、補正が行われる。小型のキャリブレーション用キャパシタ（＜１ＬＳＢ）による電力消費は、無視できる程度に小さい。この点は、デジタル補正に対する利点となる。デジタル補正は、通常、複雑性および回路面積を費やす動作を含むものである。キャリブレーションの収束時間は、上述のとおり、検出のためのコードの組（則ちキャリブレーション対象のＭＳＢの個数）の調整およびＬＰＦにおける遅延（或いはＬＰＦのオーダの増大または減少による収束率）によって適合させることができる。よって、低作動率によって及び／又は比較的早い収束時間によって、低電力においてバックグラウンドで行われるキャリブレーションが実施可能になる。本アルゴリズムは、非常に簡単であり、重度の作業オーバヘッドを伴わずに他の解像技術に容易に拡張可能である。

提案したキャリブレーションは、勿論、先行技術において通常の動作に適用可能である。この場合において入力電圧は、ＳＡＲコードの組のコード生成をもたらす所定の組の電圧のうちの一つの電圧である。

図面及び以上の記載において、本発明が説明および記載が為されたが、このような説明および記載は、説明的または例示的であって、限定的ではないとみなされるものである。以上の記載は、本発明の特定の実施形態を詳述する。しかしながら、以上の記載がどれだけ詳細に文書内に現れていたとしても、本発明は、多様な方法において実施され得ると理解されるものである。本発明は、開示された実施形態に限定されない。

開示された実施形態の他の変形例は、図面、本開示および添付の請求項を検討することから、特許請求の範囲に記載された発明を実施する当業者によって理解され、達成され得る。請求項において、文言「備える」は、他の要素及びステップを排除せず、また、不定冠詞“ａ”又は“ａｎ”は、複数を排除しない。 単一のプロセッサ又は他のユニットが、請求項に記載された幾つかの項目の機能を満たしてもよい。特定の手段が互いに異なる従属項に記載された単なる事実が、これらの手段の組み合わせを有利に用いることができないことを示唆することはない。コンピュータプログラムは、一体的に或いは他のハードウェアの一部として供給される光学記録媒体又は半導体記録媒体などの適当な記録媒体上に格納／配信されてもよいが、他の形式において、例えばインターネット若しくは他の有線又は無線の電気通信システムを介して配信されてもよい。請求項における何れの参照符号も、発明の技術的範囲を制限するものとして解釈されるべきではない。

Claims (5)

1. 入力電圧信号を、前記入力電圧信号を表すＮビット出力信号に変換するアナログ／デジタル変換器であるＡＤＣのキャリブレーション方法であって、
   前記アナログ／デジタル変換器に印加される前記入力電圧信号をサンプリングするステップと、
   前記サンプリングされた入力電圧信号をフィードバックのデジタル／アナログ変換器であるＤＡＣ（４０）の出力信号と比較するステップと、
   前記ＡＤＣの探索ロジック部（３０）において、前記比較の結果によって表される（Ｎ＋１）ビットコードを決定するステップであって、前記（Ｎ＋１）ビットコードは前記Ｎビット出力信号を生成する、ステップと、
   前記（Ｎ＋１）ビットコードが予め定められたキャリブレーションのトリガコードと同じであることが検出された際に、前記（Ｎ＋１）ビットコードの最大有効ビットの内の一つに対するキャリブレーションを実行するステップであって、
   前記（Ｎ＋１）ビットコードを、前記（Ｎ＋１）ビットコードと同じＮビット出力信号を生成する代替の（Ｎ＋１）ビットコードに置換するステップと、
   前記代替の（Ｎ＋１）ビットコードを用いて追加の比較サイクルを行うステップと、
   前記追加の比較サイクルの比較結果および先行の（Ｎ＋１）回目のサイクルの比較結果を用いて、ＤＡＣのキャパシタによるミスマッチエラーの符号を決定するステップと、
   前記ＤＡＣのキャパシタによるミスマッチエラーの前記符号に応じて、前記ＤＡＣの一つのキャパシタであって、キャリブレーションを実行するための前記（Ｎ＋１）ビットコードの最大有効ビットの内の１ビットに対応する一つのキャパシタに、並列接続されたスイッチング可能なバイナリの目盛りを有する一組のキャリブレーション用キャパシタ（４１）を調整するステップと
   によって、キャリブレーションを実行するステップと
   を備えるキャリブレーション方法。
2. 前記ＤＡＣのキャパシタによるミスマッチエラーの前記符号は、キャリブレーション用レジスタ（８０）に格納される
   請求項１に記載のキャリブレーション方法。
3. 前記ＤＡＣのキャパシタによるミスマッチエラーの前記符号を含む信号に、ローパスフィルタを行うステップをさらに備える
   請求項１又は２に記載のキャリブレーション方法。
4. 入力電圧信号を、前記入力電圧信号を表すＮビット出力信号に変換するアナログ／デジタル変換器であって、
   前記アナログ／デジタル変換器は、
   前記入力電圧信号をサンプリングするサンプリング手段と、
   前記サンプリングされた入力電圧信号が入力されるように設けられた比較器（２０）と、
   キャパシタのアレイを備えるデジタル／アナログ変換器であるＤＡＣ（４０）と、
   前記比較器から比較器出力信号が入力されて前記ＤＡＣに入力を提供し、前記比較器の結果によって表される（Ｎ＋１）ビットコードを生成するように設けられた探索ロジック部（３０）であって、前記（Ｎ＋１）ビットコードは前記Ｎビット出力信号を生成する、探索ロジック部（３０）と、
   キャリブレーションアルゴリズムであって、
   前記（Ｎ＋１）ビットコードを、前記（Ｎ＋１）ビットコードと同じＮビット出力信号を生成する代替の（Ｎ＋１）ビットコードに置換し、
   前記代替の（Ｎ＋１）ビットコードを用いて追加の比較サイクルを行い、
   前記追加の比較サイクルの比較結果および先行の（Ｎ＋１）回目のサイクルの比較結果を用いてＤＡＣのキャパシタによるミスマッチエラーの符号を決定し、
   前記ＤＡＣのキャパシタによるミスマッチエラーの前記符号に応じて、前記ＤＡＣの一つのキャパシタであって、キャリブレーションを実行するための前記（Ｎ＋１）ビットコードの最大有効ビットの内の１ビットに対応する一つのキャパシタに、並列接続されたスイッチング可能なバイナリの目盛りを有する一組のキャリブレーション用キャパシタ（４１）を調整する
   キャリブレーションアルゴリズムを実行するように設けられたキャリブレーション部（６０）と、
   前記（Ｎ＋１）ビットコードが予め定められたキャリブレーションのトリガコードと同じであるのかを検出し、前記キャリブレーション部を作動させる検出部（５０）と
   を備えるアナログ／デジタル変換器。
5. 探索ロジック部は、逐次近似レジスタとして実装される
   請求項４に記載のアナログ／デジタル変換器。

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