CN108988860A - 一种基于sar adc的校准方法及sar adc系统 - Google Patents
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Abstract
本文公布了一种基于SAR ADC的校准方法及SAR ADC系统，包括：对同一输入信号采样两次，并在两次采样的所述同一输入信号上分别叠加方向相反的扰动信号，得到两个量化结果；将所述两个量化结果在数字域相减，并利用最小均方LMS算法调整电容阵列中每比特电容的权重值，驱动误差趋近于0。本申请不仅校准速度快、精度高，而且能够实现片上集成。
Description
技术领域
本发明涉及集成电路设计领域，具体涉及一种基于SAR ADC的校准方法及SAR ADC系统。
背景技术
随着集成电路的不断发展，模数转换器逐渐向高速度、高精度、低功耗、小面积的方向发展。在很多系统中，对模数转换器的精度要求一般在12～14位左右，但是由于器件特征尺寸不断减小，电容失配、运算放大器的有限增益和非线性误差以及比较器的失调、工艺误差等因素严重影响了模数转换器的性能。如果不校准，模数转换器的精度一般被限制在10位左右，很难达到应用的要求。在实际应用中，模数转换器多采用校准技术来修正各种误差对其性能的影响。
模数转换器中的校准技术通常分别两类：数字校准技术和模拟校准技术。模拟校准技术是在模拟域将待校准值调整回正常值，技术成本高且易受到外界因素影响。数字校准技术将电路中的失配误差转换到数字域，并通过校准算法对待校准值进行处理。数字校准技术是现行校准技术的主流。
在适用于逐次逼近型模数转换器(SAR ADC，Successive ApproximationRegister Analog-to-Digital Converter)的数字校准技术中，最小均方(LMS，Least MeanSquares)算法用平方误差代替均方误差求解最小梯度，无需计算相关矩阵及其逆矩阵，算法实现相对简单高效，从而获得广泛应用。
但是，目前校准精度高、校准速度快的SAR ADC难以在片上集成。而已实现片上集成的采用LMS算法校准的SAR ADC又存在如下缺陷：1、校准精度低，无法满足高精度SAR ADC的设计要求；2、校准速度慢，无法满足系统级应用对高精度SAR ADC的要求；3、校准方案复杂，需要额外的校准模块，使得整个SAR ADC的面积大、功耗大、设计周期长、芯片成本高。
对于相关技术中采用LMS算法校准的SAR ADC，要么校准速度慢、精度不高、方案复杂，要么无法片上集成的技术问题，目前尚未提出有效的解决方案。
发明内容
为了解决上述技术问题，本发明实施例提供了一种基于SAR ADC的校准方法及SARADC系统，不仅校准速度快、精度高，而且能够实现片上集成。
本申请提供了：
一种基于逐次逼近型模数转换器SAR ADC的校准方法，包括：
对同一输入信号采样两次，并在两次采样的所述同一输入信号上分别叠加方向相反的扰动信号，得到两个量化结果；
将所述两个量化结果在数字域相减，并利用最小均方LMS算法调整电容阵列中每比特电容的权重值，驱动误差趋近于0。
其中，所述在两次采样的所述同一输入信号上分别叠加方向相反的扰动信号时，包括：在两次采样的所述同一输入信号上分别叠加方向相反的扰动信号后，再分别叠加随机干扰信号。
其中，将所述两个量化结果在数字域相减，并利用LMS算法调整电容阵列中每比特电容的权重值，驱动误差趋近于0，包括：
根据当前时刻电容阵列中每比特电容的第一权重值，计算对应所述两个量化结果的两个累加结果；
根据当前时刻电容阵列中每比特电容的第二权重值、以及所述两个累加结果，计算所述两个累加结果之间的误差；
使用LMS算法更新下一时刻电容阵列中每比特电容的第一权重值和第二权重值；
循环执行上述步骤，直到所述误差趋近于0。
其中，所述根据当前时刻电容阵列中每比特电容的第一权重值，计算对应所述两个量化结果的两个累加结果，包括：
基于如下公式计算对应所述两个量化结果的两个累加结果：
其中，d+[k]、d-[k]表示当前时刻k的两个累计结果，N为电容阵列电容的比特总数，wi[k]为当前时刻k电容阵列中每比特电容的第一权重值，k表示当前时刻，b+,i[k]、b-,i[k]分别为当前时刻k电容阵列每比特电容的转换结果。
其中，所述根据当前时刻电容阵列中每比特电容的第二权重值、以及所述两个累加结果，计算所述两个累加结果之间的误差，包括：
基于如下公式计算两个累加结果之间的误差：
其中，error[k]表示当前时刻k两个累加结果的误差值，d+[k]、d-[k]表示当前时刻k的两个累计结果，wi[k]为当前时刻k电容阵列中每比特电容的第一权重值，b+,i[k]、b-,i[k]分别为当前时刻k电容阵列每比特电容的转换结果，Δd[k]为当前时刻k电容阵列中每比特电容的第二权重值。
其中，所述使用LMS算法更新下一时刻电容阵列中每比特电容的第一权重值和第二权重值，包括：
基于如下公式计算当前时刻k的下一时刻k+1的第一权重值和第二权重值：
wi[k+1]＝wi[k]-uw*error[k]*(b+,i[k]-b-,i[k])
Δd[k+1]＝Δd[k]+uΔ*error[k]
其中，wi[k+1]为k+1时刻电容阵列中每比特电容的第一权重值，Δd[k+1]为k+1时刻电容阵列中每比特电容的第二权重值，wi[k]为当前时刻k电容阵列中每比特电容的第一权重值，Δd[k]为当前时刻k电容阵列中每比特电容的第二权重值，error[k]表示当前时刻k两个累加结果的误差值，uΔ、uw分别为LMS算法内置计算系数。
一种逐次逼近型模数转换器SAR ADC系统，包括：
模拟电路单元，对同一输入信号采样两次，并在两次采样的所述同一输入信号上分别叠加方向相反的扰动信号，得到两个量化结果；
数字电路单元，用于为所述模拟电路单元提供所述扰动信号；以及，将所述模拟电路单元得到的所述两个量化结果在数字域相减，并利用LMS算法调整所述模拟电路单元中电容阵列每比特电容的权重值，驱动误差趋近于0。
其中，所述数字电路单元，还用于为所述模拟电路单元提供随机干扰信号；所述模拟电路单元，还用于在两次采样的所述同一输入信号上分别叠加方向相反的扰动信号之后，再分别叠加随机干扰信号，并利用叠加了所述扰动信号和随机干扰信号的所述输入信号得到两个量化结果。
其中，所述数字电路单元，至少包括：数字校准模块、信号产生模块和寄存器；其中，
所述数字校准模块用于对所述模拟电路单元输出的两个N比特转换结果进行如下处理：
根据当前时刻电容阵列中每比特电容的第一权重值，计算对应所述两个N比特转换结果的两个累加结果；
根据当前时刻电容阵列中每比特电容的第二权重值、以及所述两个累加结果，计算所述两个累加结果之间的误差；
使用LMS算法更新下一时刻电容阵列中每比特电容的第一权重值和第二权重值并存储到所述寄存器中；
所述寄存器，用于存储所述电容阵列中每比特电容的第一权重值和第二权重值；
所述信号产生模块，用于产生所述扰动信号和三角波信号并输出到所述模拟电路单元，所述三角波信号用于产生所述输入信号。
其中，所述信号产生模块，还用于产生随机干扰信号并输出到所述模拟电路单元。
其中，所述模拟电路单元，包括：DAC，所述DAC的采样电容包括Sub-Radix-2电容阵列、扰动信号控制电容阵列、随机抖动信号控制电容阵列，分别响应于所述三角波信号、所述扰动信号、所述随机干扰信号的控制。本发明实施例中，提供了基于SAR ADC的校准方法，通过LMS算法进行优化并应用于SAR ADC的数字校准，校准速度快、校准精度高。
本发明实施例中，同时提供了一种与上述校准方法匹配的SAR ADC系统架构，与现有片上集成高精度SAR ADC相比，具有面积小、功耗低且设计周期短的优点，不仅可以实现片上集成，而且能够节约成本。
本发明的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本发明而了解。本发明的目的和其他优点可通过在说明书、权利要求书以及附图中所特别指出的结构来实现和获得。
附图说明
附图用来提供对本发明技术方案的进一步理解，并且构成说明书的一部分，与本申请的实施例一起用于解释本发明的技术方案，并不构成对本发明技术方案的限制。
图1为本发明实施例基于SAR ADC的校准方法流程示意图；
图2为本发明实施例基于SAR ADC的校准方法的示例性流程图；
图3为本发明实施例SAR ADC系统的结构示意图；
图4为本发明实施例SAR ADC系统的示例性结构示意图；
图5为本发明实施例SAR ADC系统的示例性电路结构示意图；
图6为为本发明实施例SAR ADC系统中模拟电路单元的示例性电路结构示意图；
图7为为本发明实施例在校准状态下SAR ADC模拟电路单元的示例性波形示意图；
图8为本发明实施例SAR ADC系统中数字电路单元的示例性结构示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，下文中将结合附图对本发明的实施例进行详细说明。需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互任意组合。
在附图的流程图示出的步骤可以在诸如一组计算机可执行指令的计算机系统中执行。并且，虽然在流程图中示出了逻辑顺序，但是在某些情况下，可以以不同于此处的顺序执行所示出或描述的步骤。
针对采用LMS算法校准的SAR ADC，要么校准速度慢、精度不高、方案复杂，要么无法片上集成的技术问题，本申请选择一种LMS算法，对其进行优化并将其应用于SAR ADC的校准方法，实现高速度、高精度的校准，同时提供一种与该校准方法匹配的SAR ADC系统，以最终实现高精度SAR ADC的低成本片上集成。
如图1所示，本申请提供一种基于SAR ADC的校准方法，包括：
步骤101，对同一输入信号采样两次，并在两次采样的所述同一输入信号上分别叠加方向相反的扰动信号，得到两个量化结果；
步骤102，将所述两个量化结果在数字域相减，并利用最小均方LMS算法调整电容阵列中每比特电容的权重值，驱动误差趋近于0。
本申请中，在同一个输入信号Vin采用两次并叠加两个方向相反的扰动信号±Δa，可以分别得到两个量化结果(即Q(Vin-Δa)和Q(Vin+Δa))，将两个量化结果在数字域相减，则在ADC特征曲线上形成大小为2Δa的窗口，并带有权重和误差，再通过LMS算法调整每bit权重值的大小，驱动误差趋近于0，从而达到校准的目的。
本申请中，将所述两个量化结果在数字域相减，并利用LMS算法调整电容阵列中每比特电容的权重值，驱动误差趋近于0，可以包括：根据当前时刻电容阵列中每比特电容的第一权重值，计算对应所述两个量化结果的两个累加结果；根据当前时刻电容阵列中每比特电容的第二权重值、以及所述两个累加结果，计算所述两个累加结果之间的误差；使用LMS算法更新下一时刻电容阵列中每比特电容的第一权重值和第二权重值；循环执行上述步骤，直到所述误差趋近于0。
图2为本申请上述校准方法的示例性执行流程，包括：
步骤201，SAR ADC对同一输入信号Vin采样两次，在两次采样过程中分别加入方向相反的扰动信号+Δa和-Δa，从而得到两次量化结果D+[N:0]和D-[N:0]，即下文中的Q(Vin+Δa)和Q(Vin-Δa)。
其中，两次采样的输入信号叠加扰动信号和随机干扰信号之后，分别通过电容阵列中的N比特电容进行N次循环处理，完成数模转换，得到两组N比特转换结果Q(Vin-Δa)和Q(Vin+Δa)，这两组N比特转换结果Q(Vin-Δa)和Q(Vin+Δa)即为两个量化结果。其中，每组N比特转换结果包括N个每比特转换结果bi,+[k]或bi,-[k]，也就是说，Q(Vin+Δa))中包含N个bi,+[k]，Q(Vin-Δa)包含N个表示每比特电容转换结果的bi,-[k]。
步骤202，根据当前k时刻的电容阵列中每bit电容的第一权重值wi(i＝0,...,N-1)，由下述公式1(eq.1)和公式2(eq.2)，计算当前k时刻的累加结果d+和d-：
其中，d+[k]、d-[k]表示当前时刻k的两个累计结果，N为电容阵列电容的比特总数，wi[k]为当前时刻k电容阵列中每比特电容的第一权重值，k表示当前时刻，b+,i[k]、b-,i[k]分别为当前时刻k电容阵列每比特电容的转换结果。
步骤203，由下述公式3(eq.3)和公式4(eq.4)，计算输出信号dout和误差error；
dout[k]＝(d+[k]+d-[k])/2---(eq.3)
其中，error[k]表示当前时刻k两个累加结果的误差值，d+[k]、d-[k]表示当前时刻k的两个累计结果，wi[k]为当前时刻k电容阵列中每比特电容的第一权重值，b+,i[k]、b-,i[k]分别为当前时刻k电容阵列每比特电容的转换结果，Δd[k]为当前时刻k电容阵列中每比特电容的第二权重值，dout[k]表示当前时刻k的输出信号。
步骤204，由下述公式5(eq.5)和公式6(eq.6)，使用LMS算法更新k+1时刻每bit电容的第一权重值wi(i＝0,...,N-1)和第二权重值Δd；
wi[k+1]＝wi[k]-uw*error[k]*(b+,i[k]-b-,i[k])---(eq.5)
Δd[k+1]＝Δd[k]+uΔ*error[k]---(eq.6)
其中，wi[k+1]为k+1时刻电容阵列中每比特电容的第一权重值，Δd[k+1]为k+1时刻电容阵列中每比特电容的第二权重值，wi[k]为当前时刻k电容阵列中每比特电容的第一权重值，Δd[k]为当前时刻k电容阵列中每比特电容的第二权重值，error[k]表示当前时刻k两个累加结果的误差值，uΔ、uw分别为LMS算法的内置计算系数。
实际应用中，为便于数字实现，uΔ、uw作为LMS算法内置计算系数，可设置为(1/2)的整数倍。
步骤205，如果误差error无限趋近于0或者已满足应用需求，算法结束，否则返回步骤201，循环执行上述步骤，直至误差error无限趋近于0或者已满足应用需求。
实际应用中，在误差error无限趋近于0或者已满足应用需求时，采用此时更新的第一权重值wi(i＝0,...,N-1)和第二权重值Δd得到失配校准结果并存储在寄存器或存储器中。当SAR ADC处于正常工作状态时，结合该失配校准结果，对输出信号dout进行更新，从而得到无失配的输出信号dout。
需要说明的是，图2中，wnew表示更新计算之后的wi(i＝0,...,N-1)，wold表示更新计算之后的wi(i＝0,...,N-1)，Δnew表示更新计算之后的Δd，Δold表示更新计算之后的Δd。
实际应用中，本申请上述方法中，还可以在两次采样的所述同一输入信号上分别叠加方向相反的扰动信号后，再分别叠加随机干扰信号。例如，在图2的示例性流程中步骤201中，在两次采样过程中分别加入方向相反的扰动信号+Δa和-Δa之后，还可以分别加入方向相反的随机干扰信号，通过增加扰动信号和随机干扰信号，可进一步提高校准的精确度。
实际应用中，上述校准方法可以通过下文所述SAR ADC系统来实现。
本申请还提供一种SAR ADC系统，用于实现上述校准方法，如图3所示，该SAR ADC系统可以包括：
模拟电路单元31，对同一输入信号采样两次，并在两次采样的所述同一输入信号上分别叠加方向相反的扰动信号，得到两个量化结果；
数字电路单元32，用于为所述模拟电路单元提供所述扰动信号；以及，将所述模拟电路单元得到的所述两个量化结果在数字域相减，并利用LMS算法调整所述模拟电路单元中电容阵列每比特电容的权重值，驱动误差趋近于0。
为了使得校准精确度更高，还可以在输入信号上叠加随机干扰信号。本申请中，所述数字电路单元32，还可以用于为所述模拟电路单元提供随机干扰信号；所述模拟电路单元31，还可以用于在两次采样的所述同一输入信号上分别叠加方向相反的扰动信号之后，再分别叠加随机干扰信号，并利用叠加了所述扰动信号和随机干扰信号的所述输入信号得到两个量化结果。
本申请中，所述数字电路单元32，至少包括：数字校准模块、信号产生模块和寄存器。
其中，所述数字校准模块用于对所述模拟电路单元输出的两个N比特转换结果进行如下处理：根据当前时刻电容阵列中每比特电容的第一权重值，计算对应所述两个N比特转换结果的两个累加结果；根据当前时刻电容阵列中每比特电容的第二权重值、以及所述两个累加结果，计算所述两个累加结果之间的误差；使用LMS算法更新下一时刻电容阵列中每比特电容的第一权重值和第二权重值并存储到所述寄存器中；
所述寄存器，用于存储所述电容阵列中每比特电容的第一权重值和第二权重值。
所述信号产生模块，用于产生所述扰动信号和三角波信号并输出到所述模拟电路单元，所述三角波信号用于产生所述输入信号。除此之外，所述信号产生模块，还可用于产生随机干扰信号并输出到所述模拟电路单元。
具体的，数字校准模块用于先由上文中的公式1和公式2计算两个累加结果，然后由上文中的公式4计算所述两个累加结果之间的误差，最后由上文中的公式5和公式6更新下一时刻电容阵列中每比特电容的第一权重值和第二权重值。
图4为本申请上述SAR ADC系统的示例性结构示意图。
如图4所示，SAR ADC系统中模拟电路单元31主要负责实现对输入信号进行量化、编码等处理后输出量化结果即两组N比特转换结果到数字电路单元32。模拟电路单元31可以包括：采样电路311、DAC312、比较器313、控制逻辑电路314。其中，采样电路311负责实现在SAR ADC正常工作或后台校准模式下对输入信号进行开关采样；DAC312负责实现在校准或正常工作模式下进行逐次逼近得到差分模拟输入信号并输出给比较器313，所述比较器313负责实现比较逐次逼近后差分模拟输入信号的大小，输出比较结果给到控制逻辑。所述控制逻辑电路314负责实现N次逐次比较的异步逻辑控制以及两组N比特转换结果的编码输出到数字电路单元32。
在一种实现方式中，采样电路311可以对同一输入信号采样两次并输入所述DAC312；DAC312将数字电路单元32提供的方向相反的两个扰动信号叠加在采样电路311两次采样的输入信号上，经过N次的逐次逼近后得到对应所述两次采样的两个差分模拟输入信号并输出到所述比较器313；比较器313比较所述两个差分模拟输入信号并输出比较结果到所述控制逻辑电路314；控制逻辑电路314基于所述比较结果控制所述DAC执行N次的逐次逼近，并得到对应所述两次采样的两个N比特转换结果并输出，所述N比特转换结果即为所述两个量化结果。
如图4所示，数字电路单元32主要负责实现如下：1、在校准模式下，对模拟电路单元31输入的N比特转换结果进行校准；2、在正常工作模式下实现对N比特转换结果利用校准后的数据进行重新加权编码并进行滤波输出。其中，数字电路单元32可以包括：信号产生模块321、数字校准模块322，数字校准模块322包括以下功能模块：加权求平均计算模块、误差计算模块、LMS参数更新模块、寄存器。其中，所述信号产生模块321负责在数字校准模式下输出满足要求的、用于校准的信号，例如，可以产生扰动信号、随机干扰信号、以及用于产生校准时输入信号的三角波信号等并输出到模拟电路单元31。加权求平均计算模块实现上述公式1、公式2、公式3的运算，误差计算模块实现公式4的计算，所述LMS参数更新实现公式5和公式6的计算，所述寄存器实现对校准结果(包括更新后的wi(i＝0,...,N-1)和Δd)的存储。
在其他实现方式中，数字电路单元32还可以包括数字滤波器323，数字滤波器323负责实现对校准后的输出信号dout滤波后得到信号Dout并输出，以进一步提高SAR ADC的精度。
图5为本申请SAR ADC系统的示例性电路结构示意图。该电路包括：模拟部分和数字部分，模拟部分对应上文中的模拟电路单元，数字部分对应上文中的数字电路单元。
当SAR ADC处于校准状态时，图5中模拟电路单元中DAC的电容阵列响应信号产生模块的输出信号(包括扰动信号、随机干扰信号、以及用于产生校准时输入信号的三角波信号)，在控制逻辑电路的控制下，将DAC的电容阵列中存储的电荷进行重新分布，经过N次循环比较，对应于两次采样的输入信号产生两组N比特转换结果。数字部分根据两组N比特转换结果计算得到SAR ADC的失配校准结果，并将此失配校准结果存储下来(例如，可以存储在寄存器中)。循环迭代此过程，直到误差值无限趋近于0或满足应用需求为止。
当SAR ADC处于正常工作状态时，图5中采样电路采样输入信号到DAC的电容阵列，在控制逻辑电路的控制下，将DAC的电容阵列中对存储电荷进行重新分布，完成N次循环比较，产生两组N bit转换结果，并结合校准过程中得到的失配校准结果，对输出结果(例如，输出信号dout)进行更新，从而得到无失配的转换结果。其中，失配校准结果是根据误差趋近于0时的权重值得到的。失配校准结果中可以包含SAR ADC的失配参数，失配参数可以根据误差趋近于0的权重值计算得到，计算方法不限。
图6为本申请SAR ADC系统中模拟电路单元的示例性电路结构示意图。模拟电路单元包括采样电路41、DAC42、比较器43、控制逻辑电路44，其中DAC 42的采样电容可以包括三部分：Sub-Radix-2电容阵列(Sub-radix-2Cap Array)421、扰动信号控制电容阵列(DitherCap Array)422、随机抖动信号控制电容阵列(PB Cap Array)433，其中，Sub-Radix-2电容阵列421响应所述三角波信号tri_gen_p/n；扰动信号控制电容阵列422响应扰动信号pb_p/n；随机抖动信号控制电容阵列423响应所述随机干扰信号dither_p/n。控制逻辑电路44可以包括异步逻辑控制模块442和比较器时钟产生模块441。
实际应用中，所述Sub-Radix-2电容阵列421是指通常情况下SAR ADC中每bit电容与其相邻bit电容的比例为2或1/2，但是，而且此失配无法避免，结合上述校准流程的实现，此电容阵列可设置为比例值小于2，即Ci/Ci-1<2且Ci+1/Ci<2，i＝0～N-1，这种实现方式称为Sub-Radix-2。
实际应用中，电荷重分配结构的SAR ADC的转换过程可以分为采样、保持和转换三步骤。其中在转换阶段，通过DAC 42的采样电容上电荷的重新分布来实现数模转换的功能，然后通过比较器43的多次循环比较以实现模数转换功能。
为实现对SAR ADC的校准功能，在采样阶段，SAR ADC采样的不是外部的输入信号Vinp-Vinn，而是数字电路单元中信号产生模块的输出控制信号，即DAC 42的电容阵列分别响应三角波生成信号tri_gen_p/n、扰动控制信号pb_p/n、随机干扰信号dither_p/n的控制。此时，DAC 42中各电容阵列的顶板节点Vp和Vn连接到固定电位(例如VCM)，DAC 42中各电容阵列上分别设有控制开关Sp/n(i)，Sp/nd(i)，Sp/nb(i)(i＝0～N)，数字电路单元中信号产生模块可以通过控制开关Sp/n(i)，Sp/nd(i)，Sp/nb(i)(i＝0～N)，将各电容阵列底板分别连接到电位Vref_P或Vref_N。其中，控制开关Sp/n(i)(i＝0～N)分别设置在Sub-Radix-2电容阵列421的N比特电容上，控制开关Sp/nd(i)(i＝0～N)分别设置在扰动信号控制电容阵列422的N比特电容上，控制开关Sp/nb(i)(i＝0～N)分别设置在随机抖动信号控制电容阵列433的N比特电容上。
这里，固定电位(例如VCM)的作用是在采样阶段为采样电容顶板提供一个固定电压，Vcm指共模电压，一般为电源电压的一半或取值为(Vref_P+Vref_N)/2。Vref_P为高压参考电压，一般为电源电压或者略低于电源电压，Vref_N为低压参考电压，一般为0电位或者略高于0电位；校准采样阶段是通过数字产生的Nbits数字信号控制开关将电容底板连接到不同的参考电位来作为输入信号的，Vref_P和Vref_N就是对应的参考电位。
在保持阶段，DAC 42中各电容阵列的顶板节点Vp和Vn悬空，同时DAC 42中各电容阵列底板接固定电位(例如VCM)，由于DAC 42中各电容阵列的电容中存储的电荷不变，而且电容值不变，因此电容两端的电势差保持不变，但输入信号已经从DAC 42中各电容阵列的底板转移到DAC 42中各电容阵列的顶板节点Vp和Vn。
在转换阶段，比较器43、控制逻辑电路44协同完成每bit比较结果，而DAC 42中各电容阵列中存储的电荷会根据比较结果进行重新分布，经过多次比较，DAC 42中各电容阵列电容顶板的电压值会在转换结束后趋近于Vp-Vn≈0，控制逻辑电路44输出两组N bit转换结果，作为数字电路单元进一步校准计算的输入信号。
由于采样阶段和转换阶段均需要对DAC 42中各电容阵列的底板电位进行控制且控制开关复用，所以需要多路复用器(MUX)来区分控制信号并通过开关控制选择不同的输入信号，即在采样阶段，MUX的输出是tri_gen_p/n，pb_p/n和dither_p/n，在转换阶段，MUX的输出是控制逻辑44的控制信号switch_p/n。另外，图6所示的示例中，SAR ADC采用了差分电路的实现方式，所以，上述所涉及的控制信号，例如tri_gen_p/n，pb_p/n，dither_p/n或switch_p/n，无论各控制信号bit位数量，其中每bit位的数值均相反。以pb_p/n为例，如果pb_p＝1’b1，则pb_n＝1’b0，如果pb_p＝1’b0，则pb_n＝1’b1。如果pb_p[1:0]＝2’b10，则pb_n[1:0]＝2’b01，如果pb_p[1:0]＝2’b01，则pb_n[1:0]＝2’b10。对于其他信号，同理。
如图7所示，是在校准状态下，SAR ADC模拟电路单元的示例性波形示意图。为完成校准功能，信号产生模块分别产生了三种信号：三角波信号、扰动信号和随机干扰信号。其中，三角波信号可以随SAR ADC的时钟频率产生阶梯变化，相当于每两个时钟周期产生一个不同的输入信号Vin，也就是说，三角波信号用作校准时的输入信号。扰动信号在第一个周期内产生1，第二个时钟周期产生0，如此循环，相当于在每个由三角波信号产生的输入信号Vin上面叠加了+Δa和-Δa，由此得到上述校准过程所需的输入信号(Vinp和Vinn)。为了消减信号相关性带来的影响，可以在Vin±Δa上进一步叠加随机干扰信号。
如图8所示是SAR ADC系统中数字电路单元的示例性结构。数字电路单元包括三个功能模块：数字校准模块，信号产生模块和数字滤波器。其中，数字校准模块可以包括：寄存器、累加器(相当于上文的加权求平均)、LMS参数更新模块等。
其中，数字校准模块用于实现校准算法功能，校准算法的过程可以包括：
首先，累加器利用公式1和公式2计算对应两组N bit转换结果(Q(Vin-Δa)和Q(Vin+Δa))的累加结果d+和d-。同时，可以计算得到每bit转换结果之差bi,+[k]-bi,-[k]，为后续计算做好准备。这里，因为模拟电路单元的转换结果为N bit 1和0的序列，所以，每bit转换结果之差bi,+[k]-bi,-[k]的计算结果只能是1，0，-1三种，可以据此判断后续计算是加法或是减法。
其次，LMS参数更新模块利用公式4计算误差error。这里，首次计算时Δd的初始值并不影响最终校准结果，可以设置为(1/2)的整数次幂，便于数字实现。
最后，LMS参数更新模块利用公式5和公式6更新每bit电容的权重值wi和Δd。在每个周期的计算结束后，将每bit电容的wi和Δd存储在寄存器或者存储器(memory)中，然后开始下一时钟周期的校准迭代。
这里，uw控制LMS算法的收敛精度，uΔ控制LMS算法的收敛速度，将两者设置为(1/2)的整数倍，此外，还可以将公式5和公式6中的乘法操作转换为移位操作，便于数字实现。
本示例中，信号产生模块包括扰动信号发生器、随机信抖动信号发生器、三角波信号发生器，其中，扰动信号发生器用于产生两个方向相反的扰动信号pb_p/n，三角波信号发生器用于产生两个三角波信号tri_gen_p/n，随机信抖动信号发生器用于产生两个方向相反的随机干扰信号dither_p/n，以作用于模拟电路的电容阵列，作为模拟电路单元校准时的信号输入。在一种实现方式中，三角波信号tri_gen_p/n在数字电路中可用计数器方式实现，并且可以通过设置计数起始值、终止值和每时钟周期的计数值，实现不同信号幅度和上升下降斜率的三角波信号。
数字滤波器用于滤除输出信号dout频谱中多余的噪声后得到信号Dout[N2:0]并输出。实际应用中，数字滤波器可以根据具体应用进行选择滤波带宽，或者在信号通路中不加入数字滤波器，因为数字滤波器存在与否，不影响校准算法的实现。
本领域普通技术人员可以理解上述方法中的全部或部分步骤可通过程序来指令相关硬件(例如处理器)完成，所述程序可以存储于计算机可读存储介质中，如只读存储器、磁盘或光盘等。可选地，上述实施例的全部或部分步骤也可以使用一个或多个集成电路来实现。相应地，上述实施例中的各模块/单元可以采用硬件的形式实现，例如通过集成电路来实现其相应功能，也可以采用软件功能模块的形式实现，例如通过处理器执行存储于存储器中的程序/指令来实现其相应功能。本申请不限制于任何特定形式的硬件和软件的结合。
以上显示和描述了本申请的基本原理和主要特征和本申请的优点。本申请不受上述实施例的限制，上述实施例和说明书中描述的只是说明本申请的原理，在不脱离本申请精神和范围的前提下，本申请还会有各种变化和改进，这些变化和改进都落入要求保护的本申请范围内。
Claims (11)
1.一种基于逐次逼近型模数转换器SAR ADC的校准方法，包括：
对同一输入信号采样两次，并在两次采样的所述同一输入信号上分别叠加方向相反的扰动信号，得到两个量化结果；
将所述两个量化结果在数字域相减，并利用最小均方LMS算法调整电容阵列中每比特电容的权重值，驱动误差趋近于0。
2.根据权利要求1所述的校准方法，其特征在于，所述在两次采样的所述同一输入信号上分别叠加方向相反的扰动信号时，包括：
在两次采样的所述同一输入信号上分别叠加方向相反的扰动信号后，再分别叠加随机干扰信号。
3.根据权利要求1所述的校准方法，其特征在于，将所述两个量化结果在数字域相减，并利用LMS算法调整电容阵列中每比特电容的权重值，驱动误差趋近于0，包括：
根据当前时刻电容阵列中每比特电容的第一权重值，计算对应所述两个量化结果的两个累加结果；
根据当前时刻电容阵列中每比特电容的第二权重值、以及所述两个累加结果，计算所述两个累加结果之间的误差；
使用LMS算法更新下一时刻电容阵列中每比特电容的第一权重值和第二权重值；
循环执行上述步骤，直到所述误差趋近于0。
4.根据权利要求3所述的校准方法，其特征在于，所述根据当前时刻电容阵列中每比特电容的第一权重值，计算对应所述两个量化结果的两个累加结果，包括：
基于如下公式计算对应所述两个量化结果的两个累加结果：
其中，d+[k]、d-[k]表示当前时刻k的两个累计结果，N为电容阵列电容的比特总数，wi[k]为当前时刻k电容阵列中每比特电容的第一权重值，k表示当前时刻，b+,i[k]、b-,i[k]分别为当前时刻k电容阵列每比特电容的转换结果。
5.根据权利要求3所述的校准方法，其特征在于，所述根据当前时刻电容阵列中每比特电容的第二权重值、以及所述两个累加结果，计算所述两个累加结果之间的误差，包括：
基于如下公式计算两个累加结果之间的误差：
其中，error[k]表示当前时刻k两个累加结果的误差值，d+[k]、d-[k]表示当前时刻k的两个累计结果，wi[k]为当前时刻k电容阵列中每比特电容的第一权重值，b+,i[k]、b-,i[k]分别为当前时刻k电容阵列每比特电容的转换结果，Δd[k]为当前时刻k电容阵列中每比特电容的第二权重值。
6.根据权利要求3所述的校准方法，其特征在于，所述使用LMS算法更新下一时刻电容阵列中每比特电容的第一权重值和第二权重值，包括：
基于如下公式计算当前时刻k的下一时刻k+1的第一权重值和第二权重值：
wi[k+1]＝wi[k]-uw*error[k]*(b+,i[k]-b-,i[k])
Δd[k+1]＝Δd[k]+uΔ*error[k]
其中，wi[k+1]为k+1时刻电容阵列中每比特电容的第一权重值，Δd[k+1]为k+1时刻电容阵列中每比特电容的第二权重值，wi[k]为当前时刻k电容阵列中每比特电容的第一权重值，Δd[k]为当前时刻k电容阵列中每比特电容的第二权重值，error[k]表示当前时刻k两个累加结果的误差值，uΔ、uw分别为LMS算法内置计算系数。
7.一种逐次逼近型模数转换器SAR ADC系统，包括：
模拟电路单元，对同一输入信号采样两次，并在两次采样的所述同一输入信号上分别叠加方向相反的扰动信号，得到两个量化结果；
数字电路单元，用于为所述模拟电路单元提供所述扰动信号；以及，将所述模拟电路单元得到的所述两个量化结果在数字域相减，并利用LMS算法调整所述模拟电路单元中电容阵列每比特电容的权重值，驱动误差趋近于0。
8.根据权利要求7所述的SAR ADC系统，其特征在于，
所述数字电路单元，还用于为所述模拟电路单元提供随机干扰信号；
所述模拟电路单元，还用于在两次采样的所述同一输入信号上分别叠加方向相反的扰动信号之后，再分别叠加随机干扰信号，并利用叠加了所述扰动信号和随机干扰信号的所述输入信号得到两个量化结果。
9.根据权利要求7所述的SAR ADC系统，其特征在于，
所述数字电路单元，至少包括：数字校准模块、信号产生模块和寄存器；其中，
所述数字校准模块用于对所述模拟电路单元输出的两个N比特转换结果进行如下处理：
根据当前时刻电容阵列中每比特电容的第一权重值，计算对应所述两个N比特转换结果的两个累加结果；
根据当前时刻电容阵列中每比特电容的第二权重值、以及所述两个累加结果，计算所述两个累加结果之间的误差；
使用LMS算法更新下一时刻电容阵列中每比特电容的第一权重值和第二权重值并存储到所述寄存器中；
所述寄存器，用于存储所述电容阵列中每比特电容的第一权重值和第二权重值；
所述信号产生模块，用于产生所述扰动信号和三角波信号并输出到所述模拟电路单元，所述三角波信号用于产生所述输入信号。
10.根据权利要求9所述的SAR ADC系统，其特征在于，
所述信号产生模块，还用于产生随机干扰信号并输出到所述模拟电路单元。
11.根据权利要求10所述的SAR ADC系统，其特征在于，
所述模拟电路单元，包括：DAC，所述DAC的采样电容包括Sub-Radix-2电容阵列、扰动信号控制电容阵列、随机抖动信号控制电容阵列，分别响应于所述三角波信号、所述扰动信号、所述随机干扰信号的控制。
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