TWI768922B - 管線式類比數位轉換器與訊號轉換方法 - Google Patents

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Abstract

管線式類比數位轉換器包含多個轉換器電路系統以及校正電路系統。多個轉換器電路系統按照次序轉換輸入訊號為多個第一數位碼。多個轉換器電路系統中之第一轉換器電路系統根據第一訊號執行量化操作以產生第一數位碼中之第一對應數位碼，其中第一訊號為輸入訊號與前級殘餘訊號中由第一轉換器電路系統處理的訊號。校正電路系統組合第一數位碼以輸出第二數位碼，並偵測量化操作是否完成以產生第一與第二生效訊號，並根據第一與第二生效訊號決定是否將第二數位碼設定為第一或第二預設數位碼中之一者。第二生效訊號為第一生效訊號的延遲訊號。

Description

管線式類比數位轉換器與訊號轉換方法
本案是關於管線式類比數位轉換器，尤其是關於具有可設定預設數位碼的管線式類比數位轉換器與其訊號轉換方法。
管線式類比數位轉換器可透過多級轉換來依序轉換輸入訊號為對應的數位碼。在現有技術中，每一級轉換的操作期間是固定的。隨著時脈速度的提升，一個週期的時間越縮短。如此一來，管線式類比數位轉換器中的比較器電路可能無法於預定的時間內產生正確的量化結果，導致最終輸出的數位碼不準確。
於一些實施例中，管線式類比數位轉換器包含複數個轉換器電路系統以及一校正電路系統。複數個轉換器電路系統用以按照次序轉換一輸入訊號為複數個第一數位碼，其中該些轉換器電路系統中之一第一轉換器電路系統用以根據一第一訊號執行一量化操作以產生該些第一數位碼中之一第一對應數位碼，其中該第一訊號為該輸入訊號與一前級殘餘訊號中由該第一轉換器電 路系統處理的一訊號。校正電路系統用以組合該些第一數位碼以輸出一第二數位碼，並用以偵測該量化操作是否完成以產生一第一生效訊號與一第二生效訊號，並根據該第一生效訊號與該第二生效訊號決定是否將該第二數位碼設定為一第一預設數位碼或一第二預設數位碼中之一者，其中該第二生效訊號為該第一生效訊號的一延遲訊號。
於一些實施例中，訊號轉換方法包含下列操作：藉由複數個轉換器電路系統按照次序轉換一輸入訊號為複數個第一數位碼，其中該些轉換器電路系統中之一第一轉換器電路系統用以根據一第一訊號執行一量化操作以產生該些第一數位碼中之一第一對應數位碼，其中該第一訊號為該輸入訊號與一前級殘餘訊號中由該第一轉換器電路系統處理的一訊號；以及組合該些第一數位碼以輸出一第二數位碼；偵測該量化操作是否完成以產生一第一生效訊號與一第二生效訊號，其中該第二生效訊號為該第一生效訊號的一延遲訊號；以及根據該第一生效訊號與該第二生效訊號決定是否將該第二數位碼設定為一第一預設數位碼或一第二預設數位碼中之一者。
有關本案的特徵、實作與功效，茲配合圖式作較佳實施例詳細說明如下。
00,01,10:數位碼
100:管線式類比數位轉換器
110:取樣保持電路
120[1],120[2],120[3]:轉換器電路系統
121:子類比數位轉換器電路
122:乘法數位類比轉換器電路
122-1:子數位類比轉換器電路
122-2:減法器電路
122-3:殘值放大器電路
130:校正電路系統
132:偵測電路
134:控制邏輯電路
201,202:比較器電路
203:編碼器電路
211,212:邏輯閘電路
213,214:延遲電路
215~218:正反器電路
221,222:區間
400:訊號轉換方法
501,502,503:子區間
A,A',B,B',C,C',D,D':點
CLK1,CLK1',CLK2,CLK2',CLK3,CLK3':時脈訊號
D1[1]~D1[3],DOUT:數位碼
D2[1]~D2[X]:預設數位碼
S1,S2,S3:訊號
S2[1],S2[2]:殘餘訊號
S310,S320,S330,S410,S420,S430,S440:操作
SV[1]~SV[4]:生效訊號
VC[1]~VC[8]:控制訊號
VIN:輸入訊號
Tsample:取樣期間
Tamplify:放大期間
VREF,VREF1,VREF2:參考電壓
VO1~VO4:輸出訊號
〔圖1〕為根據本案一些實施例繪製一種管線式類比數位轉換器的示意圖；〔圖2A〕為根據本案一些實施例繪製圖1中的轉換器電路系統的示意圖； 〔圖2B〕為根據本案一些實施例繪製圖2A中的子類比數位轉換器電路之示意圖；〔圖2C〕為根據本案一些實施例繪製圖1中的偵測電路之示意圖；〔圖2D〕為根據本案一些實施例繪製圖1中的訊號與殘餘訊號的轉換特性圖；〔圖3〕為根據本案一些實施例繪製圖1中的校正電路系統的操作流程圖；〔圖4〕為根據本案一些實施例繪製訊號轉換方法的流程圖；以及〔圖5〕為根據本案一些實施例繪製圖2D中的區間之部分放大圖。
本文所使用的所有詞彙具有其通常的意涵。上述之詞彙在普遍常用之字典中之定義，在本案的內容中包含任一於此討論的詞彙之使用例子僅為示例，不應限制到本案之範圍與意涵。同樣地，本案亦不僅以於此說明書所示出的各種實施例為限。
關於本文中所使用之『耦接』或『連接』，均可指二或多個元件相互直接作實體或電性接觸，或是相互間接作實體或電性接觸，亦可指二或多個元件相互操作或動作。如本文所用，用語『電路系統(circuitry)』可為由至少一電路(circuit)所形成的單一系統，且用語『電路』可為由至少一個電晶體與/或至少一個主被動元件按一定方式連接以處理訊號的裝置。
如本文所用，用語『與/或』包含了列出的關聯項目中的一個或多個的任何組合。在本文中，使用第一、第二與第三等等之詞彙，是用於描述 並辨別各個元件。因此，在本文中的第一元件也可被稱為第二元件，而不脫離本案的本意。為易於理解，於各圖式中的類似元件將被指定為相同標號。
圖1為根據本案一些實施例繪製一種管線式(pipeline)類比數位轉換器100的示意圖。管線式類比數位轉換器100包含取樣保持電路110、多個轉換器電路系統120[1]~120[3]以及校正電路系統130。
取樣保持電路110根據時脈訊號CLK1對輸入訊號VIN取樣，並輸出取樣到的輸入訊號VIN為訊號S1。於一些實施例中，取樣保持電路110可由切換式電容電路實施。多個轉換器電路系統120[1]~120[3]按照次序轉換由取樣保持電路110取樣到的輸入訊號VIN(即訊號S1)為多個數位碼D1[1]~D1[3]。於一些實施例中，多個轉換器電路系統120[1]~120[2]具有相同結構。於一些實施例中，轉換器電路系統120[3]可為(但不限於)快閃式類比數位轉換器電路，其用以根據轉換器電路系統120[2]產生的殘餘訊號S2[2]產生數位碼D1[3]。
校正電路系統130偵測轉換器電路系統120[1]的量化操作是否完成以產生多個控制訊號VC[1]~VC[4]。類似地，校正電路系統130可偵測轉換器電路系統120[2]的量化操作是否完成以產生多個控制訊號VC[5]~VC[8]。校正電路系統130更組合多個數位碼D1[1]~D1[3]以輸出數位碼DOUT，並根據多個控制訊號VC[1]~VC[8]決定是否將數位碼DOUT設定為多個預設數位碼D2[1]~D2[X]中之一對應者，其中X為大於1的正整數。於一些實施例中，校正電路系統130可偵測轉換器電路系統120[1]的量化操作是否完成以產生多個生效訊號(例如為圖2C的多個生效訊號SV[1]~SV[4])，並根據該些生效訊號產生多個控制訊號VC[1]~VC[4]。
類似地，校正電路系統130可偵測轉換器電路系統120[2]的量化操作是否完成以產生多個生效訊號(未示出)，並根據該些生效訊號產生多個控制訊號VC[5]~VC[8]。換句話說，校正電路系統130可根據上述多個生效訊號決定是否將數位碼DOUT設定為多個預設數位碼D2[1]~D2[X]中之一對應者。於一些實施例中，校正電路系統130更用以在測試期間內對多個轉換器電路系統120[1]~120[3]進行測試，以產生多個預設數位碼D2[1]~D2[X]中之一部份的數位碼。關於此處之操作將於後參照圖3說明。
於一些實施例中，校正電路系統130包含偵測電路132以及控制邏輯電路134。偵測電路132可偵測轉換器電路系統120[1]以及轉換器電路系統120[2]的量化操作是否完成，以產生多個控制訊號VC[1]~VC[8]。控制邏輯電路134可組合多個數位碼D1[1]~D1[3]為數位碼DOUT。於一些實施例中，偵測電路132更用以根據至少一時脈訊號(例如為時脈訊號CLK3或CLK3')儲存前述的多個生效訊號，以產生多個控制訊號VC[1]~VC[8]。控制邏輯電路134根據多個控制訊號VC[1]~VC[8]決定是否設定數位碼DOUT為預設數位碼D2[1]~D2[X]中之一對應者。
例如，若偵測電路132偵測到轉換器電路系統120[1]中的一比較器電路(例如為圖2B的比較器電路201)之量化操作還未完成，偵測電路132可輸出具有第一邏輯值(例如為邏輯值1)的多個控制訊號VC[1]~VC[2]。響應此些控制訊號VC[1]~VC[2]，控制邏輯電路134可設定數位碼DOUT為多個預設數位碼D2[1]~D2[X]中的預設數位碼D2[y]，其中y為大於1並小於X的正整數。若控制訊號VC[1]具有第一邏輯值且控制訊號VC[2]具有第二邏輯值(例如為邏輯 值0)，控制邏輯電路134可設定數位碼DOUT為多個預設數位碼D2[1]~D2[X]中的預設數位碼D2[y-1]或預設數位碼D2[y+1]。若多個控制訊號VC[1]~VC[2]皆具有第二邏輯值，控制邏輯電路134不設定數位碼DOUT為預設數位碼D2[y-1]、預設數位碼D2[y]或預設數位碼D2[y+1]。
類似地，若偵測電路132偵測到轉換器電路系統120[1]中的另一比較器電路(例如為圖2B的比較器電路202)之量化操作還未完成，偵測電路132可輸出具有第一邏輯值的控制訊號VC[3]~VC[4]。響應此些控制訊號VC[3]~VC[4]，控制邏輯電路134可設定數位碼DOUT為多個預設數位碼D2[1]~D2[X]中的預設數位碼D2[y+2]。若控制訊號VC[3]具有第一邏輯值且控制訊號VC[4]具有第二邏輯值，控制邏輯電路134設定數位碼DOUT為多個預設數位碼D2[1]~D2[X]中的預設數位碼D2[y+1]或預設數位碼D2[y+3]。若多個控制訊號VC[3]~VC[4]皆具有第二邏輯值，控制邏輯電路134不設定數位碼DOUT為預設數位碼D2[y+1]、預設數位碼D2[y+2]或預設數位碼D2[y+3]。
依此類推，應可理解多個控制訊號VC[5]~VC[8]與多個預設數位碼D2[1]~D2[X]中其他數位碼之間的對應關係。於一些實施例中，控制邏輯電路134可包含多個數位電路與至少一暫存器電路，其中至少一暫存器電路可用來儲存多個預設數位碼D2[1]~D2[X]，且該些數位電路可操作為一控制器電路或一處理器電路，以執行圖3與圖4中的多個操作。
圖2A為根據本案一些實施例繪製圖1中的轉換器電路系統120[1]的示意圖。轉換器電路系統120[1]包含子類比數位轉換器電路121以及乘法數位類比轉換器(multiplying digital to analog converter,MDAC)電路122(後稱 MDAC電路122)。在時脈訊號CLK1的取樣期間Tsample中，子類比數位轉換器電路121根據訊號S1執行量化操作，以產生數位碼D1[1]。MDAC電路122根據時脈訊號CLK2處理數位碼D1[1]以及訊號S1，以產生當級殘餘訊號S2[1]。例如，響應時脈訊號CLK2的上升邊緣，MDAC電路122可開始處理數位碼D1[1]以及訊號S1，並在時脈訊號CLK2的放大期間Tamplify內產生當級殘餘訊號S2[1]。
於一些實施例中，MDAC電路122包含子數位類比轉換器電路122-1、減法器電路122-2以及殘值放大器電路122-3。響應時脈訊號CLK2，子數位類比轉換器電路122-1可轉換數位碼D1[1]為訊號S2。減法器電路122-2自訊號S1減去訊號S2，以產生訊號S3。殘值放大器電路122-3可放大訊號S3以輸出當級殘餘訊號S2[1]。於一些實施例中，子數位類比轉換器電路122-1、減法器電路122-2以及殘值放大器電路122-3可由切換式開關電容電路(圖中未示出)實施。該切換式開關電容電路的一些開關在時脈訊號CLK1的取樣期間Tsample導通，以儲存訊號S1。該切換式開關電容電路的另一些開關在時脈訊號CLK2的放大期間Tamplify導通，以執行MDAC電路122的相關操作。
圖2B為根據本案一些實施例繪製圖2A中的子類比數位轉換器電路121之示意圖。於一些實施例中，子類比數位轉換器電路121包含比較器電路201、比較器電路202以及編碼器電路203。比較器電路201與比較器電路202將訊號S1分別與參考電壓VREF1以及參考電壓VREF2進行比較(相當於前述的量化操作)，以產生多個輸出訊號VO1~VO4。編碼器電路203用以根據時脈訊號CLK2編碼多個輸出訊號VO1~VO4，以輸出對應的數位碼D1[1]。於一些實施 例中，編碼器電路203可包含多個邏輯閘電路(例如，但不限於，多個及閘電路)，其在時脈訊號CLK2為高位準時輸出數位碼D1[1]。
詳細而言，比較器電路201比較訊號S1與參考電壓VREF1，以產生輸出訊號VO1以及輸出訊號VO2。於一些實施例中，比較器電路201為差動比較器電路。於初始狀態，此差動比較器電路的兩個輸出端被重置為預設位準，以使輸出訊號VO1以及輸出訊號VO2具有預設位準。例如，預設位準為高位準(即輸出訊號VO1以及輸出訊號VO2於初始狀態下皆具有邏輯值1)。於一些實施例中，前述的初始狀態可為(但不限於)比較器電路201在進入放大期間Tamplify之前的狀態。或者，於另一些例子中，預設位準為低位準(即輸出訊號VO1以及輸出訊號VO2於初始狀態下皆具有邏輯值0)。在訊號S1與參考電壓VREF1的比較完成後，比較器電路201的一個輸出端會具有高位準，且比較器電路201的另一個輸出端會具有低位準。換句話說，在量化操作完成後，輸出訊號VO1以及輸出訊號VO2中之一者具有邏輯值1且另一者具有邏輯值0。因此，偵測電路132可根據多個輸出訊號VO1~VO2判斷比較器電路201的量化操作是否完成。依此類推，偵測電路132可根據多個輸出訊號VO3~VO4判斷比較器電路202的量化操作是否完成。比較器電路202的相關操作可參考比較器電路201的相關操作，故不再重複贅述。於一些實施例中，參考電壓VREF1可為(但不限於)-0.25倍的參考電壓VREF，且參考電壓VREF2可為(但不限於)0.25倍的參考電壓VREF。
圖2C為根據本案一些實施例繪製圖1中的偵測電路132之示意圖。為易於繪製，圖2C僅示出偵測電路132中用於偵測轉換器電路系統120[1]的 量化操作的電路部分。偵測電路132包含多個邏輯閘電路211~212、多個延遲電路213~214與多個正反器電路215~218。於一些實施例中，邏輯閘電路211可為(但不限於)反互斥或閘(XNOR)電路，其可根據來自轉換器電路系統120[1]的多個輸出訊號VO1~VO2產生生效訊號SV[1]。於不同實施例中，邏輯閘電路211亦可由其他類型的邏輯閘電路(例如包含，但不限於，非及閘電路、非或閘電路等等)實施。如前所述，於初始狀態下，圖2B中的多個輸出訊號VO1~VO2具有相同邏輯值。於此條件下，邏輯閘電路211輸出具有第一邏輯值的生效訊號SV[1]。在量化操作完成後，輸出訊號VO1以及輸出訊號VO2中之一者具有邏輯值1且另一者具有邏輯值0。於此條件下，邏輯閘電路211輸出具有第二邏輯值的生效訊號SV[1]。
延遲電路213用以延遲生效訊號SV[1]以產生生效訊號SV[2]。換言之，生效訊號SV[2]為生效訊號SV[1]的一延遲訊號。於一些實施例中，延遲電路213所引入的延遲時間可根據系統規格需求調整。於一些實施例中，延遲電路213可由(但不限於)多個串接的邏輯閘電路實施，且該些邏輯閘電路用以對生效訊號SV[1]執行偶數次的反相處理。多個正反器電路215~216根據時脈訊號CLK3分別接收多個生效訊號SV[1]與SV[2]，以產生多個控制訊號VC[1]~VC[2]。於一些實施例中，多個正反器電路215~216中每一者可為D型正反器電路。於一些實施例中，時脈訊號CLK3可為時脈訊號CLK2之一延遲訊號。例如，偵測電路132可更包含一延遲電路(未示出)，其用以延遲時脈訊號CLK2以產生時脈訊號CLK3。於另一些實施例中，時脈訊號CLK3可相同於時脈訊號CLK2。
若多個控制訊號VC[1]~VC[2]皆具有第二邏輯值，代表比較器電路201的量化操作可於預定期間(例如為放大期間Tamplify)內快速完成。於此條件下，代表目前取樣到的輸入訊號VIN(即訊號S1)之位準與參考電壓VREF1之間的差異很大。例如，訊號S1位於圖5中對應數位碼00的區間或是對應數位碼01的區間。若控制訊號VC[1]為第一邏輯值且控制訊號VC[2]為第二邏輯值，代表比較器電路201的量化操作的處理時間些微超出預定期間。於此條件下，代表訊號S1之位準可能為參考電壓VREF1的附近位準。例如，訊號S1位於圖5中的子區間502或子區間503。或者，若控制訊號VC[1]與控制訊號VC[2]皆具有第一邏輯值，代表比較器電路201的量化操作需要很長的處理時間而無法於預定期間內完成。於此條件下，代表訊號S1之位準可能相當接近於參考電壓VREF1。例如，訊號S1位於圖5中的子區間501。因此，依據不同的控制訊號VC[1]以及控制訊號VC[2]，控制邏輯電路134可決定是否設定數位碼DOUT為預設數位碼D2[y-1]、預設數位碼D2[y]或預設數位碼D2[y+1]。換句話說，於一些實施例中，偵測電路132可操作為時間數位轉換器電路，其可偵測比較器電路201的量化操作來產生可反映出不同處理時間的數位資訊(即控制訊號VC[1]與VC[2])。關於此處之詳細操作於後參照圖5說明。
類似於邏輯閘電路211以及延遲電路213，邏輯閘電路212與延遲電路214可用來偵測比較器電路202的量化操作是否完成，以產生生效訊號SV[3]以及生效訊號SV[4]。類似於多個正反器電路215~216，多個正反器電路217~218可根據時脈訊號CLK3接收生效訊號SV[3]以及生效訊號SV[4]，以產生控制訊號VC[3]以及VC[4]。依據不同的控制訊號VC[3]以及VC[4]，控制邏輯電路 134可決定是否設定數位碼DOUT為預設數位碼D2[y+1]、預設數位碼D2[y+2]或預設數位碼D2[y+3]。
轉換器電路系統120[2]之電路結構相同於轉換器電路系統120[1]之電路結構。如圖1所示，轉換器電路系統120[2]之操作是根據時脈訊號CLK1'以及時脈訊號CLK2'執行。類似於圖2A中時脈訊號CLK1與時脈訊號CLK2，時脈訊號CLK1'具有取樣期間Tsample，時脈訊號CLK2'具有放大期間Tamplify，且時脈訊號CLK2'的放大期間Tamplify在時脈訊號CLK1'的取樣期間Tsample之後。於一些實施例中，時脈訊號CLK1'的取樣期間Tsample與時脈訊號CLK2的放大期間Tamplify可以部分重疊或是不重疊。類似地，偵測電路132可包含額外的多個邏輯閘電路、延遲電路以及兩個正反器電路，以偵測轉換器電路系統120[2]的量化操作。上述的多個邏輯閘電路可接收來自轉換器電路系統120[2]的多個輸出訊號以產生多個生效訊號，且該些多個正反器電路根據另一時脈訊號(例如為圖1的時脈訊號CLK3')接收該些生效訊號，以輸出控制訊號VC[5]~VC[8]。時脈訊號CLK3'與時脈訊號CLK2'之間的設定方式類似於圖2C的時脈訊號CLK3與時脈訊號CLK2之間的設定方式。上述轉換器電路系統120[2]以及偵測電路132的操作與設置方式可參考圖2B以及圖2C理解，故不再重複贅述。
圖2D為根據本案一些實施例繪製圖1中的輸入訊號VIN與殘餘訊號S2[1]的轉換特性圖。在圖2D中，橫軸為輸入至轉換器電路系統120[1]的輸入訊號VIN(即訊號S1)，且縱軸為輸入至轉換器電路系統120[2]的當級殘餘訊號S2[1]。在圖2B的例子中，子類比數位轉換器電路121相當於一個1.5位元的類比 數位轉換器，其可提供對應於類比訊號(例如為訊號S1或是殘餘訊號S2[1])落入的區域之數位碼D1[1](或D1[2])。例如，若輸入訊號VIN小於-0.25倍的參考電壓VREF(即為參考電壓VREF1)，數位碼D1[1]為00(其對應數值為-1)。若輸入訊號VIN位於-0.25倍的參考電壓VREF至0.25倍的參考電壓VREF(即為參考電壓VREF2)之間，數位碼D1[1]為01(其對應數值為0)。若輸入訊號VIN大於0.25倍的參考電壓VREF，數位碼D1[1]為10(其對應數值為1)。
為了使殘餘訊號S2[1]能夠符合次一級轉換器電路系統(例如為轉換器電路系統120[2])的輸入訊號範圍，MDAC電路122可依據當前的數位碼D1[1]對輸入訊號VIN進行對應的處理(如下式)。如此一來，可確保轉換器電路系統120[2]可以正確地依序處理輸入訊號VIN。
S2[1]=2×VIN-VREF，若VIN>0.25×VREF
S2[1]=2×VIN，若-0.25×VREF<VIN<0.25×VREF
S2[1]=2×VIN+VREF，若VIN<-0.25×VREF
根據上式可以理解，若子類比數位轉換器電路121判斷輸入訊號VIN(即訊號S1)小於-0.25倍的參考電壓VREF，MDAC電路122會將輸入訊號VIN往上平移以輸出當級殘餘訊號S2[1]。如此一來，後續的轉換器電路系統(例如為轉換器電路系統120[2]以及轉換器電路系統120[3])將根據當級殘餘訊號S2[1]輸出具有較大數值的數位碼D1[2]以及D1[3]。或者，若子類比數位轉換器電路121判斷輸入訊號VIN位於-0.25倍的參考電壓VREF與0.25倍的參考電壓VREF之間，MDAC電路122不對輸入訊號VIN進行平移以輸出當級殘餘訊號S2[1]。如此一來，相較於上述情形中的數位碼D1[2]以及D1[3]，後續的轉換器電路系統將根據當級殘餘訊號S2[1]輸出具有較小數值的數位碼D1[2]以及 D1[3]。若子類比數位轉換器電路121判斷輸入訊號VIN大於0.25倍的參考電壓VREF，MDAC電路122對輸入訊號VIN往下平移以輸出當級殘餘訊號S2[1]。如此一來，相較於先前兩個情形中的數位碼D1[2]以及D1[3]，後續的轉換器電路系統將根據當級殘餘訊號S2[1]輸出具有最小數值的數位碼D1[2]以及D1[3]。
以連續的兩個數位碼00以及數位碼01所對應的兩個區間而言，若輸入訊號VIN(例如落於點A之位置)小於但很接近於-0.25倍的參考電壓VREF，在理想情形下，比較器電路201可判定輸入訊號VIN小於-0.25倍的參考電壓VREF。然而，因雜訊影響與/或因電壓差異(例如為輸入訊號VIN與參考電壓VREF1之間的差異)過小的影響(標示為區間221)，比較器電路201可能需要較長的時間來完成量化操作。若無法於預定的放大期間Tamplify內完成量化操作，比較器電路201可能會誤判輸入訊號VIN(例如誤判為落於點A'之位置)位於-0.25倍的參考電壓VREF與0.25倍的參考電壓VREF之間。於此情形下，MDAC電路122將不對此輸入訊號VIN(對應於點A'之位置)往上平移，且後續的轉換器電路系統120[2]與轉換器電路系統120[3]將輸出相對較小的數位碼D1[2]以及數位碼D1[3]。如此一來，會使得後續輸出的數位碼DOUT不準確。
或者，若輸入訊號VIN(例如落於點B之位置)大於但很接近於-0.25倍的參考電壓VREF，在理想情形下，比較器電路201可判定輸入訊號VIN位於-0.25倍的參考電壓VREF與0.25倍的參考電壓VREF之間。然而，因雜訊影響與/或因電壓差異過小的影響，比較器電路201可能會誤判輸入訊號VIN(例如誤判為落於點B'之位置)小於-0.25倍的參考電壓VREF。於此情形下，MDAC電路122將對此輸入訊號VIN(對應於點B'之位置)往上平移，且後續的轉換器電 路系統120[2]與轉換器電路系統120[3]將輸出較大的數位碼D1[2]以及數位碼D1[3]。如此一來，會使得數位碼DOUT不準確。
類似地，以連續的兩個數位碼01以及數位碼10所對應的兩個區間而言，若輸入訊號VIN(例如落於點C之位置)很接近但小於0.25倍的參考電壓VREF，在理想情形下，比較器電路202可判定輸入訊號VIN小於0.25倍的參考電壓VREF。然而，因雜訊影響與/或因電壓差異(例如為輸入訊號VIN與參考電壓VREF之間的差異)過小的影響(標示為區間222)，比較器電路202可能需要較長的時間來完成量化操作。若無法於預定的放大期間Tamplify內完成量化操作，比較器電路202可能會誤判輸入訊號VIN(例如誤判為落於點C'之位置)大於0.25倍的參考電壓VREF。於此情形下，MDAC電路122將對此輸入訊號VIN(對應於點C'之位置)往下平移，且後續的轉換器電路系統120[3]將輸出較小的數位碼D1[3]。如此一來，會使得後續輸出的數位碼DOUT不準確。
或者，若輸入訊號VIN(例如落於點D之位置)大於但很接近於0.25倍的參考電壓VREF，在理想情形下，比較器電路202可判定輸入訊號VIN大於0.25倍的參考電壓VREF。然而，因雜訊影響與/或因電壓差異過小的影響，比較器電路202可能會誤判輸入訊號VIN(例如誤判為落於點D'之位置)位於-0.25倍的參考電壓VREF與0.25倍的參考電壓VREF。於此情形下，MDAC電路122將不對此輸入訊號VIN(對應於點D'之位置)進行平移，且後續的轉換器電路系統120[3]將輸出較大的數位碼D1[2]~D1[3]。如此一來，會使得數位碼DOUT不準確。於一些實施例中，校正電路系統130可透過圖3與圖4的相關操作來改善上述問題。
圖3為根據本案一些實施例繪製圖1中的校正電路系統130的操作流程圖。於一些實施例中，圖3的多個操作可由校正電路系統130的控制邏輯電路134執行。
於操作S310，於一測試期間，記錄當一轉換器電路系統(例如，轉換器電路系統120[1])輸出具有第一數值的對應數位碼時，後續轉換器電路系統(例如，位於轉換器電路系統120[1]後的轉換器電路系統120[2]~120[3])根據該轉換器電路系統輸出的當級殘餘訊號所產生的最大值。舉例而言，當轉換器電路系統120[1]輸出具有數值為-1的數位碼D1[1](例如為數位碼00)時，控制邏輯電路134可記錄轉換器電路系統120[2]以及轉換器電路系統120[3]根據殘餘訊號S2[1]所產生的最大值。如先前所述，上述的最大值可能是具有數值0的訊號S1被誤判為具有數值為-1的數位碼D1[1]的情形下所產生的數值(例如為將點B誤判為點B')。或者，當轉換器電路系統120[2]輸出具有數值為-1的數位碼D1[2]時，控制邏輯電路134可記錄轉換器電路系統120[3]根據殘餘訊號S2[1]所產生的最大值。
於操作S320，於該測試期間，記錄當該轉換器電路系統輸出具有第二數值的對應數位碼時，後續轉換器電路系統根據該轉換器電路系統輸出的當級殘餘訊號所產生的最小值，其中第一數值與第二數值為連續的數值，且第二數值大於第一數值。舉例而言，當轉換器電路系統120[1]輸出具有數值為0的數位碼D1[1](例如為數位碼01)時，控制邏輯電路134可記錄轉換器電路系統120[2]以及轉換器電路系統120[3]根據殘餘訊號S2[1]所產生的最小值。如先前所述，上述的最小值可能是具有數值-1的訊號S1被誤判為具有數值為0的數位碼 D1[1]的情形下所產生的數值(例如為將點A誤判為點A')。或者，當轉換器電路系統120[2]輸出具有數值為0的數位碼D1[2]時，控制邏輯電路134可記錄轉換器電路系統120[3]根據殘餘訊號S2[1]所產生的最小值。
於操作S330，根據最小值、最大值、第一數值、第二數值決定該些預設數位碼中之一對應者。於一些實施例中，在記錄轉換器電路系統120[1]以及轉換器電路系統120[2]中所有比較器電路所對應的該最大值與該最小值後，可決定該些預設數位碼D2[1]~D2[X]之一對應者。以圖2B中的比較器電路201而言，預設數位碼D2[y]可表示為下式：
Figure 110118690-A0305-02-0018-3
 其中，N1為前述的第一數值(例如為-1)，N2為前述的第二數值(例如為0)，X1為前述的最大值，X2為前述的最小值，且ω為一權重值。於一些實施例中，權重值ω為當前轉換器電路系統的數位碼(例如為數位碼D1[1])對後續轉換器電路系統輸出的所有數位碼(例如為數位碼D1[2]與數位碼D1[3])歸一化(normalization)的數值。
根據圖2D可理解，在得到最小值與最大值後，控制邏輯電路134可使預設數位碼D2[y]盡量位於區間221的中間值。如此，可以得到一個較接近理想的轉換特性之預設數位碼D2[y]。於此例中，預設數位碼D2[y-1]可為前述第一數值(例如為-1)所對應的數位碼(例如為圖2D中的數位碼00)，而預設數位碼D2[y+1]可為前述第二數值(例如為0)所對應的數位碼(例如為圖2D中的數位碼01)。換句話說，預設數位碼D2[y-1]以及預設數位碼D2[y+1]為事先 已知的數位碼。利用上式的計算，控制邏輯電路134可於預設數位碼D2[y-1]以及預設數位碼D2[y+1]之間插入一個額外的預設數位碼D2[y]。
依此類推，藉由操作S310、S320以及S330，校正電路系統130可以在測試期間記錄轉換器電路系統120[1]以及轉換器電路系統120[2]中多個比較器電路(例如為多個比較器電路201與202)所對應的部分數位碼(即多個預設數位碼D2[1]~D2[X]中之部分數位碼)。如此一來，於後續操作，校正電路系統130可根據量化操作的偵測結果決定是否將數位碼DOUT設定為多個預設數位碼D2[1]~D2[X]中之一者。
圖4為根據本案一些實施例繪製訊號轉換方法400的流程圖。於操作S410，藉由複數個轉換器電路系統(例如為轉換器電路系統120[1]~120[3])按照次序轉換輸入訊號為複數個第一數位碼(例如為數位碼D1[1]~D1[3])，其中該些轉換器電路系統中之第一轉換器電路系統用以根據第一訊號執行量化操作以產生該些第一數位碼中之第一對應數位碼，其中第一訊號為輸入訊號與前級殘餘訊號中由第一轉換器電路系統處理的訊號。例如，若第一轉換器電路系統為轉換器電路系統120[1]，第一訊號為被取樣的輸入訊號VIN(例如為訊號S1)。或者，若第一轉換器電路系統為轉換器電路系統120[2]，第一訊號為來自轉換器電路系統120[1]的殘餘訊號S2[1]。
於操作S420，組合該些第一數位碼以輸出第二數位碼。於操作S430，偵測該量化操作是否完成以產生第一生效訊號與第二生效訊號，其中第二生效訊號為第一生效訊號的延遲訊號。例如，邏輯閘電路211可偵測轉換器電路系統120[1]中的比較器電路201所執行的量化操作是否完成，以產生生效訊號 SV[1]與生效訊號SV[2]。多個正反器電路215~216可根據時脈訊號CLK3接收生效訊號SV[1]與生效訊號SV[2]，以產生多個控制訊號VC[1]與VC[2]。依此類推，偵測電路212以及多個正反器電路217~218可偵測轉換器電路系統120[1]中的比較器電路202所執行的量化操作是否完成，以產生多個控制訊號VC[3]與VC[4]。
於操作S440，根據第一生效訊號與第二生效訊號決定是否將第二數位碼設定為第一預設數位碼(例如為D1[y])或第二預設數位碼(例如為D1[y-1]或D1[y+1])中之一者。
為說明操作S440，參照圖5，且圖5為根據本案一些實施例繪製圖2D中的區間221之部分放大圖。如圖5所示，區間221可分為子區間501、子區間502以及子區間503。子區間501為涵蓋-0.25倍的參考電壓VREF的電壓區間。子區間502位於區間221的左邊界與子區間501之間。子區間503位於區間221的右邊界與子區間501之間。子區間503對應的電壓(或數位碼)高於子區間502對應的電壓(或數位碼)。例如，子區間503對應於預設數位碼D2[y+1]，子區間501對應於預設數位碼D2[y]，且子區間502對應於預設數位碼D2[y-1]。
如前所述，若多個控制訊號VC[1]~VC[2]皆具有第二邏輯值(例如為邏輯值0)，代表比較器電路201的量化操作可於預定期間內快速完成。於此條件下，訊號S1(或前級殘餘訊號)可能與參考電壓VREF1差異很大而不位於子區間501、子區間502或子區間503(可能位於上述多個子區間之外)。因此，控制邏輯電路134可不設定數位碼DOUT為多個預設數位碼D2[1]~D2[X]中之一者。
若多個控制訊號VC[1]~VC[2]皆具有第一邏輯值(例如為邏輯值1)，代表比較器電路201的量化操作無法於預定期間內完成。於此條件下，訊號S1(或前級殘餘訊號)可能非常接近於參考電壓VREF1而位於子區間501。因此，控制邏輯電路134可設定數位碼DOUT為第一預設數位碼(例如為預設數位碼D2[y])。
若控制訊號VC[1]具有第一邏輯值而控制訊號VC[2]具有第二邏輯值，代表比較器電路201的量化操作的處理時間可能快超過預定期間。於此條件下，訊號S1(或前級殘餘訊號)可能接近於參考電壓VREF1而位於子區間502或是子區間503。因此，控制邏輯電路134可設定數位碼DOUT為第二預設數位碼(例如為預設數位碼D2[y-1]或預設數位碼D2[y+1])。
於一些實施例中，響應具有第一邏輯值的控制訊號VC[1]以及具有第二邏輯值的控制訊號VC[2]，控制邏輯電路134可隨機地設定前述的第二預設數位碼為預設數位碼D2[y-1]或預設數位碼D2[y+1]中之一者。例如，於一些實施例中，校正電路系統130更包含一偽隨機數值產生器電路(未示出)，其用以產生一偽隨機數值。控制邏輯電路134可響應具有第一邏輯值的偽隨機數值設定第二預設數位碼為預設數位碼D2[y-1]。或者，控制邏輯電路134可響應具有第二邏輯值的偽隨機數值設定第二預設數位碼為預設數位碼D2[y+1]。
於一些實施例中，響應具有第一邏輯值的控制訊號VC[1]以及具有第二邏輯值的控制訊號VC[2]，控制邏輯電路134可根據轉換器電路系統120[1]根據量化操作產生的多個輸出訊號來設定第二預設數位碼為預設數位碼D2[y-1]或預設數位碼D2[y+1]中之一者。以偵測比較器電路201的量化操作為 例，響應具有第一邏輯值的控制訊號VC[1]以及具有第二邏輯值的控制訊號VC[2]，控制邏輯電路134可根據轉換器電路系統120[1]中的鄰近比較器電路(例如為比較器電路202)的多個輸出訊號(例如為輸出訊號VO3與/或輸出訊號VO4)來設定第二預設數位碼。
例如，若比較器電路202判斷訊號S1大於參考電壓VREF2，輸出訊號VO3具有第一邏輯值且輸出訊號VO4具有第二邏輯值。於此條件下，控制邏輯電路134可設定前述的第二預設數位碼為預設數位碼D2[y+1]。或者，若比較器電路202判斷訊號S1不大於參考電壓VREF2，輸出訊號VO3具有第二邏輯值且輸出訊號VO4具有第一邏輯值。於此條件下，控制邏輯電路134可設定前述的第二預設數位碼為預設數位碼D2[y-1]。
上述僅以包含兩個比較器電路的子類比數位轉換器電路121為例，但本案並不以此為限。在包含三個或更多的比較器電路的子類比數位轉換器電路121中，控制邏輯電路134可根據用於辨別鄰近電壓區間的多個比較器電路所產生的輸出訊號來設定第二預設數位碼為預設數位碼D2[y+1]或預設數位碼D2[y-1]。
上述訊號轉換方法400的多個操作僅為示例，並非限定需依照此示例中的順序執行。在不違背本案的各實施例的操作方式與範圍下，在訊號轉換方法400下的各種操作當可適當地增加、替換、省略或以不同順序執行。
上述多個實施例中的電路元件數量用於示例，且本案並不以此為限。例如，管線式類比數位轉換器100可包含更多轉換器電路系統。或者，子 類比數位轉換器電路121可以包含更多比較器電路。對應地，偵測電路132可包含更多邏輯閘電路、延遲電路以及正反器電路。
綜上所述，本案一些實施例中的管線式類比數位轉換器以及訊號轉換方法可偵測各級轉換器電路系統的量化操作是否完成，以產生可反映出不同處理時間的數位資訊，並根據此數位資訊決定是否替換最終輸出的數位碼為多個預設數位碼中之一特定者。如此一來，可避免各級轉換器電路系統產生不精確的數位碼。
雖然本案之實施例如上所述，然而該些實施例並非用來限定本案，本技術領域具有通常知識者可依據本案之明示或隱含之內容對本案之技術特徵施以變化，凡此種種變化均可能屬於本案所尋求之專利保護範疇，換言之，本案之專利保護範圍須視本說明書之申請專利範圍所界定者為準。
100:管線式類比數位轉換器
110:取樣保持電路
120[1],120[2],120[3]:轉換器電路系統
130:校正電路系統
132:偵測電路
134:控制邏輯電路
CLK1,CLK1',CLK2,CLK2',CLK3,CLK3':時脈訊號
D1[1]~D1[3],DOUT:數位碼
D2[1]~D2[X]:預設數位碼
S1:訊號
S2[1],S2[2]:殘餘訊號
VC[1]~VC[8]:控制訊號
VIN:輸入訊號

Claims (10)

  1. 一種管線式類比數位轉換器，包含：複數個轉換器電路系統，用以按照次序轉換一輸入訊號為複數個第一數位碼，其中該些轉換器電路系統中之一第一轉換器電路系統用以根據一第一訊號執行一量化操作以產生該些第一數位碼中之一第一對應數位碼，其中該第一訊號為該輸入訊號與一前級殘餘訊號中由該第一轉換器電路系統處理的一訊號；以及一校正電路系統，用以組合該些第一數位碼以輸出一第二數位碼，並用以偵測該量化操作是否完成以產生一第一生效訊號與一第二生效訊號，並根據該第一生效訊號與該第二生效訊號決定是否將該第二數位碼設定為一第一預設數位碼或一第二預設數位碼中之一者，其中該第二生效訊號為該第一生效訊號的一延遲訊號，該第一轉換器電路系統更用以根據該第一對應數位碼處理該第一訊號以產生一當級殘餘訊號，且該校正電路系統更用以在一測試期間記錄當該第一轉換器電路系統輸出具有一第一數值的該第一對應數位碼時，該些轉換器電路系統中之至少一者根據該當級殘餘訊號所產生的一最大值，並記錄當該第一轉換器電路系統輸出具有一第二數值的該第一對應數位碼時，該些轉換器電路系統中之該至少一者根據該當級殘餘訊號所產生的一最小值，以產生該第一預設數位碼。
  2. 如請求項1之管線式類比數位轉換器，其中該校正電路系統包含： 一偵測電路，用以偵測該量化操作是否完成以產生該第一生效訊號，並延遲該第一生效訊號以產生該第二生效訊號，並根據一時脈訊號儲存該第一生效訊號與該第二生效訊號以產生複數個控制訊號；以及一控制邏輯電路，用以組合該些第一數位碼以產生該第二數位碼，並根據該些控制訊號決定是否設定該第二數位碼為該第一預設數位碼或該第二預設數位碼。
  3. 如請求項2之管線式類比數位轉換器，其中該偵測電路包含：一邏輯閘電路，用以根據來自該第一轉換器電路系統的複數個輸出訊號產生該第一生效訊號；一延遲電路，用以延遲該第一生效訊號以產生該第二生效訊號；以及複數個正反器電路，用以根據該時脈訊號接收該第一生效訊號與該第二生效訊號，以產生該些控制訊號。
  4. 如請求項3之管線式類比數位轉換器，其中該第一轉換器電路系統根據該時脈訊號執行該量化操作以產生該些輸出訊號。
  5. 如請求項2之管線式類比數位轉換器，其中該偵測電路用以根據該時脈訊號儲存該第一生效訊號為該些控制訊號中的一第一控制訊號，並根據該時脈訊號儲存該第二生效訊號為該些控制訊號中的一第二控制訊號，且若該第一控制訊號不同於該第二控制訊號，該控制邏輯電路用以設定該第二數位碼為該第二預設數位碼。
  6. 如請求項1之管線式類比數位轉換器，其中該第一數值與該第二數值為連續的數值，且該第二數值大於該第一數值。
  7. 如請求項1之管線式類比數位轉換器，其中該第一預設數位碼為根據該最小值、該最大值、一第三數值以及一第四數值決定，該第三數值為該第一數值與一權重值的一乘積，且該第四數值為該第二數值與該權重值的一乘積。
  8. 如請求項1之管線式類比數位轉換器，其中該第二預設數位碼為該第一數值對應的一第一數位碼或該第二數值對應的一第二數位碼。
  9. 如請求項8之管線式類比數位轉換器，其中該校正電路系統更用以隨機地設定該第二預設數位碼為該第一數位碼或該第二數位碼，或根據該第一轉換器電路系統根據該量化操作產生的複數個輸出訊號設定該第二預設數位碼為該第一數位碼或該第二數位碼。
  10. 一種訊號轉換方法，包含：藉由複數個轉換器電路系統按照次序轉換一輸入訊號為複數個第一數位碼，其中該些轉換器電路系統中之一第一轉換器電路系統用以根據一第一訊號執行一量化操作以產生該些第一數位碼中之一第一對應數位碼，其中該第一訊號為該輸入訊號與一前級殘餘訊號中由該第一轉換器電路系統處理的一訊號；以及組合該些第一數位碼以輸出一第二數位碼；偵測該量化操作是否完成以產生一第一生效訊號與一第二生效訊號，其中該第二生效訊號為該第一生效訊號的一延遲訊號；以及 根據該第一生效訊號與該第二生效訊號決定是否將該第二數位碼設定為一第一預設數位碼或一第二預設數位碼中之一者，其中該第一轉換器電路系統更用以根據該第一對應數位碼處理該第一訊號以產生一當級殘餘訊號，且該訊號轉換方法更包含：在一測試期間記錄當該第一轉換器電路系統輸出具有一第一數值的該第一對應數位碼時，該些轉換器電路系統中之至少一者根據該當級殘餘訊號所產生的一最大值；以及在該測試期間記錄當該第一轉換器電路系統輸出具有一第二數值的該第一對應數位碼時，該些轉換器電路系統中之該至少一者根據該當級殘餘訊號所產生的一最小值，以產生該第一預設數位碼。
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