JP3717886B2 - プログラマブル・アナログ・デジタル変換器 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、外部からの制御信号により変換特性をプログラマブルにできるアナログ・デジタル変換器に関する。
【０００２】
【従来の技術】
従来から、アナログ・デジタル変換器（以下、Ａ／Ｄ変換器と記す）は、アナログ信号をデジタル信号に変換してコンピュータ等に取り込むインタフェース回路ボードに広く用いられている。Ａ／Ｄ変換器の回路方式には、並列比較方式、直並列方式、パイプライン方式、逐次比較方式、ノイズシェーピング方式などの方式が存在する。これらの回路方式によって実現しうる変換速度及び分解能は、異なる（特許文献１，２参照）。例えば、逐次変換方式においては、高精度の分解能を実現することが可能であるが、変換に時間がかかるため、変換速度は最大でも２Mサンプル/秒（sps）程度である。一方、並列比較方式においては、変換速度は100Msps以上を実現することも可能であるが、高分解能を実現することは難しい。
また、変換方式によって構成する回路の規模も異なる。例えば、ｋ bit（ｋは正整数）の分解能のＡ／Ｄ変換回路を実現する場合、各変換方式におけるコンパレータの数は、並列比較方式では２ｋ個、パイプライン方式ではｋ個、逐次変換方式では１個である。従って、並列比較方式が最も回路規模が大きく、逐次変換方式が最も小さい。
【０００３】
【特許文献１】
特開平５−２４４００３号公報
【特許文献２】
特開平７−１８３８０７号公報
【０００４】
【発明が解決しようとする課題】
前述したように、従来のＡ／Ｄ変換器は、回路方式ごとに最適な性能領域及び回路規模が異なるため、多品種生産となる。このため、広範囲の性能領域をカバーするインタフェースボードを作成するには、複数種のＡ／Ｄ変換器が必要となり、広範囲な性能領域をカバーするインタフェースボードは大型で高価となるなどの問題が生じる。
【０００５】
本発明は、上記問題を解消するものであり、外部からの制御信号によって分解能、変換速度及び入力チャンネル数を可変にすることができるプログラマブルなＡ／Ｄ変換器を提供することを目的とする。
【０００６】
【課題を解決するための手段】
上記目的を達成するために本発明は、複数個のアナログ信号入力チャンネルと、複数個のサンプル／ホールド回路（以下Ｓ／Ｈ回路と記す）と、複数個の比較器（以下コンパレータと記す）と、前記複数個のアナログ信号入力チャンネルとＳ／Ｈ回路を接続する第１のスイッチ群と、前記第１のスイッチ群とは異なる、前記Ｓ／Ｈ回路とコンパレータを接続する第２のスイッチ群と、これら第１及び第２のスイッチ群の各スイッチの開閉を制御するためのスイッチ制御部と、前記コンパレータに逐次比較のための参照電圧を出力するためのデジタル・アナログ変換器（以下ＤＡＣと記す）と、前記コンパレータでの比較結果を蓄えて前記ＤＡＣに出力するための逐次比較レジスタ（以下ＳＡＲと記す）と、前記ＳＡＲにおいて蓄えたコンパレータでの比較結果を入力しパラレル又はシリアルでデジタル値を出力する出力処理回路と、前記スイッチ制御部、ＳＡＲ及び出力処理回路の動作タイミングを制御するタイミング制御部とを備え、外部からの動作モード設定信号を、前記タイミング制御部、ＳＡＲ及び出力処理回路に与えることにより、これら各部の動作を決定して、前記外部からの動作モード設定信号に応じて、変換速度、分解能及び入力チャンネル数を任意に可変とされ、 C0 ［個］のアナログ入力チャンネル、 f0 ［サンプル／秒］の変換速度、 n0 ［ｂｉｔ］の分解能を備えさせたとき、（入力チャンネル数）×（変換速度）×（分解能）≦ C0 × f0 × n0 となる範囲で、入力チャンネル数、変換速度及び分解能が可変であり、前記Ｓ／Ｈ回路の数はコンパレータの数の少なくとも２倍備えており、１つの入力チャンネル当り少なくとも２個のＳ／Ｈ回路を第１のスイッチ群のスイッチ切り替えにより連続的に交互に用いてサンプリングし、少なくとも２個のコンパレータを第２のスイッチ群のスイッチ切り替えにより交互に用いて上位ビットと下位ビットとに分けて変換するものである。
【０００７】
本発明においては、外部からの動作モード設定信号に応じて、アナログ信号入力チャンネルとＳ／Ｈ回路との接続が、タイミング制御部による第１のスイッチ群の開閉動作により切り替わって逐次、任意に設定可能な入力チャンネル数のアナログ信号が可変な変換速度でもってサンプル／ホールドされ、また、Ｓ／Ｈ回路とコンパレータとの接続が、タイミング制御部による第２のスイッチ群の開閉動作により切り替わってサンプル／ホールド値が逐次変換方式により可変なビット数のデジタル値に変換される。ここに、入力チャンネル数と変換速度と分解能とは、フレシキブルに相互に可変なものとなり、もって、外部からプログラマブルなものとなる。
【０００８】
また、上記において、外部からの動作モード設定信号を、前記タイミング制御部、ＤＡＣ及びデジタル信号出力用レジスタに与えて、これら各部の動作を決定するものとすればよい。
【０００９】
また、上記において、基本モードでのアナログ入力チャンネル数をC0、変換速度をf0、分解能をn0としたとき、（入力チャンネル数）×（変換速度）×（分解能）≦C0 ×f0 ×n0となるように、外部から動作モード設定信号を与えるものとすればよい。
【００１０】
また、上記において、Ｓ／Ｈ回路の数はコンパレータの数の少なくとも２倍備えており、１つの入力チャンネル当り少なくとも２個のＳ／Ｈ回路を第１のスイッチ群のスイッチ切り替えにより連続的に交互に用いてサンプリングするものとすればよい。これにより、入力アナログ値についてインターリーブ動作が可能となり、変換速度を上げることができる。
【００１１】
また、上記において、Ｓ／Ｈ回路の数はコンパレータの数の少なくとも２倍備えており、少なくとも２個のコンパレータを第２のスイッチ群のスイッチ切り替えにより交互に用いて上位ビットと下位ビットとに分けて変換するものとすればよい。これにより、複数のコンパレータを切り替え使用して、逐次比較をパイプライン方式で行うことができるので、変換速度を高くできる。
【００１２】
【発明の実施の形態】
以下、本発明を具体化した実施形態に係るプログラマブル・アナログ／デジタル変換器（ＰＡ／ＤＣと記す）について図面を参照して説明する。図１はアナログ信号入力がｉチャンネル、デジタル変換出力がnビットのアナログ・デジタル変換器（Ａ／Ｄ変換器）の構成を示す。i，nは正整数である。
【００１３】
図１において、１はi個のアナログ信号入力チャンネル（CH1〜CHi）、２は2m個のサンプル／ホールド回路（Ｓ／Ｈ回路）、３はm個の比較器（コンパレータ；Cmp1〜Cmpm）、３４はコンパレータでの比較結果を蓄えて後述のＤＡＣに出力する逐次比較レジスタ（ＳＡＲという：Successive Approximation Register）、５はi×n個の出力端子を持つ出力処理回路、６はnビットパラレルのデジタル信号出力チャンネル（i×n本）、１０はアナログ信号入力チャンネルとＳ／Ｈ回路を接続し信号経路を制御する第１のスイッチ群、２０はＳ／Ｈ回路２とコンパレータ３を接続し信号経路を制御する第２のスイッチ群、４０は第１及び第２のスイッチ群１０，２０の動作を制御するための制御信号発生回路（具体的にはスイッチ制御信号を発生するスイッチ制御部及びその動作タイミング制御信号を発生するタイミング制御部とがある）、５０はコンパレータ５に逐次比較のための参照電圧を出力するための最大分解能がnビットであるデジタル・アナログ変換器（ＤＡＣ）である。
【００１４】
本実施例のＡ／Ｄ変換器は、外部からの動作モード設定信号８が入力され、それに応じて、Ｓ／Ｈ回路２、コンパレータ３、及びスイッチ群１０，２０の数とＤＡＣ５０の分解能を設定可能（プログラマブル）であり、もって、変換速度、分解能、及び入力チャンネル数を可変としている。すなわち、制御信号発生回路４０、逐次変換レジスタ（ＳＡＲ）３４、ＤＡＣ５０、及び出力処理回路５には外部から動作モード設定信号８が与えられる。この動作モード設定信号８に応じて、制御信号発生回路４０は、スイッチ群１０内の各スイッチ開閉のタイミングを制御する信号４１、及びスイッチ群２０内の各スイッチ開閉のタイミングを制御する信号４２の設定を変えることにより信号経路を制御し、また、動作モード設定信号８に応じて、制御信号発生回路４０からの信号４３，４４が逐次変換レジスタ（ＳＡＲ）３４及び出力処理回路５に与えられ、ＤＡＣ５０内のＳＡＲ及び出力処理回路５の設定が変えられる。これらにより、Ａ／Ｄ変換器全体の特性が可変となっている。
【００１５】
なお、３５はＳＡＲ３４からＤＡＣ５０への入力ポート、４５はクロック信号、４６はリセット信号、５１はコンパレータ３からＳＡＲ３４へのデジタル入力、５２はＤＡＣ５０からコンパレータ３へのアナログ参照電圧出力、５３はＤＡＣ５０に与えるデジタル変換のための基準電圧Ｖrefである。
【００１６】
（ＰＡ／ＤＣの基本特性）
次に、ＰＡ／ＤＣの“基本特性”がどの様に決まるかを説明する。“基本特性”とは、構成したＰＡ／ＤＣにおいて、最大分解能を持つ逐次変換回路方式を実現した際の、チャンネル数並びに変換速度のことを指す。図１のブロック図を参照して説明する。ｎビットの分解能であるＤＡＣを持つＡ／Ｄ変換回路を構成すると、基本構成として、チャンネル数がｍチャンネル、最大分解能がｎビットである逐次変換回路方式のアナログ／デジタル変換器（以後Ａ／Ｄ変換器と記す）を構成することができる。
【００１７】
ここで、逐次変換回路方式とは、１個のコンパレータを用いてアナログ入力信号を逐次比較でデジタル信号に変換する方式を意味する。この逐次変換回路方式でｎビットの変換を行うのに必要な変換時間tc[s]は、一般に、コンパレータを用いて１ビットを確定する時間tb[s]と、Ｓ／Ｈ回路の動作時間ts[s]を用いると、tc=ts+n・tb[s]で表せる。従って、逐次変換回路方式における変換速度fs[sps: Sample Per Secの略]は、fs = 1/tc = 1/(ts+ n・tb)[sps]となる。
【００１８】
しかし、図１の様な回路方式で入力がｍチャンネルの逐次変換回路方式の変換器を構成した場合、コンパレータ１個に対して、２個のＳ／Ｈ回路を利用することが可能であり、２つのＳ／Ｈ回路でサンプルした信号を交互にコンパレータで変換する、いわゆるインターリーブ方式を実現することができる。従って、１個のＳ／Ｈ回路（Ｓ／Ｈ１）でサンプリングしたアナログ信号を変換する間、もう一方のＳ／Ｈ回路（Ｓ／Ｈ２）でアナログ信号をサンプリングすることで、変換時間の見積もりにＳ／Ｈ回路の動作時間を考慮する必要がなくなり、変換時間はコンパレータにおいてデータを変換する時間のみとなる。
【００１９】
かくして、図１の回路構成において、分解能が最大となる逐次変換回路方式を実現した際の、チャンネル数は回路に備わっているコンパレータの個数、分解能は回路に備わっているＤＡＣの最大分解能、変換速度は回路に備わっているコンパレータの動作時間で決定されることになる。従って、これらの値は回路の構成要素から一意に決まる値であり、これを回路の“基本特性”として与える。図１の場合の基本特性は、コンパレータ数がｍ[個]であることから、チャンネル数C0はC0=m[CH]、分解能n0はＤＡＣの最大分解能がｎ[bit]よりn0=n[bit]、また、コンパレータの動作時間をtb[s]とおいた場合、変換速度fsはfs=1/(n・tb)[sps]となる。
【００２０】
（Ａ／Ｄ変換器の特性可変に関して）
本実施例のＡ／Ｄ変換器は、外部からプログラムを用いて以下に示す関係式を満たすように、Ａ／Ｄ変換器の特性（チャンネル数、変換速度及び分解能）を可変できる。基本モードでのアナログ入力チャンネル数をC0、変換速度をf0、分解能をn0としたとき（C0 ，n0は正整数）、
（入力チャンネル数）×（変換速度）×（分解能）≦C0 ×f0 ×n0
（これを「関係式１」という）となるように、外部から動作モード設定信号８を与える。この動作モード設定信号８は、予めプログラムされたコンピュータから与えればよい。
【００２１】
本実施例のＡ／Ｄ変換器においては、コンパレータ３は、最大入力チャンネル数だけ備え、Ｓ／Ｈ回路２はコンパレータ数の２倍だけ備えている。そして、所望の入力チャンネル数と分解能とに応じて、詳細は後述するが、例えば、１つの入力チャンネル当り２個のＳ／Ｈ回路を第１のスイッチ群１０のスイッチ切り替えにより連続的に交互に用いてサンプリングするものとし、しかも各入力チャンネルからの入力に対して並列的にパイプライン方式で処理するものとする。
【００２２】
また、例えば、入力チャンネルからの入力が最大入力チャンネル数より少ないときに、１つの入力チャンネル当りデジタル信号出力ビット数だけのＳ／Ｈ回路を第１のスイッチ群１０のスイッチ切り替えにより入力チャンネル毎に交代で用いてサンプリングし、かつ、２個のコンパレータを第２のスイッチ群２０のスイッチ切り替えにより交互に用いて上位ビットと下位ビットとに分けて変換するといった、いわばインターリーブ方式で処理するものとする。
【００２３】
このような回路方式を用いることで、入力チャンネルが少なくなると変換速度は速くなり、その最大値は、コンパレータを１回用いて１ビット確定する時の時間（ｔｂ）の逆数程度となる。従って、変換速度は逐次比較方式に近似であるにも関わらず並列比較方式程度の速度を実現することが可能となる。また、入力信号は逐次変換方式と同様に入力部で１回のみサンプルするだけであるから、変換精度は逐次変換方式程度の精度を実現することが可能となる。さらに、入力チャンネルとＳ／Ｈ回路２との信号経路や、Ｓ／Ｈ回路２とコンパレータ３との信号経路などのスイッチを、外部からプログラミングで制御することにより、変換速度、変換精度及び入力チャンネル数を可変にすることができる。従って、幅広い分解能と変換速度、及びチャンネル数を可変にすることができるようになり、汎用性の高いＡ／Ｄ変換器が単一のＬＳＩで生産可能となる。
【００２４】
（関係式１の実現方法）
次に、上述した関係式１を満たすように特性可変できるＡ／Ｄ変換器の構成及び制御方法を説明する。以下では説明を簡単にするために、図２に示すように、Ａ／Ｄ変換器は、８個のアナログ入力チャンネル１０１、１６個のＳ／Ｈ回路１０２、８個の比較器１０３、出力処理回路１０５、デジタル出力端子１０６、最大分解能が８ビットであるＤＡＣ５０、入力チャンネル１０１とＳ／Ｈ回路１０２の信号経路を制御するスイッチ群１１０、Ｓ／Ｈ回路１０２と比較器１０３の信号経路を制御するスイッチ群１２０、及び制御信号発生回路４０で構成される。なお、以下に説明する制御方法は一般的な場合にも容易に拡張できる。
【００２５】
図１及び図２に示したように、本発明のＡ／Ｄ変換器は、Ｓ／Ｈ回路１０２（図２の番号で記す、以下同様）、コンパレータ１０３、逐次比較レジスタ（ＳＡＲ）３４、基準電圧を発生するデジタル・アナログ変換器（ＤＡＣ）５０、出力処理回路１０５に加え、入力チャンネル１０１とＳ／Ｈ回路１０２との信号経路を制御する第１のスイッチ群１１０、Ｓ／Ｈ回路１０２とコンパレータ１０３との信号経路を制御する第２のスイッチ群１２０、並びに第１のスイッチ群１１０、第２のスイッチ群１２０の各スイッチの開閉タイミング及びＳＡＲ３４の動作タイミングを制御する制御信号発生回路４０で構成されている。回路の特性（チャンネル数、分解能、変換速度）の可変は、制御信号発生回路４０、ＳＡＲ３４に外部からコンピュータなどを用いて動作モード設定信号８を与えて、スイッチ群の各スイッチの開閉タイミングやＳＡＲ３４の動作を切り換えることで行う。以後、スイッチ群の各スイッチの開閉タイミング制御で所望の特性を得る方法を説明し、その後、ＳＡＲ３４の動作制御の方法を説明する。
【００２６】
図３に第１及び第２のスイッチ群１１０、１２０の構成例を示す。図３（ａ）は、第１のスイッチ群の内、入力チャンネルCHnと各Ｓ／Ｈ回路とを接続を制御するスイッチ１１１を示す。図２の回路構成の場合、CH1からCH8まで全てのチャンネルにスイッチが付加されるので、第１のスイッチ群のスイッチの総数は、８×１６＝１２８個となる。また、図３（ｂ）は、第２のスイッチ群の内、コンパレータ３と各Ｓ／Ｈ回路２との接続を制御するスイッチ１２１を示す。図２の回路構成の場合、第２のスイッチ群のスイッチの総数も１２８個となる。
【００２７】
図４に逐次比較レジスタ（ＳＡＲ）３４の構成例を示す。一般的に、ＳＡＲは逐次変換回路方式に用いられており、ＳＡＲの出力をＤＡＣへ入力させて基準電圧を発生させる。ＳＡＲ（SAR1〜SAR16）は、まず、変換を開始する前にリセットされ、それまでにラッチしておいた値を初期化する。次に、リセットされたＳＡＲは、変換のスタートを知らせる信号を受け取ると、最上位ビットの比較に用いる基準電圧に相当するデジタル値を生成する。このデジタル信号をＤＡＣへ入力させて、最上位ビットの判定に用いる基準電圧として、フルスケールの半分の値を生成する。ＳＡＲは、生成した基準電圧とアナログ値との判定結果を用いて、次の基準電圧を生成するデジタル値を生成する。この動作を最下位ビットまで繰り返す。本発明では、このような動作原理に基づくSARを、複数個（この例では１６個）用いる。ただし、各SARとＤＡＣの入力の間にスイッチを置き、このスイッチの開閉を、制御信号を用いて制御し、ＤＡＣで生成する基準電圧の値を制御する。なお、ＳＡＲは、コンパレータ出力Ｄ１〜Ｄ８が入力されるスイッチ群と、各SAR1〜SAR16と、出力処理回路１０５への出力ＳＡ０１〜ＳＡ０１６と、各SAR1〜SAR16に対するタイミングコントロール回路と、ＤＡＣへの出力回路とから成る。
【００２８】
（図２の回路の基本特性）
図２に示した回路構成における基本特性を求める。前述したように、回路の基本特性は、回路に備わるコンパレータの個数と動作時間及び、ＤＡＣの最大分解能から求まる。図２の構成では、回路に備わるコンパレータの数は８個、ＤＡＣの最大分解能は８[bit]である。また、コンパレータの動作時間は、本説明においては全てtb[s]とする。このとき、図２における回路の基本特性は、８[CH]、８[bit]及び1/(8・tb)[sps]となる。これと関係式１を用いて、回路の特性を求めることができる。
【数１】
下記の表１は、上の特性式において、等式が成り立つ場合に実現できる特性値を示している。ここで、表１にあるf0はf0=1/(8・tb) [sps]である。
【００２９】
【表１】
【００３０】
上記のように構成されたＡ／Ｄ変換器においては、基本モードとして、アナログ入力が８チャンネル、分解能が８ビットである逐次比較Ａ／Ｄ変換器を構成することができる。このときの変換速度fsは、逐次比較において１ビットを確定する時間tbを用いるとfs=1/(8tb)となる。このとき、上述した関係式１は以下となる。
C×fs×n＝8×1/(8tb)×8=8/ tb
【００３１】
（回路特性の可変）
以降では、表１にある特性値を実現する方法、特にスイッチの制御方法について、チャンネル数が８CH、１CH並びに６CHの場合を例にして具体的に説明する。
【００３２】
（チャンネル数８CHの場合）
始めに、アナログ入力が８チャンネルのＡ／Ｄ変換器の設定方法から説明する。図５はアナログ入力が８チャンネルであるＡ／Ｄ変換器を示す。ここに、１６個のＳ／Ｈ回路は、Ｓ／Ｈ１からＳ／Ｈ１６として示し、８個の比較器は、Cmp1〜Cmp8として示している。外部から動作モード設定信号８を用いて、図示の第１のスイッチ群２００及び第２のスイッチ群２０１以外はすべて開放するように制御信号４１、４２を設定する。この様な信号経路を設定すると、８個の逐次変換回路を実現することができる。さらに、外部から加えるクロック４５に同期して図６に示すタイミングで、第１及び第２のスイッチ群２００、２０１（図６の上半分及び下半分が対応、以下同様）を開閉するように制御信号４１、４２を設定する。これにより、分解能８ビット、変換速度1/(8tb)を実現することができる。なお、第１のスイッチ群２００は、各１チャンネルを各２つのＳ／Ｈ回路に切り換え接続する各２つのスイッチを有し、CH1S1、CH1S2、CH2S3、CH2S4、…CH8S16から成る。第２のスイッチ群２０１は、各チャンネルに対応した各２つのＳ／Ｈ回路を各１つの比較器に切り換え接続するスイッチを有し、スイッチS1C1、S2C1、S3C2、S4C2、…S16C8から成る。
【００３３】
上記設定において、８ビットの変換を行う際の変換手順を、CH1に入力したアナログ信号を変換する場合を例にして説明する。ある時刻に、スイッチCH1S1を閉じてCH1とＳ／Ｈ回路Ｓ／Ｈ１とを接続する。その後、CH1S1を開放すれば、Ｓ／Ｈ１で信号がサンプリングされる。以降の説明においても、信号のサンプルは第１のスイッチ群のスイッチがONからOFFへ切り替わるときにされるとする。信号がサンプリングされた後、コンパレータにつながるスイッチS1C1を閉じてＳ／Ｈ１とコンパレータCmp1を接続する。Ｓ／Ｈ１とコンパレータCmp1を接続すると同時に、ＤＡＣで生成した最上位ビットの判定を行う基準電圧をコンパレータに入力して、最上位ビットの変換を行う。その後、コンパレータCmp1において、最下位ビットまで逐次比較を行い、８ビットのデジタル値に変換する。また、Ｓ／Ｈ1でサンプルしたアナログ信号の変換を行う間に、CH1S2を閉じてCH1とＳ／Ｈ2を接続し、Ｓ／Ｈ1でサンプルしてから8・tb秒後にCH1S2を開放しアナログ信号をサンプリングする。そして、Ｓ／Ｈ１のサンプリング値の変換が終了して、Ｓ／Ｈ1とコンパレータCmp1との接続を切ると同時に、Ｓ／Ｈ2とCmp1とを接続して、Ｓ／Ｈ1の場合と同様に逐次比較を行う。図６に、上記の８ビット、８チャンネルの作業手順を行うための各スイッチの開閉タイミングを示す。この様にスイッチの開閉タイミングを制御すると、８CH、８ビット、1/(8・tb)spsの逐次変換回路を実現することができる。
【００３４】
上述では、スイッチの開閉タイミングを説明したが、各変換における基準電圧は、各SARを用いて生成する。まず、Ｓ／Ｈ1の信号値の変換にSAR1を用いるとする。変換開始前に、SAR1とＤＡＣの入力ポートC[8..1]DT[8..1]の内、Cmp1への出力（Ａ１）につながるポートC1DT[8..1]とを接続する。Ｓ／Ｈ1の変換が終了すると、この接続を絶ち、これと同時にSAR2とC1DT[8..1]の入力とを接続して、Cmp1に新たな基準電圧を発生させる。これを繰り返して、変換を行う。分解能が６ビット及び４ビットの場合も、同様に上記の手順を行う。異なるのは、Ｓ／Ｈ回路におけるサンプリング間隔と、コンパレータにおける変換の回数だけである。図７には４ビット、８チャンネルの作業手順を行うための各スイッチの開閉タイミングを示す。
【００３５】
（チャンネル数１CHの場合）
次に、アナログ入力が１CHの変換器の場合について説明する。この場合の信号経路の例を図８に示す。同図において、第１のスイッチ群４００は、CH1S1、CH1S2、CH1S3、…CH1S16の各スイッチから成り、第２のスイッチ群４０１は、Ｓ／Ｈ１〜Ｓ／Ｈ１６に対応してS1C1、S2C2、S3C3、…S16C8の各スイッチから成る。これら各スイッチのスイッチタイミングを後述の図９に示している。この構成例を用いたアナログ・デジタル変換は、以下の２通りの変換原理のいずれかを用いて行う。
▲１▼パイプライン型
▲２▼逐次変換回路のインターリーブ
【００３６】
ここで、これらの変換原理を簡単に説明する。パイプライン型の変換器では、１ビット分解能を持つ変換器を分解能分だけ用意し、それをパイプライン化することにより変換を行う。従って、この変換器では、上位ビットから順に下位ビットまで１ビットずつ、各変換器で変換を行う。よって、空いた１ビット変換器に新たなアナログ信号を入力することが可能となり、変換速度は向上する。このパイプライン変換器に利用する１ビット変換器は通常、コンパレータ、１ビットＤＡＣ、減算器並びにＳ／Ｈ機能を持つ誤差アンプで構成される。この１ビット変換器における作業は以下の様になる。まず、入力した信号と基準電圧との比較をコンパレータにて行う。そして、この変換結果をＤＡＣに入力し、その出力結果を入力信号から差し引き、これを誤差アンプで２倍にして、次の１ビット変換器に受け渡す。この方法では、各１ビット変換器で利用する基準電圧は固定し、入力したアナログ信号と基準電圧との差を取り、その差を増幅して次段に受け渡し、変換を行っていく。
【００３７】
本発明のＡ／Ｄ変換器においては、Ｓ／Ｈ回路とコンパレータとの接続を切り換えて、各コンパレータにおいて、ＤＡＣで発生させた基準電圧と比較して変換する。ＤＡＣで発生させる基準電圧は、前段までの比較結果を基に生成された値となる。ここに、入力するアナログ信号は一定のままで基準電圧が変化する、いわゆる逐次比較を行う。
【００３８】
この変換原理を実現するには、図９に示したような開閉タイミングでスイッチの開閉を制御する。まず、ある時刻においてCH1S1を閉じて、その後、CH1S1を開放してＳ／Ｈ1で信号をサンプリングする。その後、Cmp1とＳ／Ｈ1とを接続して１ビット分変換する。これが終了した後、Cmp1との接続を断ち、Cmp2と接続し、２ビット目の変換を行う。この作業を最下位ビットまで繰り返して、８ビットの変換を行う。
【００３９】
次に、ＳＡＲの制御について説明する。ＳＡＲの構成については図４に示した通りである。まず、Ｓ／Ｈ1の変換を開始する前に、SAR1とＤＡＣの入力ポートC1DT[8..1]とを接続する。これにより、最上位ビットの判定に用いる基準電圧を発生し、Cmp1に入力させる。この判定結果をSAR1に入力させる前に、C1DT[8..1]との接続を切り、ポートC2DT[8..1]と接続する。その後、Cmp1の判定結果をSAR1へ入力して、Cmp2へ第２ビットの判定に利用する基準電圧を出力させる。これを、最下位ビットまで繰り返す。こうして、パイプライン型の変換器を構成することができる。
【００４０】
次に、もう一つの方法であるインターリーブ方式について説明する。このインターリーブ方式では、複数個の逐次変換器を用意して、これを並列接続にして変換速度を向上させることができる。分解能に等しい個数の逐次変換器を用意すれば、パイプラインと同程度の変換速度を得ることが原理的に可能となる。よって、上述した８CHの場合と同様の接続を行って、８個の逐次変換器を構成する。８CHの場合とは、入力チャンネルとＳ／Ｈ回路とを接続するスイッチだけが異なる。変換手順は８CHの場合と同様に行うので、詳細説明は省略する。
【００４１】
（チャンネル数６CHの場合）
８CHや１CH以外のCH数における変換は、上記２つの場合より、少々動作が複雑となる。この場合の変換原理は、直並列型の変換器の変換原理を応用している。直並列型の変換器は、並列比較変換器を直列に接続して、例えば分解能がk=m+nビットの変換を行う場合、上位mビットと下位nビットの変換に分けて変換を行う。直並列型の変換器の場合は、並列比較型変換器を用いるが、本発明においては逐次変換回路を直列に接続して、変換を行う。以降では、６CHの場合の変換について、変換原理を説明する。
【００４２】
（６CH、８ビットの場合）
６CH、８ビットの場合、表１に従うと変換速度は1/(6・tb)[sps]となる。これまでに示したように、本発明に係るＡ／Ｄ変換器の変換速度は、１つのコンパレータを用いて変換を行うビット数の最大値に比例する。従って、この場合においては、１つのコンパレータで行う変換は最大６ビットまでとなる。よって、入力が６CH、分解能が８ビットである変換器の場合は、上位６ビットの変換を行う逐次変換回路と、残り２ビットの変換を行う変換回路を直列に接続させるように、スイッチの開閉により変換器を構成する。図１０は、６CH、８ビットの場合のＡ／Ｄ変換器の信号経路を示す。
【００４３】
同図において、例えば、ある時刻にCH1に入力されたアナログ信号をＳ／Ｈ1でサンプリングし、それをCmp1に移し、変換を始めたとする。このとき、上位６ビットの変換をこのCmp1で行い、残り２ビット分を他のコンパレータで行う。そうすれば、コンパレータCmp1は、6・tb秒毎に開放されるので、新たにアナログ信号を入力して変換することが可能となり、６CH、８ビットの変換器を構成することができる。このような変換原理を実現するために、図１１に示したタイミングで各スイッチを開閉制御する。なお、図１１における上半分及び下半分のスイッチは（一部のみを示している）、図１０の第１及び第２のスイッチ群４００、４０１の各スイッチに上から順に対応している。
【００４４】
上記のスイッチ開閉制御により、ある時刻にCH1とＳ／Ｈ1とを接続し信号をサンプルする。その後、これをコンパレータCmp1に移して、上位６ビットの変換を行う。この変換が終了した後に、コンパレータCmp4に移して、残り２ビットの変換を行う。また、Ｓ／Ｈ1で信号をサンプルしてから、6・tb後に、Ｓ／Ｈ2で信号をサンプルし、Ｓ／Ｈ1の信号の上位６ビット変換が終了した後に、Ｓ／Ｈ2の信号の変換を開始する。これを繰り返して、CH1に入力した信号の変換を行う。
【００４５】
さて、６CHの場合は、上位ビットの変換に利用するコンパレータは６つ必要であるが、下位ビットの変換に関しては、残り２つのコンパレータを共有する。例えば、CH1からCH3のアナログ信号に関しては、上位ビットの変換は、それぞれCmp1からCmp3のコンパレータでそれぞれ行い、残り２ビットの変換をCmp4で行う。このとき、Cmp4においては、まず、CH1の変換を行い、その後CH2、CH3と順番に変換を行うように設定する。
【００４６】
次に、ＳＡＲの制御方法を説明する。まず、変換開始前にSAR1をC1DT[8..1]に接続して、変換を始める。その後、上位６ビットの変換が終了する前にSAR1とC1DT[8..1]との接続を切り、C4DT[8..1]とを接続する。そして、残り２ビットの変換を行う。先に述べたように、６CHの場合は、残り２ビットの変換に関しては、同じコンパレータを共有して、変換を行う。従って、CH1の変換を行っている間は、CH2及びCH3に利用しているSARの値はそのまま保持しておき、それぞれの変換タームが来たときに、新たにラッチを開始するように、クロックを入力する。こうして、６CH、８ビットの場合の変換を行うことができる。
【００４７】
（６CH、６ビットの場合）
次に、６CH、６ビットの場合について説明する。この場合のＡ／Ｄ変換器の変換速度は1/(4.5・tb)[sps]である。従って、１つのコンパレータにおいて変換できる最大ビット数は4.5ビットとなる。しかし、このような端数を持つビット数の変換を行うことはできない。これを解決する方法として、１つのコンパレータにおいて４ビット変換を行い、残り２ビットを他のコンパレータで行うタームと、５ビット変換を行った後に、残り１ビットの変換を行うターム、とを交互に行うようにする。こうすると、２つのタームを１セットと見なせば、形式上、4.5ビット変換を行うように振る舞う。図１２にあるタイミングで、各スイッチを開閉すると、このような変換原理を実現することができる。
【００４８】
今まで説明してきたいずれの場合も、第１及び第２のスイッチ群のタイミングクロックは同じ周期としていた。しかし、６ビットの場合は、第１のスイッチ群のクロックは、周期が第２のスイッチ群の半分のものを用いる。これはサンプリング間隔（変換速度の逆数）が変換時間の整数倍ではなく、半整数を含んでいるためである。一般に、表１の中で、サンプリング間隔が変換時間の半整数の場合は、第１のスイッチ群のクロックは第２のスイッチ群のクロック周期の半分の周期を持つものを利用する。
【００４９】
ＳＡＲの制御方法は、８ビットの場合と同様に行う。異なるのは、ＤＡＣのポートとの接続するタイミングだけである。例えば、上位４ビットをCmp1で行い、下位２ビットの変換をCmp4で行う場合、まず、C1DT[8..1]と接続して、４ビット目の判定が終わる前にC4DT[8..1]と接続し、その後、判定結果を入力して５ビット目の基準電位をCmp4に出力させる。これは、５ビット＋１ビットの場合も同様である。図１０に示した６チャンネルの場合の第１及び第２のスイッチ群４００,４０１は、図１３に示されるように開閉される。ここでは、入力チャンネル（１〜６）とＳ／Ｈ回路ｉ（１〜４,５〜８）とコンパレータCmp1〜Cmp8との接続関係を示している。Ｓ／Ｈ回路ｉ（９〜１６）についても同様である。
【００５０】
（その他のチャンネル数の場合）
その他のチャンネル数の場合も、６CHの場合と同様に、上位ビットの変換と下位ビットの変換に分けて変換を行い、下位ビットの変換は空いているコンパレータで変換する。例えば、４ビットの場合は、Cmp1からCmp4を上位ビットの変換に割り当て、Cmp5からCmp8を下位ビットの変換に割り当てる、といった変換方法を取って実現させる。
なお、本発明は、上記実施例の構成に限られることなく、発明の趣旨を変更しない範囲で種々の変形が可能である。
【００５１】
【発明の効果】
以上説明したように本発明のプログラマブル・アナログ・デジタル変換器によれば、外部からプログラムを用いて、幅広い分解能と変換速度、及びチャンネル数を可変にすることができるようになり、汎用性の高いＡ／Ｄ変換器が単一のＬＳＩで生産可能となる。従って、これまでのＡ／Ｄ変換器が抱えていた、多品種生産という問題を解消することができ、Ａ／Ｄ変換器の低価格化を実現可能となる。また、単一のＬＳＩで幅広い領域をカバーし得るので、インタフェースの小型化も可能となる。
【００５２】
また、本発明のプログラマブル・アナログ・デジタル変換器をアナログインタフェースに搭載した場合、小型で低価格の高機能アナログインタフェースが得られ、計測・制御ボード、医療用システムや無線通信領域などに広く利用可能である。産業上において、あるシステムを開発する際に、汎用性の高いチップを用いれば、設計、製造及び調整コストを低く抑えて開発することが可能となり、価格競争力の高い製品を開発することが可能となる。また、計測器の応用例としては、小型で高機能なポータブル計測器の開発などが可能となる。医療面に関しては、低コストで高精度の心電図といった診断用計測器やペースメーカーの開発が可能となる。さらに、通信領域においては、数ｋHz帯域から数１０MHz帯域までの幅広い帯域をカバーすることができる小型の通信システムを開発することが可能となる。
【図面の簡単な説明】
【図１】 本発明の実施例によるＡ／Ｄ変換器の構成図。
【図２】 本発明の実施例による８個のアナログ入力チャンネル、最大分解能が８ビットとなるＡ／Ｄ変換器の構成図。
【図３】 （ａ）（ｂ）はスイッチ群を構成するスイッチの構成図。
【図４】 ＳＡＲの構成図。
【図５】 アナログ入力が８チャンネルであるＡ／Ｄ変換器の構成図。
【図６】 アナログ入力８チャンネル、８ビット出力の変換手順のタイミングチャート。
【図７】 アナログ入力８チャンネル、４ビット出力の変換手順のタイミングチャート。
【図８】 アナログ入力が１チャンネルであるＡ／Ｄ変換器の構成図。
【図９】 アナログ入力１チャンネル、８ビット出力の変換手順のタイミングチャート。
【図１０】 アナログ入力が６チャンネルであるＡ／Ｄ変換器の構成図。
【図１１】 アナログ入力６チャンネル、８ビット出力の変換手順のタイミングチャート。
【図１２】 ６チャンネル、６ビット出力の変換手順のタイミングチャート。
【図１３】 図１０の構成における第１及び第２スイッチ群の構成図。
【符号の説明】
１ アナログ信号入力チャンネル
２ サンプル／ホールド回路（Ｓ／Ｈ回路）
３ 比較器（コンパレータ）
５ 出力処理回路
６ デジタル信号出力チャンネル
８ 動作モード設定信号
１０ 第１のスイッチ群
２０ 第２のスイッチ群
３４ 逐次比較レジスタ（ＳＡＲ）
４０ 制御信号発生回路（スイッチ制御部及びタイミング制御部）
５０ デジタル・アナログ変換器（ＤＡＣ）
【発明の属する技術分野】
本発明は、外部からの制御信号により変換特性をプログラマブルにできるアナログ・デジタル変換器に関する。
【０００２】
【従来の技術】
従来から、アナログ・デジタル変換器（以下、Ａ／Ｄ変換器と記す）は、アナログ信号をデジタル信号に変換してコンピュータ等に取り込むインタフェース回路ボードに広く用いられている。Ａ／Ｄ変換器の回路方式には、並列比較方式、直並列方式、パイプライン方式、逐次比較方式、ノイズシェーピング方式などの方式が存在する。これらの回路方式によって実現しうる変換速度及び分解能は、異なる（特許文献１，２参照）。例えば、逐次変換方式においては、高精度の分解能を実現することが可能であるが、変換に時間がかかるため、変換速度は最大でも２Mサンプル/秒（sps）程度である。一方、並列比較方式においては、変換速度は100Msps以上を実現することも可能であるが、高分解能を実現することは難しい。
また、変換方式によって構成する回路の規模も異なる。例えば、ｋ bit（ｋは正整数）の分解能のＡ／Ｄ変換回路を実現する場合、各変換方式におけるコンパレータの数は、並列比較方式では２ｋ個、パイプライン方式ではｋ個、逐次変換方式では１個である。従って、並列比較方式が最も回路規模が大きく、逐次変換方式が最も小さい。
【０００３】
【特許文献１】
特開平５−２４４００３号公報
【特許文献２】
特開平７−１８３８０７号公報
【０００４】
【発明が解決しようとする課題】
前述したように、従来のＡ／Ｄ変換器は、回路方式ごとに最適な性能領域及び回路規模が異なるため、多品種生産となる。このため、広範囲の性能領域をカバーするインタフェースボードを作成するには、複数種のＡ／Ｄ変換器が必要となり、広範囲な性能領域をカバーするインタフェースボードは大型で高価となるなどの問題が生じる。
【０００５】
本発明は、上記問題を解消するものであり、外部からの制御信号によって分解能、変換速度及び入力チャンネル数を可変にすることができるプログラマブルなＡ／Ｄ変換器を提供することを目的とする。
【０００６】
【課題を解決するための手段】
上記目的を達成するために本発明は、複数個のアナログ信号入力チャンネルと、複数個のサンプル／ホールド回路（以下Ｓ／Ｈ回路と記す）と、複数個の比較器（以下コンパレータと記す）と、前記複数個のアナログ信号入力チャンネルとＳ／Ｈ回路を接続する第１のスイッチ群と、前記第１のスイッチ群とは異なる、前記Ｓ／Ｈ回路とコンパレータを接続する第２のスイッチ群と、これら第１及び第２のスイッチ群の各スイッチの開閉を制御するためのスイッチ制御部と、前記コンパレータに逐次比較のための参照電圧を出力するためのデジタル・アナログ変換器（以下ＤＡＣと記す）と、前記コンパレータでの比較結果を蓄えて前記ＤＡＣに出力するための逐次比較レジスタ（以下ＳＡＲと記す）と、前記ＳＡＲにおいて蓄えたコンパレータでの比較結果を入力しパラレル又はシリアルでデジタル値を出力する出力処理回路と、前記スイッチ制御部、ＳＡＲ及び出力処理回路の動作タイミングを制御するタイミング制御部とを備え、外部からの動作モード設定信号を、前記タイミング制御部、ＳＡＲ及び出力処理回路に与えることにより、これら各部の動作を決定して、前記外部からの動作モード設定信号に応じて、変換速度、分解能及び入力チャンネル数を任意に可変とされ、 C0 ［個］のアナログ入力チャンネル、 f0 ［サンプル／秒］の変換速度、 n0 ［ｂｉｔ］の分解能を備えさせたとき、（入力チャンネル数）×（変換速度）×（分解能）≦ C0 × f0 × n0 となる範囲で、入力チャンネル数、変換速度及び分解能が可変であり、前記Ｓ／Ｈ回路の数はコンパレータの数の少なくとも２倍備えており、１つの入力チャンネル当り少なくとも２個のＳ／Ｈ回路を第１のスイッチ群のスイッチ切り替えにより連続的に交互に用いてサンプリングし、少なくとも２個のコンパレータを第２のスイッチ群のスイッチ切り替えにより交互に用いて上位ビットと下位ビットとに分けて変換するものである。
【０００７】
本発明においては、外部からの動作モード設定信号に応じて、アナログ信号入力チャンネルとＳ／Ｈ回路との接続が、タイミング制御部による第１のスイッチ群の開閉動作により切り替わって逐次、任意に設定可能な入力チャンネル数のアナログ信号が可変な変換速度でもってサンプル／ホールドされ、また、Ｓ／Ｈ回路とコンパレータとの接続が、タイミング制御部による第２のスイッチ群の開閉動作により切り替わってサンプル／ホールド値が逐次変換方式により可変なビット数のデジタル値に変換される。ここに、入力チャンネル数と変換速度と分解能とは、フレシキブルに相互に可変なものとなり、もって、外部からプログラマブルなものとなる。
【０００８】
また、上記において、外部からの動作モード設定信号を、前記タイミング制御部、ＤＡＣ及びデジタル信号出力用レジスタに与えて、これら各部の動作を決定するものとすればよい。
【０００９】
また、上記において、基本モードでのアナログ入力チャンネル数をC0、変換速度をf0、分解能をn0としたとき、（入力チャンネル数）×（変換速度）×（分解能）≦C0 ×f0 ×n0となるように、外部から動作モード設定信号を与えるものとすればよい。
【００１０】
また、上記において、Ｓ／Ｈ回路の数はコンパレータの数の少なくとも２倍備えており、１つの入力チャンネル当り少なくとも２個のＳ／Ｈ回路を第１のスイッチ群のスイッチ切り替えにより連続的に交互に用いてサンプリングするものとすればよい。これにより、入力アナログ値についてインターリーブ動作が可能となり、変換速度を上げることができる。
【００１１】
また、上記において、Ｓ／Ｈ回路の数はコンパレータの数の少なくとも２倍備えており、少なくとも２個のコンパレータを第２のスイッチ群のスイッチ切り替えにより交互に用いて上位ビットと下位ビットとに分けて変換するものとすればよい。これにより、複数のコンパレータを切り替え使用して、逐次比較をパイプライン方式で行うことができるので、変換速度を高くできる。
【００１２】
【発明の実施の形態】
以下、本発明を具体化した実施形態に係るプログラマブル・アナログ／デジタル変換器（ＰＡ／ＤＣと記す）について図面を参照して説明する。図１はアナログ信号入力がｉチャンネル、デジタル変換出力がnビットのアナログ・デジタル変換器（Ａ／Ｄ変換器）の構成を示す。i，nは正整数である。
【００１３】
図１において、１はi個のアナログ信号入力チャンネル（CH1〜CHi）、２は2m個のサンプル／ホールド回路（Ｓ／Ｈ回路）、３はm個の比較器（コンパレータ；Cmp1〜Cmpm）、３４はコンパレータでの比較結果を蓄えて後述のＤＡＣに出力する逐次比較レジスタ（ＳＡＲという：Successive Approximation Register）、５はi×n個の出力端子を持つ出力処理回路、６はnビットパラレルのデジタル信号出力チャンネル（i×n本）、１０はアナログ信号入力チャンネルとＳ／Ｈ回路を接続し信号経路を制御する第１のスイッチ群、２０はＳ／Ｈ回路２とコンパレータ３を接続し信号経路を制御する第２のスイッチ群、４０は第１及び第２のスイッチ群１０，２０の動作を制御するための制御信号発生回路（具体的にはスイッチ制御信号を発生するスイッチ制御部及びその動作タイミング制御信号を発生するタイミング制御部とがある）、５０はコンパレータ５に逐次比較のための参照電圧を出力するための最大分解能がnビットであるデジタル・アナログ変換器（ＤＡＣ）である。
【００１４】
本実施例のＡ／Ｄ変換器は、外部からの動作モード設定信号８が入力され、それに応じて、Ｓ／Ｈ回路２、コンパレータ３、及びスイッチ群１０，２０の数とＤＡＣ５０の分解能を設定可能（プログラマブル）であり、もって、変換速度、分解能、及び入力チャンネル数を可変としている。すなわち、制御信号発生回路４０、逐次変換レジスタ（ＳＡＲ）３４、ＤＡＣ５０、及び出力処理回路５には外部から動作モード設定信号８が与えられる。この動作モード設定信号８に応じて、制御信号発生回路４０は、スイッチ群１０内の各スイッチ開閉のタイミングを制御する信号４１、及びスイッチ群２０内の各スイッチ開閉のタイミングを制御する信号４２の設定を変えることにより信号経路を制御し、また、動作モード設定信号８に応じて、制御信号発生回路４０からの信号４３，４４が逐次変換レジスタ（ＳＡＲ）３４及び出力処理回路５に与えられ、ＤＡＣ５０内のＳＡＲ及び出力処理回路５の設定が変えられる。これらにより、Ａ／Ｄ変換器全体の特性が可変となっている。
【００１５】
なお、３５はＳＡＲ３４からＤＡＣ５０への入力ポート、４５はクロック信号、４６はリセット信号、５１はコンパレータ３からＳＡＲ３４へのデジタル入力、５２はＤＡＣ５０からコンパレータ３へのアナログ参照電圧出力、５３はＤＡＣ５０に与えるデジタル変換のための基準電圧Ｖrefである。
【００１６】
（ＰＡ／ＤＣの基本特性）
次に、ＰＡ／ＤＣの“基本特性”がどの様に決まるかを説明する。“基本特性”とは、構成したＰＡ／ＤＣにおいて、最大分解能を持つ逐次変換回路方式を実現した際の、チャンネル数並びに変換速度のことを指す。図１のブロック図を参照して説明する。ｎビットの分解能であるＤＡＣを持つＡ／Ｄ変換回路を構成すると、基本構成として、チャンネル数がｍチャンネル、最大分解能がｎビットである逐次変換回路方式のアナログ／デジタル変換器（以後Ａ／Ｄ変換器と記す）を構成することができる。
【００１７】
ここで、逐次変換回路方式とは、１個のコンパレータを用いてアナログ入力信号を逐次比較でデジタル信号に変換する方式を意味する。この逐次変換回路方式でｎビットの変換を行うのに必要な変換時間tc[s]は、一般に、コンパレータを用いて１ビットを確定する時間tb[s]と、Ｓ／Ｈ回路の動作時間ts[s]を用いると、tc=ts+n・tb[s]で表せる。従って、逐次変換回路方式における変換速度fs[sps: Sample Per Secの略]は、fs = 1/tc = 1/(ts+ n・tb)[sps]となる。
【００１８】
しかし、図１の様な回路方式で入力がｍチャンネルの逐次変換回路方式の変換器を構成した場合、コンパレータ１個に対して、２個のＳ／Ｈ回路を利用することが可能であり、２つのＳ／Ｈ回路でサンプルした信号を交互にコンパレータで変換する、いわゆるインターリーブ方式を実現することができる。従って、１個のＳ／Ｈ回路（Ｓ／Ｈ１）でサンプリングしたアナログ信号を変換する間、もう一方のＳ／Ｈ回路（Ｓ／Ｈ２）でアナログ信号をサンプリングすることで、変換時間の見積もりにＳ／Ｈ回路の動作時間を考慮する必要がなくなり、変換時間はコンパレータにおいてデータを変換する時間のみとなる。
【００１９】
かくして、図１の回路構成において、分解能が最大となる逐次変換回路方式を実現した際の、チャンネル数は回路に備わっているコンパレータの個数、分解能は回路に備わっているＤＡＣの最大分解能、変換速度は回路に備わっているコンパレータの動作時間で決定されることになる。従って、これらの値は回路の構成要素から一意に決まる値であり、これを回路の“基本特性”として与える。図１の場合の基本特性は、コンパレータ数がｍ[個]であることから、チャンネル数C0はC0=m[CH]、分解能n0はＤＡＣの最大分解能がｎ[bit]よりn0=n[bit]、また、コンパレータの動作時間をtb[s]とおいた場合、変換速度fsはfs=1/(n・tb)[sps]となる。
【００２０】
（Ａ／Ｄ変換器の特性可変に関して）
本実施例のＡ／Ｄ変換器は、外部からプログラムを用いて以下に示す関係式を満たすように、Ａ／Ｄ変換器の特性（チャンネル数、変換速度及び分解能）を可変できる。基本モードでのアナログ入力チャンネル数をC0、変換速度をf0、分解能をn0としたとき（C0 ，n0は正整数）、
（入力チャンネル数）×（変換速度）×（分解能）≦C0 ×f0 ×n0
（これを「関係式１」という）となるように、外部から動作モード設定信号８を与える。この動作モード設定信号８は、予めプログラムされたコンピュータから与えればよい。
【００２１】
本実施例のＡ／Ｄ変換器においては、コンパレータ３は、最大入力チャンネル数だけ備え、Ｓ／Ｈ回路２はコンパレータ数の２倍だけ備えている。そして、所望の入力チャンネル数と分解能とに応じて、詳細は後述するが、例えば、１つの入力チャンネル当り２個のＳ／Ｈ回路を第１のスイッチ群１０のスイッチ切り替えにより連続的に交互に用いてサンプリングするものとし、しかも各入力チャンネルからの入力に対して並列的にパイプライン方式で処理するものとする。
【００２２】
また、例えば、入力チャンネルからの入力が最大入力チャンネル数より少ないときに、１つの入力チャンネル当りデジタル信号出力ビット数だけのＳ／Ｈ回路を第１のスイッチ群１０のスイッチ切り替えにより入力チャンネル毎に交代で用いてサンプリングし、かつ、２個のコンパレータを第２のスイッチ群２０のスイッチ切り替えにより交互に用いて上位ビットと下位ビットとに分けて変換するといった、いわばインターリーブ方式で処理するものとする。
【００２３】
このような回路方式を用いることで、入力チャンネルが少なくなると変換速度は速くなり、その最大値は、コンパレータを１回用いて１ビット確定する時の時間（ｔｂ）の逆数程度となる。従って、変換速度は逐次比較方式に近似であるにも関わらず並列比較方式程度の速度を実現することが可能となる。また、入力信号は逐次変換方式と同様に入力部で１回のみサンプルするだけであるから、変換精度は逐次変換方式程度の精度を実現することが可能となる。さらに、入力チャンネルとＳ／Ｈ回路２との信号経路や、Ｓ／Ｈ回路２とコンパレータ３との信号経路などのスイッチを、外部からプログラミングで制御することにより、変換速度、変換精度及び入力チャンネル数を可変にすることができる。従って、幅広い分解能と変換速度、及びチャンネル数を可変にすることができるようになり、汎用性の高いＡ／Ｄ変換器が単一のＬＳＩで生産可能となる。
【００２４】
（関係式１の実現方法）
次に、上述した関係式１を満たすように特性可変できるＡ／Ｄ変換器の構成及び制御方法を説明する。以下では説明を簡単にするために、図２に示すように、Ａ／Ｄ変換器は、８個のアナログ入力チャンネル１０１、１６個のＳ／Ｈ回路１０２、８個の比較器１０３、出力処理回路１０５、デジタル出力端子１０６、最大分解能が８ビットであるＤＡＣ５０、入力チャンネル１０１とＳ／Ｈ回路１０２の信号経路を制御するスイッチ群１１０、Ｓ／Ｈ回路１０２と比較器１０３の信号経路を制御するスイッチ群１２０、及び制御信号発生回路４０で構成される。なお、以下に説明する制御方法は一般的な場合にも容易に拡張できる。
【００２５】
図１及び図２に示したように、本発明のＡ／Ｄ変換器は、Ｓ／Ｈ回路１０２（図２の番号で記す、以下同様）、コンパレータ１０３、逐次比較レジスタ（ＳＡＲ）３４、基準電圧を発生するデジタル・アナログ変換器（ＤＡＣ）５０、出力処理回路１０５に加え、入力チャンネル１０１とＳ／Ｈ回路１０２との信号経路を制御する第１のスイッチ群１１０、Ｓ／Ｈ回路１０２とコンパレータ１０３との信号経路を制御する第２のスイッチ群１２０、並びに第１のスイッチ群１１０、第２のスイッチ群１２０の各スイッチの開閉タイミング及びＳＡＲ３４の動作タイミングを制御する制御信号発生回路４０で構成されている。回路の特性（チャンネル数、分解能、変換速度）の可変は、制御信号発生回路４０、ＳＡＲ３４に外部からコンピュータなどを用いて動作モード設定信号８を与えて、スイッチ群の各スイッチの開閉タイミングやＳＡＲ３４の動作を切り換えることで行う。以後、スイッチ群の各スイッチの開閉タイミング制御で所望の特性を得る方法を説明し、その後、ＳＡＲ３４の動作制御の方法を説明する。
【００２６】
図３に第１及び第２のスイッチ群１１０、１２０の構成例を示す。図３（ａ）は、第１のスイッチ群の内、入力チャンネルCHnと各Ｓ／Ｈ回路とを接続を制御するスイッチ１１１を示す。図２の回路構成の場合、CH1からCH8まで全てのチャンネルにスイッチが付加されるので、第１のスイッチ群のスイッチの総数は、８×１６＝１２８個となる。また、図３（ｂ）は、第２のスイッチ群の内、コンパレータ３と各Ｓ／Ｈ回路２との接続を制御するスイッチ１２１を示す。図２の回路構成の場合、第２のスイッチ群のスイッチの総数も１２８個となる。
【００２７】
図４に逐次比較レジスタ（ＳＡＲ）３４の構成例を示す。一般的に、ＳＡＲは逐次変換回路方式に用いられており、ＳＡＲの出力をＤＡＣへ入力させて基準電圧を発生させる。ＳＡＲ（SAR1〜SAR16）は、まず、変換を開始する前にリセットされ、それまでにラッチしておいた値を初期化する。次に、リセットされたＳＡＲは、変換のスタートを知らせる信号を受け取ると、最上位ビットの比較に用いる基準電圧に相当するデジタル値を生成する。このデジタル信号をＤＡＣへ入力させて、最上位ビットの判定に用いる基準電圧として、フルスケールの半分の値を生成する。ＳＡＲは、生成した基準電圧とアナログ値との判定結果を用いて、次の基準電圧を生成するデジタル値を生成する。この動作を最下位ビットまで繰り返す。本発明では、このような動作原理に基づくSARを、複数個（この例では１６個）用いる。ただし、各SARとＤＡＣの入力の間にスイッチを置き、このスイッチの開閉を、制御信号を用いて制御し、ＤＡＣで生成する基準電圧の値を制御する。なお、ＳＡＲは、コンパレータ出力Ｄ１〜Ｄ８が入力されるスイッチ群と、各SAR1〜SAR16と、出力処理回路１０５への出力ＳＡ０１〜ＳＡ０１６と、各SAR1〜SAR16に対するタイミングコントロール回路と、ＤＡＣへの出力回路とから成る。
【００２８】
（図２の回路の基本特性）
図２に示した回路構成における基本特性を求める。前述したように、回路の基本特性は、回路に備わるコンパレータの個数と動作時間及び、ＤＡＣの最大分解能から求まる。図２の構成では、回路に備わるコンパレータの数は８個、ＤＡＣの最大分解能は８[bit]である。また、コンパレータの動作時間は、本説明においては全てtb[s]とする。このとき、図２における回路の基本特性は、８[CH]、８[bit]及び1/(8・tb)[sps]となる。これと関係式１を用いて、回路の特性を求めることができる。
【数１】
【００２９】
【表１】
上記のように構成されたＡ／Ｄ変換器においては、基本モードとして、アナログ入力が８チャンネル、分解能が８ビットである逐次比較Ａ／Ｄ変換器を構成することができる。このときの変換速度fsは、逐次比較において１ビットを確定する時間tbを用いるとfs=1/(8tb)となる。このとき、上述した関係式１は以下となる。
C×fs×n＝8×1/(8tb)×8=8/ tb
【００３１】
（回路特性の可変）
以降では、表１にある特性値を実現する方法、特にスイッチの制御方法について、チャンネル数が８CH、１CH並びに６CHの場合を例にして具体的に説明する。
【００３２】
（チャンネル数８CHの場合）
始めに、アナログ入力が８チャンネルのＡ／Ｄ変換器の設定方法から説明する。図５はアナログ入力が８チャンネルであるＡ／Ｄ変換器を示す。ここに、１６個のＳ／Ｈ回路は、Ｓ／Ｈ１からＳ／Ｈ１６として示し、８個の比較器は、Cmp1〜Cmp8として示している。外部から動作モード設定信号８を用いて、図示の第１のスイッチ群２００及び第２のスイッチ群２０１以外はすべて開放するように制御信号４１、４２を設定する。この様な信号経路を設定すると、８個の逐次変換回路を実現することができる。さらに、外部から加えるクロック４５に同期して図６に示すタイミングで、第１及び第２のスイッチ群２００、２０１（図６の上半分及び下半分が対応、以下同様）を開閉するように制御信号４１、４２を設定する。これにより、分解能８ビット、変換速度1/(8tb)を実現することができる。なお、第１のスイッチ群２００は、各１チャンネルを各２つのＳ／Ｈ回路に切り換え接続する各２つのスイッチを有し、CH1S1、CH1S2、CH2S3、CH2S4、…CH8S16から成る。第２のスイッチ群２０１は、各チャンネルに対応した各２つのＳ／Ｈ回路を各１つの比較器に切り換え接続するスイッチを有し、スイッチS1C1、S2C1、S3C2、S4C2、…S16C8から成る。
【００３３】
上記設定において、８ビットの変換を行う際の変換手順を、CH1に入力したアナログ信号を変換する場合を例にして説明する。ある時刻に、スイッチCH1S1を閉じてCH1とＳ／Ｈ回路Ｓ／Ｈ１とを接続する。その後、CH1S1を開放すれば、Ｓ／Ｈ１で信号がサンプリングされる。以降の説明においても、信号のサンプルは第１のスイッチ群のスイッチがONからOFFへ切り替わるときにされるとする。信号がサンプリングされた後、コンパレータにつながるスイッチS1C1を閉じてＳ／Ｈ１とコンパレータCmp1を接続する。Ｓ／Ｈ１とコンパレータCmp1を接続すると同時に、ＤＡＣで生成した最上位ビットの判定を行う基準電圧をコンパレータに入力して、最上位ビットの変換を行う。その後、コンパレータCmp1において、最下位ビットまで逐次比較を行い、８ビットのデジタル値に変換する。また、Ｓ／Ｈ1でサンプルしたアナログ信号の変換を行う間に、CH1S2を閉じてCH1とＳ／Ｈ2を接続し、Ｓ／Ｈ1でサンプルしてから8・tb秒後にCH1S2を開放しアナログ信号をサンプリングする。そして、Ｓ／Ｈ１のサンプリング値の変換が終了して、Ｓ／Ｈ1とコンパレータCmp1との接続を切ると同時に、Ｓ／Ｈ2とCmp1とを接続して、Ｓ／Ｈ1の場合と同様に逐次比較を行う。図６に、上記の８ビット、８チャンネルの作業手順を行うための各スイッチの開閉タイミングを示す。この様にスイッチの開閉タイミングを制御すると、８CH、８ビット、1/(8・tb)spsの逐次変換回路を実現することができる。
【００３４】
上述では、スイッチの開閉タイミングを説明したが、各変換における基準電圧は、各SARを用いて生成する。まず、Ｓ／Ｈ1の信号値の変換にSAR1を用いるとする。変換開始前に、SAR1とＤＡＣの入力ポートC[8..1]DT[8..1]の内、Cmp1への出力（Ａ１）につながるポートC1DT[8..1]とを接続する。Ｓ／Ｈ1の変換が終了すると、この接続を絶ち、これと同時にSAR2とC1DT[8..1]の入力とを接続して、Cmp1に新たな基準電圧を発生させる。これを繰り返して、変換を行う。分解能が６ビット及び４ビットの場合も、同様に上記の手順を行う。異なるのは、Ｓ／Ｈ回路におけるサンプリング間隔と、コンパレータにおける変換の回数だけである。図７には４ビット、８チャンネルの作業手順を行うための各スイッチの開閉タイミングを示す。
【００３５】
（チャンネル数１CHの場合）
次に、アナログ入力が１CHの変換器の場合について説明する。この場合の信号経路の例を図８に示す。同図において、第１のスイッチ群４００は、CH1S1、CH1S2、CH1S3、…CH1S16の各スイッチから成り、第２のスイッチ群４０１は、Ｓ／Ｈ１〜Ｓ／Ｈ１６に対応してS1C1、S2C2、S3C3、…S16C8の各スイッチから成る。これら各スイッチのスイッチタイミングを後述の図９に示している。この構成例を用いたアナログ・デジタル変換は、以下の２通りの変換原理のいずれかを用いて行う。
▲１▼パイプライン型
▲２▼逐次変換回路のインターリーブ
【００３６】
ここで、これらの変換原理を簡単に説明する。パイプライン型の変換器では、１ビット分解能を持つ変換器を分解能分だけ用意し、それをパイプライン化することにより変換を行う。従って、この変換器では、上位ビットから順に下位ビットまで１ビットずつ、各変換器で変換を行う。よって、空いた１ビット変換器に新たなアナログ信号を入力することが可能となり、変換速度は向上する。このパイプライン変換器に利用する１ビット変換器は通常、コンパレータ、１ビットＤＡＣ、減算器並びにＳ／Ｈ機能を持つ誤差アンプで構成される。この１ビット変換器における作業は以下の様になる。まず、入力した信号と基準電圧との比較をコンパレータにて行う。そして、この変換結果をＤＡＣに入力し、その出力結果を入力信号から差し引き、これを誤差アンプで２倍にして、次の１ビット変換器に受け渡す。この方法では、各１ビット変換器で利用する基準電圧は固定し、入力したアナログ信号と基準電圧との差を取り、その差を増幅して次段に受け渡し、変換を行っていく。
【００３７】
本発明のＡ／Ｄ変換器においては、Ｓ／Ｈ回路とコンパレータとの接続を切り換えて、各コンパレータにおいて、ＤＡＣで発生させた基準電圧と比較して変換する。ＤＡＣで発生させる基準電圧は、前段までの比較結果を基に生成された値となる。ここに、入力するアナログ信号は一定のままで基準電圧が変化する、いわゆる逐次比較を行う。
【００３８】
この変換原理を実現するには、図９に示したような開閉タイミングでスイッチの開閉を制御する。まず、ある時刻においてCH1S1を閉じて、その後、CH1S1を開放してＳ／Ｈ1で信号をサンプリングする。その後、Cmp1とＳ／Ｈ1とを接続して１ビット分変換する。これが終了した後、Cmp1との接続を断ち、Cmp2と接続し、２ビット目の変換を行う。この作業を最下位ビットまで繰り返して、８ビットの変換を行う。
【００３９】
次に、ＳＡＲの制御について説明する。ＳＡＲの構成については図４に示した通りである。まず、Ｓ／Ｈ1の変換を開始する前に、SAR1とＤＡＣの入力ポートC1DT[8..1]とを接続する。これにより、最上位ビットの判定に用いる基準電圧を発生し、Cmp1に入力させる。この判定結果をSAR1に入力させる前に、C1DT[8..1]との接続を切り、ポートC2DT[8..1]と接続する。その後、Cmp1の判定結果をSAR1へ入力して、Cmp2へ第２ビットの判定に利用する基準電圧を出力させる。これを、最下位ビットまで繰り返す。こうして、パイプライン型の変換器を構成することができる。
【００４０】
次に、もう一つの方法であるインターリーブ方式について説明する。このインターリーブ方式では、複数個の逐次変換器を用意して、これを並列接続にして変換速度を向上させることができる。分解能に等しい個数の逐次変換器を用意すれば、パイプラインと同程度の変換速度を得ることが原理的に可能となる。よって、上述した８CHの場合と同様の接続を行って、８個の逐次変換器を構成する。８CHの場合とは、入力チャンネルとＳ／Ｈ回路とを接続するスイッチだけが異なる。変換手順は８CHの場合と同様に行うので、詳細説明は省略する。
【００４１】
（チャンネル数６CHの場合）
８CHや１CH以外のCH数における変換は、上記２つの場合より、少々動作が複雑となる。この場合の変換原理は、直並列型の変換器の変換原理を応用している。直並列型の変換器は、並列比較変換器を直列に接続して、例えば分解能がk=m+nビットの変換を行う場合、上位mビットと下位nビットの変換に分けて変換を行う。直並列型の変換器の場合は、並列比較型変換器を用いるが、本発明においては逐次変換回路を直列に接続して、変換を行う。以降では、６CHの場合の変換について、変換原理を説明する。
【００４２】
（６CH、８ビットの場合）
６CH、８ビットの場合、表１に従うと変換速度は1/(6・tb)[sps]となる。これまでに示したように、本発明に係るＡ／Ｄ変換器の変換速度は、１つのコンパレータを用いて変換を行うビット数の最大値に比例する。従って、この場合においては、１つのコンパレータで行う変換は最大６ビットまでとなる。よって、入力が６CH、分解能が８ビットである変換器の場合は、上位６ビットの変換を行う逐次変換回路と、残り２ビットの変換を行う変換回路を直列に接続させるように、スイッチの開閉により変換器を構成する。図１０は、６CH、８ビットの場合のＡ／Ｄ変換器の信号経路を示す。
【００４３】
同図において、例えば、ある時刻にCH1に入力されたアナログ信号をＳ／Ｈ1でサンプリングし、それをCmp1に移し、変換を始めたとする。このとき、上位６ビットの変換をこのCmp1で行い、残り２ビット分を他のコンパレータで行う。そうすれば、コンパレータCmp1は、6・tb秒毎に開放されるので、新たにアナログ信号を入力して変換することが可能となり、６CH、８ビットの変換器を構成することができる。このような変換原理を実現するために、図１１に示したタイミングで各スイッチを開閉制御する。なお、図１１における上半分及び下半分のスイッチは（一部のみを示している）、図１０の第１及び第２のスイッチ群４００、４０１の各スイッチに上から順に対応している。
【００４４】
上記のスイッチ開閉制御により、ある時刻にCH1とＳ／Ｈ1とを接続し信号をサンプルする。その後、これをコンパレータCmp1に移して、上位６ビットの変換を行う。この変換が終了した後に、コンパレータCmp4に移して、残り２ビットの変換を行う。また、Ｓ／Ｈ1で信号をサンプルしてから、6・tb後に、Ｓ／Ｈ2で信号をサンプルし、Ｓ／Ｈ1の信号の上位６ビット変換が終了した後に、Ｓ／Ｈ2の信号の変換を開始する。これを繰り返して、CH1に入力した信号の変換を行う。
【００４５】
さて、６CHの場合は、上位ビットの変換に利用するコンパレータは６つ必要であるが、下位ビットの変換に関しては、残り２つのコンパレータを共有する。例えば、CH1からCH3のアナログ信号に関しては、上位ビットの変換は、それぞれCmp1からCmp3のコンパレータでそれぞれ行い、残り２ビットの変換をCmp4で行う。このとき、Cmp4においては、まず、CH1の変換を行い、その後CH2、CH3と順番に変換を行うように設定する。
【００４６】
次に、ＳＡＲの制御方法を説明する。まず、変換開始前にSAR1をC1DT[8..1]に接続して、変換を始める。その後、上位６ビットの変換が終了する前にSAR1とC1DT[8..1]との接続を切り、C4DT[8..1]とを接続する。そして、残り２ビットの変換を行う。先に述べたように、６CHの場合は、残り２ビットの変換に関しては、同じコンパレータを共有して、変換を行う。従って、CH1の変換を行っている間は、CH2及びCH3に利用しているSARの値はそのまま保持しておき、それぞれの変換タームが来たときに、新たにラッチを開始するように、クロックを入力する。こうして、６CH、８ビットの場合の変換を行うことができる。
【００４７】
（６CH、６ビットの場合）
次に、６CH、６ビットの場合について説明する。この場合のＡ／Ｄ変換器の変換速度は1/(4.5・tb)[sps]である。従って、１つのコンパレータにおいて変換できる最大ビット数は4.5ビットとなる。しかし、このような端数を持つビット数の変換を行うことはできない。これを解決する方法として、１つのコンパレータにおいて４ビット変換を行い、残り２ビットを他のコンパレータで行うタームと、５ビット変換を行った後に、残り１ビットの変換を行うターム、とを交互に行うようにする。こうすると、２つのタームを１セットと見なせば、形式上、4.5ビット変換を行うように振る舞う。図１２にあるタイミングで、各スイッチを開閉すると、このような変換原理を実現することができる。
【００４８】
今まで説明してきたいずれの場合も、第１及び第２のスイッチ群のタイミングクロックは同じ周期としていた。しかし、６ビットの場合は、第１のスイッチ群のクロックは、周期が第２のスイッチ群の半分のものを用いる。これはサンプリング間隔（変換速度の逆数）が変換時間の整数倍ではなく、半整数を含んでいるためである。一般に、表１の中で、サンプリング間隔が変換時間の半整数の場合は、第１のスイッチ群のクロックは第２のスイッチ群のクロック周期の半分の周期を持つものを利用する。
【００４９】
ＳＡＲの制御方法は、８ビットの場合と同様に行う。異なるのは、ＤＡＣのポートとの接続するタイミングだけである。例えば、上位４ビットをCmp1で行い、下位２ビットの変換をCmp4で行う場合、まず、C1DT[8..1]と接続して、４ビット目の判定が終わる前にC4DT[8..1]と接続し、その後、判定結果を入力して５ビット目の基準電位をCmp4に出力させる。これは、５ビット＋１ビットの場合も同様である。図１０に示した６チャンネルの場合の第１及び第２のスイッチ群４００,４０１は、図１３に示されるように開閉される。ここでは、入力チャンネル（１〜６）とＳ／Ｈ回路ｉ（１〜４,５〜８）とコンパレータCmp1〜Cmp8との接続関係を示している。Ｓ／Ｈ回路ｉ（９〜１６）についても同様である。
【００５０】
（その他のチャンネル数の場合）
その他のチャンネル数の場合も、６CHの場合と同様に、上位ビットの変換と下位ビットの変換に分けて変換を行い、下位ビットの変換は空いているコンパレータで変換する。例えば、４ビットの場合は、Cmp1からCmp4を上位ビットの変換に割り当て、Cmp5からCmp8を下位ビットの変換に割り当てる、といった変換方法を取って実現させる。
なお、本発明は、上記実施例の構成に限られることなく、発明の趣旨を変更しない範囲で種々の変形が可能である。
【００５１】
【発明の効果】
以上説明したように本発明のプログラマブル・アナログ・デジタル変換器によれば、外部からプログラムを用いて、幅広い分解能と変換速度、及びチャンネル数を可変にすることができるようになり、汎用性の高いＡ／Ｄ変換器が単一のＬＳＩで生産可能となる。従って、これまでのＡ／Ｄ変換器が抱えていた、多品種生産という問題を解消することができ、Ａ／Ｄ変換器の低価格化を実現可能となる。また、単一のＬＳＩで幅広い領域をカバーし得るので、インタフェースの小型化も可能となる。
【００５２】
また、本発明のプログラマブル・アナログ・デジタル変換器をアナログインタフェースに搭載した場合、小型で低価格の高機能アナログインタフェースが得られ、計測・制御ボード、医療用システムや無線通信領域などに広く利用可能である。産業上において、あるシステムを開発する際に、汎用性の高いチップを用いれば、設計、製造及び調整コストを低く抑えて開発することが可能となり、価格競争力の高い製品を開発することが可能となる。また、計測器の応用例としては、小型で高機能なポータブル計測器の開発などが可能となる。医療面に関しては、低コストで高精度の心電図といった診断用計測器やペースメーカーの開発が可能となる。さらに、通信領域においては、数ｋHz帯域から数１０MHz帯域までの幅広い帯域をカバーすることができる小型の通信システムを開発することが可能となる。
【図面の簡単な説明】
【図１】 本発明の実施例によるＡ／Ｄ変換器の構成図。
【図２】 本発明の実施例による８個のアナログ入力チャンネル、最大分解能が８ビットとなるＡ／Ｄ変換器の構成図。
【図３】 （ａ）（ｂ）はスイッチ群を構成するスイッチの構成図。
【図４】 ＳＡＲの構成図。
【図５】 アナログ入力が８チャンネルであるＡ／Ｄ変換器の構成図。
【図６】 アナログ入力８チャンネル、８ビット出力の変換手順のタイミングチャート。
【図７】 アナログ入力８チャンネル、４ビット出力の変換手順のタイミングチャート。
【図８】 アナログ入力が１チャンネルであるＡ／Ｄ変換器の構成図。
【図９】 アナログ入力１チャンネル、８ビット出力の変換手順のタイミングチャート。
【図１０】 アナログ入力が６チャンネルであるＡ／Ｄ変換器の構成図。
【図１１】 アナログ入力６チャンネル、８ビット出力の変換手順のタイミングチャート。
【図１２】 ６チャンネル、６ビット出力の変換手順のタイミングチャート。
【図１３】 図１０の構成における第１及び第２スイッチ群の構成図。
【符号の説明】
１ アナログ信号入力チャンネル
２ サンプル／ホールド回路（Ｓ／Ｈ回路）
３ 比較器（コンパレータ）
５ 出力処理回路
６ デジタル信号出力チャンネル
８ 動作モード設定信号
１０ 第１のスイッチ群
２０ 第２のスイッチ群
３４ 逐次比較レジスタ（ＳＡＲ）
４０ 制御信号発生回路（スイッチ制御部及びタイミング制御部）
５０ デジタル・アナログ変換器（ＤＡＣ）
Claims (1)
- 複数個のアナログ信号入力チャンネルと、
複数個のサンプル／ホールド回路（以下Ｓ／Ｈ回路と記す）と、
複数個の比較器（以下コンパレータと記す）と、
前記複数個のアナログ信号入力チャンネルとＳ／Ｈ回路を接続する第１のスイッチ群と、
前記第１のスイッチ群とは異なる、前記Ｓ／Ｈ回路とコンパレータを接続する第２のスイッチ群と、
これら第１及び第２のスイッチ群の各スイッチの開閉を制御するためのスイッチ制御部と、
前記コンパレータに逐次比較のための参照電圧を出力するためのデジタル・アナログ変換器（以下ＤＡＣと記す）と、
前記コンパレータでの比較結果を蓄えて前記ＤＡＣに出力するための逐次比較レジスタ（以下ＳＡＲと記す）と、
前記ＳＡＲにおいて蓄えたコンパレータでの比較結果を入力しパラレル又はシリアルでデジタル値を出力する出力処理回路と、
前記スイッチ制御部、ＳＡＲ及び出力処理回路の動作タイミングを制御するタイミング制御部とを備え、
外部からの動作モード設定信号を、前記タイミング制御部、ＳＡＲ及び出力処理回路に与えることにより、これら各部の動作を決定して、前記外部からの動作モード設定信号に応じて、変換速度、分解能及び入力チャンネル数を任意に可変とされ、
C0 ［個］のアナログ入力チャンネル、 f0 ［サンプル／秒］の変換速度、 n0 ［ｂｉｔ］の分解能を備えさせたとき、
（入力チャンネル数）×（変換速度）×（分解能）≦ C0 × f0 × n0 となる範囲で、入力チャンネル数、変換速度及び分解能が可変であり、
前記Ｓ／Ｈ回路の数はコンパレータの数の少なくとも２倍備えており、１つの入力チャンネル当り少なくとも２個のＳ／Ｈ回路を第１のスイッチ群のスイッチ切り替えにより連続的に交互に用いてサンプリングし、
少なくとも２個のコンパレータを第２のスイッチ群のスイッチ切り替えにより交互に用いて上位ビットと下位ビットとに分けて変換することを特徴とするアナログ・デジタル変換器。
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