JPWO2008032694A1 - Ａｄ変換器およびａｄ変換方法 - Google Patents

Abstract

アナログ入力信号をデジタル化したデジタル出力信号を出力するＡＤ変換器であって、前記デジタル出力信号の上位ビットから下位ビットへと順番に変換対象ビットを選択するビット選択部と、変換対象ビットの０および１の境界値を表す閾値データを、変換対象ビットより上位のビットの決定済みの値に基づいて決定する閾値制御部と、閾値データをＤＡ変換してアナログ閾値を生成するＤＡ変換部と、変換対象ビットの値を決定する変換期間中における異なる複数のタイミングで、アナログ入力信号とアナログ閾値とを比較し、それぞれのタイミングにおいて比較された複数の比較結果を出力する比較部と、複数の比較結果に基づき変換対象ビットの値を決定するビット決定部とを備えるＡＤ変換器を提供する。

Description

本発明は、ＡＤ変換器およびＡＤ変換方法に関する。特に本発明は、アナログ入力信号をデジタル化したデジタル出力信号を出力するＡＤ変換器およびＡＤ変換方法に関する。本出願は、下記の米国出願に関連する。文献の参照による組み込みが認められる指定国については、下記の出願に記載された内容を参照により本出願に組み込み、本出願の一部とする。
１．米国特許出願 １１／５２０４３６ 出願日 ２００６年９月１３日

ＡＤ変換器は、アナログ信号をデジタル信号に変換する。ＡＤ変換器は、１クロックで１ビットずつ量子化するシングルビット方式、および、１クロックで複数ビットを量子化する多ビット方式に分類される。シングルビット方式のＡＤ変換器として、例えば逐次比較型ＡＤ変換器（例えば、非特許文献１、２、３参照。）およびΔΣ型ＡＤ変換器が知られている。多ビット方式のＡＤ変換器として、例えばフラッシュ型ＡＤ変換器が知られている。
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ところで、ＡＤ変換器は、入力信号に瞬時的に大きな雑音が含まれた結果、誤った結果を出力する場合ある。特に、逐次比較型のＡＤ変換器は、上位ビットから順次に値を決定するので、上位ビットで比較結果に誤りが生じると、大きな誤差を含んだデータ値を出力してしまう。

このような問題を解決するために、入力段に容量の大きいローパスフィルタを設け、瞬時的に大きな雑音を除去することも考えられる。しかしながら、このようなローパスフィルタを備えるＡＤ変換器は、セトリングが遅くなり、この結果、変換期間が長くなる。

そこで本発明の１つの側面においては、上記の課題を解決することのできるＡＤ変換器およびＡＤ変換方法を提供することを目的とする。この目的は請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。

即ち、本発明の第１の形態によると、アナログ入力信号をデジタル化したデジタル出力信号を出力するＡＤ変換器であって、デジタル出力信号の上位ビットから下位ビットへと順番に変換対象ビットを選択するビット選択部と、変換対象ビットの０および１の境界値を表す閾値データを、変換対象ビットより上位のビットの決定済みの値に基づいて決定する閾値制御部と、閾値データをＤＡ変換してアナログ閾値を生成するＤＡ変換部と、変換対象ビットの値を決定する変換期間中における異なる複数のタイミングで、アナログ入力信号とアナログ閾値とを比較し、それぞれのタイミングにおいて比較された複数の比較結果を出力する比較部と、複数の比較結果に基づき変換対象ビットの値を決定するビット決定部とを備えるＡＤ変換器を提供する。

本発明の第２の形態によると、アナログ入力信号をデジタル化したデジタル出力信号を出力するＡＤ変換器であって、アナログ入力信号と、指定されたデジタルの閾値データに応じたアナログ閾値とをそれぞれ比較する複数の比較器と、複数の比較器に互いに異なる閾値データを供給して得られた複数の比較結果に基づいて、デジタル出力信号における予め定められたビット数分の上位フィールドに対応するデータ値を絞り込む上位フィールド決定部と、上位フィールドより下位側の予め定められたビット数分の下位フィールドに対応するデータ値の複数の候補値を、複数の比較器を用いて算出する下位フィールド算出部と、複数の候補値に基づいて、下位フィールドに対応するデータ値を決定する下位フィールド決定部と、下位フィールドに対応するデータ値の複数の候補値を算出する場合において、複数の比較器のうちの第１の比較器を１ビット分の値を決定する変換期間中における第１タイミングにおいてアナログ入力信号とアナログ閾値とを比較させ、複数の比較器のうちの第２の比較器を当該変換期間中における第１タイミングとは異なる第２タイミングにおいてアナログ入力信号とアナログ閾値とを比較させるタイミング制御部とを備えるＡＤ変換器を提供する。

本発明の第３の形態によると、アナログ入力信号をデジタル化したデジタル出力信号を出力するＡＤ変換方法であって、デジタル出力信号の上位ビットから下位ビットへと順番に変換対象ビットを選択し、変換対象ビットの０および１の境界値を表す閾値データを、変換対象ビットより上位のビットの決定済みの値に基づいて決定し、閾値データをＤＡ変換してアナログ閾値を生成し、変換対象ビットの値を決定する変換期間中における異なる複数のタイミングで、アナログ入力信号とアナログ閾値とを比較し、それぞれのタイミングにおいて比較された複数の比較結果を出力し、複数の比較結果に基づき変換対象ビットの値を決定するＡＤ変換方法を提供する。

本発明の第４の形態によると、アナログ入力信号をデジタル化したデジタル出力信号を出力するＡＤ変換方法であって、アナログ入力信号と、指定されたデジタルの閾値データに応じたアナログ閾値とをそれぞれ比較する複数の比較器に、互いに異なる閾値データを供給して得られた複数の比較結果に基づいて、デジタル出力信号における予め定められたビット数分の上位フィールドに対応するデータ値を絞り込み、上位フィールドより下位側の予め定められたビット数分の下位フィールドに対応するデータ値の複数の候補値を、複数の比較器を用いて算出し、複数の候補値に基づいて、下位フィールドに対応するデータ値を決定し、下位フィールドに対応するデータ値の複数の候補値を算出する場合において、複数の比較器のうちの第１の比較器を１ビット分の値を決定する変換期間中における第１タイミングにおいてアナログ入力信号とアナログ閾値とを比較させ、複数の比較器のうちの第２の比較器を当該変換期間中における第１タイミングとは異なる第２タイミングにおいてアナログ入力信号とアナログ閾値とを比較させるＡＤ変換方法を提供する。

なお上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションも又発明となりうる。

図１は、本発明の実施形態に係るＡＤ変換器１０の構成を示す。 図２は、本発明の実施形態に係るＡＤ変換器１０によるアナログデジタル変換ビット決定部２６を示す。 図３は、本発明の実施形態に係るＡＤ変換器１０によるアナログデジタル変換処理のタイミングチャートの一例を示す。 図４は、本発明の実施形態に係る比較部２４に入力するアナログ入力信号と雑音の分布および複数の比較タイミングの一例を示す。 図５は、本発明の実施形態に係る比較部２４に入力されるアナログ入力信号をローパルフィルタリングした波形の一例およびローパスフィルタリングしていないアナログ入力信号の波形の一例を示す。 図６は、本発明の実施形態の第１変形例に係る電荷再配分型ＤＡ変換器４０の構成を比較部２４とともに示す。 図７は、本発明の実施形態の第２変形例に係るＡＤ変換器１０の構成を示す。 図８は、本発明の実施形態の第３変形例に係るＡＤ変換器１０の構成を示す。 図９は、第３変形例に係るＡＤ変換器１０によるアナログデジタル処理の各段階を示す。 図１０は、上位フィールド決定段階（Ｓ２）において、複数の比較器１４に対して多ビット変換処理を実行させ、下位フィールド決定段階（Ｓ３）において、複数の比較器１４のそれぞれに対して逐次比較処理を実行させた場合における、ＡＤ変換器１０による変換処理の一例を示す。 図１１は、本発明の実施形態に係るコンピュータ１９００のハードウェア構成の一例を示す。

以下、発明の実施の形態を通じて本発明の一側面を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではなく、又実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

図１は、本実施形態に係るＡＤ（ＡＮＡＬＯＧ ＴＯ ＤＩＧＩＴＡＬ）変換器１０の構成を示す。ＡＤ変換器１０は、逐次比較型のＡＤ変換器であって、アナログ入力信号をデジタル化したデジタル出力信号を出力する。本実施形態において、ＡＤ変換器１０は、所定の変換周期（ＡＤ変換周期）毎にアナログ入力信号の電圧値Ｖ_ＩＮをｍビットのデジタル出力信号に変換する。なお、ｍは、２以上の整数である。

ＡＤ変換器１０は、サンプルホールド部１２と、ビット選択部１８と、閾値制御部２０と、ＤＡ変換部２２と、比較部２４と、ビット決定部２６と、記憶部２８と、タイミング制御部３０と、シーケンサ３２とを備える。サンプルホールド部１２は、アナログ入力信号をサンプルし、サンプルしたアナログ入力信号をホールドする。サンプルホールド部１２は、一例として、アナログ入力信号の電圧値Ｖ_ＩＮをコンデンサによってサンプルし、電圧値Ｖ_ＩＮを一定期間ホールドしてよい。

ビット選択部１８は、デジタル出力信号の上位ビットから下位ビットへと順番に変換対象ビットを選択する。ビット選択部１８は、一例として、サンプリングクロックのタイミング毎に、最上位ビットから最下位ビットへと１ビットずつ順番に変換対象ビットを選択してよい。また、ビット選択部１８は、最上位ビットから所定数ビットを除くビットフィールド内において、上位ビットから下位ビットへと順番に変換対象ビットを選択してもよい。この場合において、最上位ビットから所定数ビットについては、例えばフラッシュ型等の他のＡＤ変換器によりＡＤ変換が行われてよい。

閾値制御部２０は、変換対象ビットの０および１の境界値を表す閾値データを、変換対象ビットより上位のビットの決定済みの値に基づいて決定する。すなわち、閾値制御部２０は、デジタル出力信号における変換対象ビットの値が０となるアナログ入力信号の範囲と、変換対象ビットの値が１となるアナログ入力信号の範囲との間の境界値を表す閾値データを、記憶部２８に記憶された決定済みの値に基づいて決定する。

閾値制御部２０は、一例として、デジタル出力信号の上位ビットから順次に値を決定していった場合において、値が未決定のビットフィールドが取り得る範囲における中間値を表すデータ値を、閾値データとしてよい。例えば、閾値制御部２０は、閾値データのビット数をデジタル出力信号のビット数（例えばｍビット）と同一とする。そして、閾値制御部２０は、変換対象ビットに対応する桁より上位のビットを決定済みの値と同一とし、変換対象ビットに対応する桁のビットを１とし、変換対象ビットに対応する桁より下位のビットを０とした閾値データを出力してよい。

ＤＡ変換部２２は、閾値データをＤＡ変換してアナログ閾値を生成する。本実施形態において、ＤＡ変換部２２は、少なくともデジタル出力信号のビット数（ｍビット）の分解能を有し、基準電圧Ｖｒｅｆおよびグランド（または基準電圧Ｖｒｅｆおよびマイナス側の基準電圧−Ｖｒｅｆ）が基準電位として与えられる。これにより、ＤＡ変換部２２は、ｍビットで表された閾値データをＤＡ変換することにより、デジタル出力信号が取り得る各データ値に対応する範囲の境界に一致するアナログ閾値を出力することができる。

比較部２４は、変換対象ビットの値を決定する変換期間中における異なる複数のタイミングで、アナログ入力信号とアナログ閾値とを比較し、それぞれのタイミングにおいて比較された複数の比較結果を出力する。比較部２４は、一例として、複数のコンパレータ５０を有する。複数のコンパレータ５０は、それぞれがアナログ入力信号とアナログ閾値とを比較する。複数のコンパレータ５０のそれぞれは、一例として、アナログ入力信号がアナログ閾値以上である比較結果を生じた場合にはＬ論理（０）を出力し、アナログ入力信号がアナログ閾値未満である比較結果を生じた場合にはＨ論理（１）を出力する。

さらに、複数のコンパレータ５０のうちの第１のコンパレータ５０−１は、変換対象ビットの値を決定する変換期間中における第１タイミングにおいてアナログ入力信号とアナログ閾値と比較する。また、複数のコンパレータ５０のうちの第２のコンパレータ５０−２は、当該変換対象ビットの値を決定する変換期間中における第１タイミングとは異なる第２タイミングにおいてアナログ入力信号とアナログ閾値と比較する。これにより、複数のコンパレータ５０は、変換対象ビットの値を決定する変換期間中における異なる複数のタイミングでアナログ入力信号とアナログ閾値とを比較し、それぞれのタイミングにおいて比較された複数の比較結果を出力することができる。

本実施形態において、比較部２４は、ｎ個のコンパレータ５０（第１コンパレータ５０−１〜第ｎコンパレータ５０−ｎ）を有する。ここで、ｎは２以上の整数である。ｎ個のコンパレータ５０−１〜５０−ｎは、それぞれが、変換対象ビットの値を決定する変換期間中における互いに異なるタイミングにおいて、アナログ入力信号とアナログ閾値とを比較する。ｎ個のコンパレータ５０−１〜５０−ｎは、一例として、サンプリングクロックの周期以下の間隔で互いの比較タイミングがずれていてよい。これにより、本実施形態において、比較部２４は、変換対象ビットの値を決定する変換期間中における異なるｎ個のタイミングにおいて比較されたｎ個の比較結果を出力することができる。また、本実施形態において、ｎ個のコンパレータ５０−１〜５０−ｎは、アナログ入力信号の電圧値Ｖ_ＩＮとアナログ閾値として供給された電圧値とを比較する。

ビット決定部２６は、比較部２４から出力された複数の比較結果に基づき変換対象ビットの値（０または１）を決定する。ビット決定部２６は、一例として、複数の比較結果を多数決して、変換対象ビットの値を決定してよい。そして、ビット決定部２６は、決定した変換対象ビットの値を順次に記憶部２８に格納する。本実施形態において、ビット決定部２６は、比較部２４が有するｎ個のコンパレータ５０のうちの誤差の小さいｋ個（ｋは２以上ｎ以下の整数）のコンパレータ５０の比較結果に基づいて変換対象ビットの値を決定してもよい。

記憶部２８は、ビット決定部２６により決定されたデジタル出力信号のデータ値を記憶する。そして、記憶部２８は、一例として、ＡＤ変換周期毎に決定されたデジタル出力信号のデータ値を順次に出力してよい。

タイミング制御部３０は、複数（本実施形態においてｎ個）のコンパレータ５０のそれぞれに対してストローブ信号を供給し、複数のコンパレータ５０のそれぞれにおけるアナログ入力信号とアナログ閾値との比較のタイミングを制御する。より詳細には、タイミング制御部３０は、複数のコンパレータ５０のうちの第１のコンパレータ５０を変換対象ビットの値を決定する変換期間中における第１タイミングにおいて比較させる。そして、タイミング制御部３０は、複数のコンパレータ５０のうちの第２のコンパレータ５０を当該変換期間中における第１タイミングとは異なる第２タイミングにおいて比較させる。

タイミング制御部３０は、一例として、１ビット分の変換期間を定めるサンプリングクロックを、当該サンプリングクロックの１周期未満の遅延量の遅延素子により遅延することにより、第１比較タイミングを指定する第１ストローブ信号および第２比較タイミングを指定する第２ストローブ信号を生成してよい。この場合において、第１のコンパレータ５０−１は、第１ストローブ信号によりアナログ入力信号とアナログ閾値とを比較する。また、第２のコンパレータ５０−２は、第２ストローブ信号によりアナログ入力信号とアナログ閾値とを比較する。これにより、タイミング制御部３０によれば、１ビット分の変換期間を定めるサンプリングクロックの周期以下の間隔でタイミングがずれた複数のストローブ信号を生成することができる。また、タイミング制御部３０は、サンプリングクロックの周期以下の間隔で互いの比較タイミングがずれた第１から第ｎのストローブ信号を、ｎ個のコンパレータ５０に並列に供給してもよい。

シーケンサ３２は、当該ＡＤ変換器１０の全体の動作制御をする。シーケンサ３２は、一例として、ビット選択部１８、閾値制御部２０、ＤＡ変換部２２等の動作タイミングの制御、アナログ入力信号のサンプルタイミングおよびホールドタイミングを指定するサンプルホールド信号の出力、記憶部２８に記憶されているデジタル出力信号の出力タイミングの制御等をする。

図２は、本実施形態に係るＡＤ変換器１０によるアナログデジタル変換処理のフローを示す。図３は、本実施形態に係るＡＤ変換器１０によるアナログデジタル変換処理のタイミングチャートの一例を示す。

ＡＤ変換処理が開始されると、まず、シーケンサ３２は、ＡＤ変換周期毎に、ステップＳ１２からステップＳ１９までの処理を繰り返し実行する（Ｓ１１、Ｓ２０、ｔ１１〜ｔ１３）。

各ＡＤ変換周期において、まず、シーケンサ３２は、サンプルホールド信号を制御することにより、サンプルホールド部１２にサンプルを指示する（Ｓ１２、ｔ１１）。サンプルホールド部１２は、シーケンサ３２からサンプルの指示があると、アナログ入力信号をサンプルする（ｔ１１〜ｔ１２）。シーケンサ３２は、サンプルが完了したタイミングでサンプルホールド部１２にホールドを指示する（ｔ１３）。サンプルホールド部１２は、シーケンサ３２からホールドの指示があると、サンプルしたアナログ入力信号をホールドする（ｔ１２〜ｔ１３）。シーケンサ３２は、当該ＡＤ変換周期が終了するまで（ｔ１３）、ホールドの指示を続ける。

次に、シーケンサ３２は、ビット選択部１８を動作させる。ビット選択部１８は、シーケンサ３２から動作開始の指示があると、サンプリングクロックに同期して、デジタル出力信号のフィールドの最上位ビットから最下位ビットへと１ビットずつ順番に変換対象ビットを選択する（Ｓ１３、Ｓ１８、ｔ１２〜ｔ１３）。そして、ビット選択部１８は、各変換対象ビットを選択している期間中のそれぞれにおいて、ステップＳ１４からステップＳ１７までの処理を実行する。

各変換対象ビットの選択期間中において、まず、閾値制御部２０は、変換対象ビットの０および１の境界値を表す閾値データを、当該変換対象ビットより上位のビットの決定済みの値に基づいて決定する（Ｓ１４）。次に、ＤＡ変換部２２は、閾値データをＤＡ変換したアナログ閾値を、ｎ個のコンパレータ５０のそれぞれに共通に供給する（Ｓ１５）。

次に、シーケンサ３２は、タイミング制御部３０に対してストローブ信号の供給を指示する（Ｓ１６、ｔ１２〜ｔ１３）。タイミング制御部３０は、ストローブ信号の供給の指示があると、ｎ個のコンパレータ５０のそれぞれに、サンプリングクロックの周期以下の間隔で互いのタイミングがずれた第１〜第ｎのストローブ信号を供給する。そして、ｎ個のコンパレータ５０のそれぞれは、対応するストローブ信号により指定されたタイミングにおいて、サンプルホールド部１２によりホールドされているアナログ入力信号とＤＡ変換部２２から供給されたアナログ閾値とを比較する。

次に、ビット決定部２６は、ｎ個のコンパレータ５０の比較結果を例えば多数決することにより、変換対象ビットの値（０または１）を決定する（Ｓ１７）。最上位ビットから最下位ビットまでのそれぞれのビットについてＳ１４〜Ｓ１７の処理が実行された結果、ビット決定部２６は、１サンプル分のデジタル出力信号のデータ値を決定することができる。

次に、シーケンサ３２は、データ値が決定された後（例えば次のＡＤ変換周期において）、記憶部２８に対してデジタル出力信号の出力を指示する（Ｓ１９）。記憶部２８は、シーケンサ３２により出力の指示があると、ステップＳ１７において決定されたデジタル出力信号の全フィールドのデータ値を１サンプル分出力する。そして、ＡＤ変換器１０は、以上のＳ１２〜Ｓ１９の処理を繰り返すことにより、アナログ入力信号に応じた時系列のデジタル出力信号を出力することができる。

図４は、本実施形態に係る比較部２４に入力するアナログ入力信号と雑音の分布および複数の比較タイミングの一例を示す。図５は、本実施形態に係る比較部２４に入力されるアナログ入力信号をローパルフィルタリングした波形の一例およびローパスフィルタリングしていないアナログ入力信号の波形の一例を示す。

ＡＤ変換器１０に入力されるアナログ入力信号は、図４に示すように、ガウス分布となる熱雑音を含む場合がある。熱雑音を含む場合、アナログ入力信号には、稀に大きな雑音が重畳される。ここで、ストローブ信号により指定されたタイミングにおいて大きな雑音が発生した場合、比較部２４は、誤った比較結果を出力する可能性がある。逐次比較型のＡＤ変換器は、上位ビットから順次に値を決定するので、上位ビットで誤判定となると、大きな誤差を含んだデータ値を出力してしまう。

また、このような問題を解決するために、アナログ入力信号をローパスフィルタリングすることも考えられる。しかしながら、図５に示すように、ローパスフィルタリングされたアナログ入力信号は、セトリングにより遅延し、この結果変換期間が長くなる。

これに対して、本実施形態に係るＡＤ変換器１０によれば、比較タイミングが異なる複数の比較結果を例えば多数決するので、確率頻度の少ない瞬時的な大きな雑音による影響を除き、正しい判定結果を得ることができる。さらに、ＡＤ変換器１０によれば、図５に示すように、アナログ入力信号の積分波形をＡＤ変換したデータ値と同等の結果を、アナログ入力信号を遅延させずに得ることができる。以上のように、本実施形態に係るＡＤ変換器１０によれば、短い変換時間で精度の良いＡＤ変換を実現することができる。

なお、比較部２４は、一例として、変換対象ビットの値を決定する変換期間中における複数のタイミングを、乱数に基づき決定してもよい。これにより、比較部２４によれば、サンプリングクロックに同期して発生する周期雑音が含まれる場合であっても、当該周期雑音による誤判定の影響を除くことができる。例えば、タイミング制御部３０は、ｎ個のコンパレータ５０に供給される第１から第ｎのストローブ信号の遅延時間を乱数に応じて変化させてよい。これにより、比較部２４は、変換期間中における複数のタイミングを、乱数に基づき決定することができる。

また、タイミング制御部３０は、デジタル出力信号の所定ビットの変換期間を、当該所定ビットより上位のビットの変換期間よりも長くしてもよい。例えば、タイミング制御部３０は、最下位ビットの変換期間を、下位フィールドにおける最上位ビットの変換期間の例えば２倍にしてもよい。これにより、タイミング制御部３０によれば、雑音に対する信号の尤度がより少なくなる下位ビットの値を精度良くＡＤ変換することができる。

図６は、本実施形態の第１変形例に係る電荷再配分型ＤＡ変換器４０の構成を比較部２４とともに示す。本変形例に係るＡＤ変換器１０は、図１に示した本実施形態に係るＡＤ変換器１０と略同一の構成および機能を採るので、以下相違点を除き説明を省略する。

本変形例に係るＡＤ変換器１０は、図１に示したサンプルホールド部１２およびＤＡ変換部２２に代えて、図６に示す電荷再配分型ＤＡ変換器４０を備える。電荷再配分型ＤＡ変換器４０は、サンプルホールド部１２の機能およびＤＡ変換部２２の機能を有する。

本変形例において、複数のコンパレータ５０のそれぞれは、マイナス入力端子がグランドに接続される。複数のコンパレータ５０のそれぞれは、プラス入力端子に印加された電圧がマイナス入力端子に印加された電圧（グランド電位）以上の場合にＨ論理（１）を出力し、プラス入力端子の印加電圧がマイナス入力端子に印加された電圧（グランド電位）未満の場合にＬ論理（０）を出力する。

電荷再配分型ＤＡ変換器４０は、サンプルスイッチ４２と、調整用コンデンサ４３と、第１〜第ｍのコンデンサ４４−１〜４４−ｍと、調整用スイッチ４５と、第１〜第ｍの入力切替スイッチ４６−１〜４６−ｍと、第１〜第ｍのビットスイッチ４８−１〜４８−ｍとを有する。なお、図６において、ｍは、閾値データのビット数（２以上の整数。）である。

サンプルスイッチ４２は、サンプルホールド信号によりサンプルが指定されている場合、各コンパレータ５０のプラス入力端子をグランドに接続し、サンプルホールド信号によりホールドが指定されている場合、各コンパレータ５０のプラス入力端子とグランド間との間を開放する。

調整用コンデンサ４３は、容量が所定値Ｃとされる。調整用コンデンサ４３は、一端が、各コンパレータ５０のプラス入力端子に接続される。

第１〜第ｍのコンデンサ４４−１〜４４−ｍは、ｍビットの閾値データの各ビットに順番に対応する。すなわち、第１のコンデンサ４４−１は下位から１ビット目（最下位ビット）に対応し、第２のコンデンサ４４−２は下位から２ビット目に対応し、第３のコンデンサ４４−３は下位から３ビット目に対応し、…、そして、第ｍのコンデンサ４４−ｍは下位からｍビット目（最上位ビット）に対応する。第１のコンデンサ４４−１は容量が所定値Ｃの２^０倍（１倍）の２^０×Ｃとされ、第２のコンデンサ４４−２は容量が所定値Ｃの２^１倍の２^１×Ｃとされ、第３のコンデンサ４４−３は容量が所定値Ｃの２^２倍の２^２×Ｃとされ、…、そして、第ｍのコンデンサ４４−ｍは容量が所定値Ｃの２^ｍ−１倍の２^ｍ−１×Ｃとされる。第１〜第ｍのコンデンサ４４−１〜４４−ｍは、一端が、各コンパレータ５０のプラス入力端子に接続される。

調整用スイッチ４５は、サンプルホールド信号によりサンプルが指定されている場合、アナログ入力信号Ｖ_ＩＮを、調整用コンデンサ４３における各コンパレータ５０のプラス入力端子に接続されていない側の端子（以下、調整用コンデンサ４３の他端という。）に印加する。調整用スイッチ４５は、サンプルホールド信号によりホールドが指定されている場合、グランド電位を、調整用コンデンサ４３の他端に印加する。

第１〜第ｍの入力切替スイッチ４６−１〜４６−ｍは、第１〜第ｍのコンデンサ４４−１〜４４−ｍのそれぞれに対応する。第１〜第ｍの入力切替スイッチ４６−１〜４６−ｍは、サンプルホールド信号によりサンプルが指定されている場合、アナログ入力信号Ｖ_ＩＮを、第１〜第ｍのコンデンサ４４−１〜４４−ｍにおける各コンパレータ５０のプラス入力端子に接続されていない側の端子（以下、第１〜第ｍのコンデンサ４４−１〜４４−ｍの他端という。）に印加する。第１〜第ｍの入力切替スイッチ４６−１〜４６−ｍは、サンプルホールド信号によりホールドが指定されている場合、参照信号Ｖ_ＲＥＦまたはグランド電位を、第１〜第ｍのコンデンサ４４−１〜４４−ｍの他端に印加する。

第１〜第ｍのビットスイッチ４８−１〜４８−ｍは、ｍビットの閾値データの各ビットに順番に対応する。すなわち、第１のビットスイッチ４８−１は下位から１ビット目（最下位ビット）に対応し、第２のビットスイッチ４８−２は下位から２ビット目に対応し、第３のビットスイッチ４８−３は下位から３ビット目に対応し、…、そして、第ｍのビットスイッチ４８−ｍは下位からｍビット目（最上位ビット）に対応する。第１〜第ｍのビットスイッチ４８−１〜４８−ｍのそれぞれは、閾値データの対応するビットがＨ論理（１）の場合には、参照信号Ｖ_ＲＥＦを、対応する第１〜第ｍのコンデンサ４４−１〜４４−ｍの他端に印加する。第１〜第ｍのビットスイッチ４８−１〜４８−ｍのそれぞれは、閾値データの対応するビットがＬ論理（０）の場合には、グランド電位を、対応する第１〜第ｍのコンデンサ４４−１〜４４−ｍの他端に印加する。

このような構成の電荷再配分型ＤＡ変換器４０は、サンプル時において、調整用コンデンサ４３および第１〜第ｍのコンデンサ４４−１〜４４−ｍの一端がグランドに接続され、他端にアナログ入力信号の電圧値Ｖ_ＩＮが印加される。従って、調整用コンデンサ４３および第１〜第ｍのコンデンサ４４−１〜４４−ｍは、サンプル時において、アナログ入力信号の電圧値Ｖ_ＩＮをサンプルすることができる。

また、このような構成の電荷再配分型ＤＡ変換器４０は、ホールド時において、調整用コンデンサ４３の一端とグランドとの接続が開放され、且つ、アナログ入力信号の電圧値Ｖ_ＩＮの他端への印加が停止される。従って、調整用コンデンサ４３は、ホールド時において、各コンパレータ５０のプラス入力端子に対して、ホールドしたアナログ入力信号の電圧Ｖ_ＩＮの逆電圧（−Ｖ_ＩＮ）を印加する。

これに加えて、このような構成の電荷再配分型ＤＡ変換器４０は、ホールド時において、第１〜第ｍのコンデンサ４４−１〜４４−ｍの一端とグランドとの接続が開放される。さらに、ホールド時において、第１〜第ｍのコンデンサ４４−１〜４４−ｍのそれぞれは、閾値データの対応するビット値がＨ論理（１）の場合には他端に電圧Ｖ_ＲＥＦが印加され、閾値データの対応するビット値がＬ論理（０）の場合には他端にグランド電位が印加される。

従って、ホールド時において、調整用コンデンサ４３および第１〜第ｍのコンデンサ４４−１〜４４−ｍのそれぞれは、下記式（１）に示す電圧Ｖ_ＴＨを、各コンパレータ５０のプラス入力端子に印加することができる。

Ｖ_ＴＨ＝−Ｖ_ＩＮ＋｛（Ｖ_ＲＥＦ／２^１）×（Ｔ_ｍ）＋（Ｖ_ＲＥＦ／２^２）×（Ｔ_ｍ−１）＋…＋（Ｖ_ＲＥＦ／２^ｍ−１）×（Ｔ_２）＋（Ｖ_ＲＥＦ／２^ｍ）×（Ｔ_１）｝ …（１）

式（１）において、Ｔ_１は閾値データの下位から第１ビット目（最下位ビット）の論理値を示し、Ｔ_２は閾値データの下位から第２ビット目の論理値を示し、…、Ｔ_ｍは閾値データの下位から第ｍビット目（最上位ビット）の論理値を示す。

式（１）に示す電圧Ｖ_ＴＨは、アナログ入力信号の電圧値Ｖ_ＩＮが閾値データに応じた閾値電圧（式（１）における中カッコ｛｝で囲んだ式で表される電圧）以上であればグランド電位（０Ｖ）以上となる。また、電圧Ｖ_ＴＨは、アナログ入力信号の電圧値Ｖ_ＩＮが閾値データに応じた閾値電圧未満であればグランド電位（０Ｖ）未満となる。

そして、各コンパレータ５０は、グランド電位と、電圧Ｖ_ＴＨとの比較結果を示す論理値を出力する。すなわち、式（１）の電圧Ｖ_ＴＨがグランド電位以上の場合にＬ論理（０）を出力し、式（１）の電圧Ｖ_ＴＨがグランド電位未満の場合にＨ論理（１）を出力する。

このような構成の電荷再配分型ＤＡ変換器４０によれば、アナログ入力信号の電圧値Ｖ_ＩＮと、閾値データに応じた電圧値とを、複数のコンパレータ５０のそれぞれに比較させることができる。さらに、このような構成の電荷再配分型ＤＡ変換器４０によれば、アナログ入力信号の電圧値Ｖ_ＩＮをサンプルホールドすることができる。これにより、本変形例に係るＡＤ変換器１０は、サンプルホールド部１２を備えなくてよく、構成が簡易となる。

さらに、本変形例に係るＡＤ変換器１０は、サンプルホールド部１２を設けた場合と同等の容量でサンプルする場合、個々のコンデンサ４４の容量が小さくなるので、時定数が小さくなり、サンプル時間を短くすることができる。また、本変形例に係るＡＤ変換器１０は、個々のコンデンサ４４がサンプルホールド部１２と同等の精度でアナログ入力信号をサンプルする場合、複数のコンデンサ４４に含まれるノイズが平均化されるので、精度を良くＡＤ変換することができる。

図７は、本実施形態の第２変形例に係るＡＤ変換器１０の構成を示す。本変形例に係るＡＤ変換器１０は、図１に示した本実施形態に係るＡＤ変換器１０と略同一の構成および機能を採るので、図１に示す部材と略同一の構成および機能を有する部材には同一の符号を付け、以下相違点を除き説明を省略する。

本変形例に係るタイミング制御部３０は、デジタル出力信号の１ビット分の変換期間中において複数のタイミングを指定するストローブ信号を発生する。タイミング制御部３０は、一例として、ＰＬＬ回路等によりサンプリングクロックの周波数を所定数倍したストローブ信号を出力してよい。

本変形例に係る比較部２４は、コンパレータ５０と、比較結果記憶部５２とを有する。比較結果記憶部５２は、ストローブ信号により指定されるタイミングでアナログ入力信号とアナログ閾値とを比較する。

比較結果記憶部５２は、直列に接続された１以上のレジスタ５４−１〜５４−ｎを含む。初段のレジスタ５４−１は、ストローブ信号により指定されたタイミングでコンパレータ５０の比較結果を取り込んで記憶する。２段目以降のレジスタ５４−２〜５４−ｎは、ストローブ信号により指定されたタイミングで前段のレジスタ５４−１〜５４−（ｎ−１）に記憶された比較結果を取り込んで記憶する。これにより、比較結果記憶部５２は、変換対象ビットの値を決定する変換期間中における異なる複数のタイミングでアナログ入力信号とアナログ閾値とを比較した複数の比較結果を、記憶することができる。

本変形例に係る記憶部２８は、比較結果記憶部５２に記憶された複数のタイミングのそれぞれにおける比較結果に基づいて、変換対象ビットの値を決定する。以上のような本変形例に係るＡＤ変換器１０によれば、図１に示されたＡＤ変換器１０と同様に、短い変換時間で精度の良いＡＤ変換を実現することができる。さらに、ＡＤ変換器１０によれば、一つのコンパレータ５０により複数のタイミングの比較結果を出力するので、簡易な構成で実現できる。

なお、本変形例において、タイミング制御部３０は、デジタル出力信号の所定ビットの変換期間中のタイミング数を、当該所定ビットより上位のビットの変換期間中のタイミング数よりも多くしてよい。タイミング制御部３０は、一例として、変換対象ビットが所定ビットより下位の場合、当該所定ビットの変換期間中において指定するタイミング数よりも、当該変換対象ビットの変換期間中において指定するタイミング数を多くしてよい。これにより、タイミング制御部３０は、雑音に対する信号の尤度がより少なくなる下位ビットの値を、より多くの比較結果に基づき多数決させることができる。この結果、ＡＤ変換器１０によれば、精度良くＡＤ変換することができる。

図８は、本発明の実施形態の第３変形例に係るＡＤ変換器１０の構成を示す。本変形例に係るＡＤ変換器１０は、図１に示した本実施形態に係るＡＤ変換器１０と略同一の構成および機能を採り、以下相違点を除き説明を省略する。

本変形例に係るＡＤ変換器１０は、サンプルホールド部１１２と、複数の比較器１１４と、選択部１１６と、上位フィールド決定部１１８と、下位フィールド算出部１２０と、下位フィールド決定部１２２と、記憶部１２４と、閾値制御部１２６と、タイミング制御部３０とを備える。サンプルホールド部１１２は、サンプルホールド信号に応じて、アナログ入力信号をサンプルし、サンプルしたアナログ入力信号をホールドする。サンプルホールド部１１２は、一例として、アナログ入力信号の電圧値Ｖ_ＩＮをコンデンサによってサンプルして、コンデンサによってサンプルされたアナログ入力信号の電圧値Ｖ_ＩＮを一定期間ホールドしてよい。

複数の比較器１１４のそれぞれは、サンプルホールド部１１２によりホールドされたアナログ入力信号と、閾値制御部１２６により指定されたデジタルの閾値データに応じたアナログ閾値とを比較する。複数の比較器１１４のそれぞれは、一例として、デジタル出力信号のデータ値と同じビット数（例えば、ｍビット（ｍは２以上の整数。））を有する閾値データにより閾値電圧が指定され、指定された閾値電圧とアナログ入力信号の電圧値Ｖ_ＩＮとを比較してよい。この場合において、複数の比較器１１４のそれぞれは、一例として、ＤＡＣ１３２と、比較回路１３４とを有してよい。ＤＡＣ１３２は、参照信号の電圧値とグランドとの間を略均等な間隔で２^ｍ段階で分割した複数の電圧のうちのいずれかの１つの電圧を、指定された閾値データに応じて出力する。比較回路１３４は、サンプルホールド部１１２によりホールドされたアナログ入力信号の電圧値Ｖ_ＩＮと、ＤＡＣ１３２により出力された閾値電圧とを比較する。本実施形態においては、比較器１１４は、アナログ入力信号が閾値データに応じたアナログ閾値以上である比較結果を生じた場合にはＬ論理（０）を出力し、アナログ入力信号が閾値データに応じたアナログ閾値未満である比較結果を生じた場合にはＨ論理（１）を出力する。

選択部１１６は、複数の比較器１１４のそれぞれから出力された複数の比較結果を、上位フィールド決定部１１８および下位フィールド算出部１２０に供給する。上位フィールド決定部１１８は、複数の比較器１１４に互いに異なる閾値データを供給して得られた複数の比較結果に基づいて、デジタル出力信号における予め定められたビット数分の上位フィールドに対応するデータ値を絞り込む。

下位フィールド算出部１２０は、上位フィールドより下位側の予め定められたビット数分の下位フィールドに対応するデータ値の複数の候補値を、複数の比較器１１４を用いて算出する。下位フィールド算出部１２０は、一例として、下位フィールドに対応するデータ値の候補値を、複数の比較器１１４を分割した複数のグループのそれぞれを用いて並列に算出してよい。下位フィールド決定部１２２は、複数の候補値に基づいて、下位フィールドに対応するデータ値を決定する。

記憶部１２４は、上位フィールド決定部１１８および下位フィールド決定部１２２により決定されたデジタル出力信号の上位フィールドおよび下位フィールドのデータ値を記憶する。閾値制御部１２６は、上位フィールド決定部１１８および下位フィールド算出部１２０の制御に応じて、複数の比較器１１４のそれぞれに対して指定すべき閾値データを出力する。さらに、閾値制御部１２６は、複数の比較器１１４による比較タイミングを指定するストローブ信号およびサンプルホールド部１１２によるアナログ入力信号のサンプルタイミングおよびホールドタイミングを指定するサンプルホールド信号を出力する。

タイミング制御部３０は、複数の比較器１１４のそれぞれに対してストローブ信号を供給し、複数の比較器１１４のそれぞれにおけるアナログ入力信号とアナログ閾値との比較のタイミングを制御する。より詳細には、タイミング制御部３０は、下位フィールドに対応するデータ値の複数の候補値を算出する場合において、複数の比較器１１４のうちの第１の比較器１１４を１ビット分の値を決定する変換期間中における第１タイミングにおいてアナログ入力信号とアナログ閾値とを比較させる。さらに、タイミング制御部３０は、複数の比較器１１４のうちの第２の比較器１１４を当該変換期間中における第１タイミングとは異なる第２タイミングにおいてアナログ入力信号とアナログ閾値とを比較させる。これによりタイミング制御部３０によれば、瞬時的な雑音による比較器１１４の誤判定の影響を小さくし、より精度良く下位フィールドに対応するデータ値の複数の候補値を算出させることができる。

タイミング制御部３０は、一例として、１ビット分の変換期間を定めるサンプリングクロックを、当該サンプリングクロックの１周期未満の遅延量の遅延素子により遅延することにより、第１比較タイミングを指定する第１ストローブ信号および第２比較タイミングを指定する第２ストローブ信号を生成してよい。この場合において、第１の比較器１１４−１は、第１ストローブ信号によりアナログ入力信号とアナログ閾値とを比較する。また、第２の比較器１１４−２は、第２ストローブ信号によりアナログ入力信号とアナログ閾値とを比較する。これにより、タイミング制御部３０によれば、１ビット分の変換期間を定めるサンプリングクロックの周期以下の間隔でタイミングがずれた複数のストローブ信号を生成することができる。

また、タイミング制御部３０は、下位フィールドに対応するデータ値の複数の候補値を算出する場合において、サンプリングクロックの周期以下の間隔で比較タイミングがずれた複数本のストローブ信号を、複数の比較器１１４のそれぞれに並列に供給してもよい。さらに、タイミング制御部３０は、上位フィールドに対応するデータ値を決定する場合において、複数の比較器１１４に対して略同一の比較タイミングを指定する共通のストローブ信号を供給してもよい。

なお、上位フィールドは、下位フィールドに対して相対的に上位ビットに位置すればよく、デジタル出力信号の全ビットを分割したうちの上位側のフィールドに限られない。同様に、下位フィールドは、上位フィールドに対して相対的に下位ビットに位置すればよく、デジタル出力信号の全ビットを分割したうちの下位側のフィールドに限られない。

図９は、本実施形態に係るＡＤ変換器１０によるアナログデジタル処理の各段階を示す。ＡＤ変換器１０は、まず、サンプル段階（Ｓ１）において、アナログ入力信号をサンプルする。ＡＤ変換器１０は、サンプル完了後、サンプルしたアナログ入力信号を上位フィールド決定段階（Ｓ２）および下位フィールド決定段階（Ｓ３）を完了するまでホールドする。

次に、ＡＤ変換器１０は、上位フィールド決定段階（Ｓ２）において、デジタル出力信号の上位フィールドに対応するデータ値を、複数の比較器１１４を用いた多ビット変換処理によるデータ値の決定フェーズ（上位決定フェーズ）を少なくとも１回行うことにより決定する。次に、ＡＤ変換器１０は、下位フィールド決定段階（Ｓ３）において、デジタル出力信号の下位フィールドに対応するデータ値を、逐次比較処理を複数並行して実行することにより複数の候補値を算出し、これら複数の候補値に基づき１つのデータ値を決定する。次に、ＡＤ変換器１０は、出力段階（Ｓ４）において、上位フィールド決定段階（Ｓ２）および下位フィールド決定段階（Ｓ３）で決定されたデジタル出力信号の全フィールドのデータ値を出力する。

ＡＤ変換器１０は、以上のＳ１〜Ｓ４の段階を変換周期毎に繰り返す。これにより、ＡＤ変換器１０は、変換周期毎に、アナログ入力信号をデジタル値に変換したデータ値を、出力することができる。なお、ＡＤ変換器１０は、１変換周期内においてサンプル段階（Ｓ１）、上位フィールド決定段階（Ｓ２）および下位フィールド決定段階（Ｓ３）を行えば、当該変換周期において変換されたデータ値を出力する出力段階（Ｓ４）を、当該変換周期以後に行ってもよい。

図１０は、上位フィールド決定段階（Ｓ２）において、複数の比較器１１４に対して多ビット変換処理を実行させ、下位フィールド決定段階（Ｓ３）において、複数の比較器１１４のそれぞれに対して逐次比較処理を実行させた場合における、ＡＤ変換器１０による変換処理の一例を示す。

なお、図１０は、一例として、ａ＜ｂ＜ｃ＜ｄ＜ｅ＜ｆ（ａ〜ｆは１以上の整数。）とし、デジタル出力信号における上位からａ〜ｂビット目のデータ値（Ｄ［ａ：ｂ］）および上位からｃ〜ｄビット目のデータ値（Ｄ［ｃ：ｄ］）をそれぞれ上位フィールド決定段階（Ｓ２）において決定し、デジタル出力信号における上位からｅ〜ｆビット目のデータ値（Ｄａｖｇ［ｅ：ｆ］）を下位フィールド決定段階（Ｓ３）において決定する場合を示す。また、閾値データのビット数は、デジタル出力信号と同一のビット数である場合を示す。また、図１０において、Ｓ１１１における閾値を示す目盛と、Ｓ１１２における閾値の目盛との間を結ぶ点線は、同値の閾値であることを示す。図１０において、Ｓ１１２と、Ｓ３との間の点線も同様である。

上位フィールド決定部１１８は、上位フィールド決定段階（Ｓ２）において、一例として、複数の比較器１１４を用いた多ビット変換処理によるデータ値の決定フェーズ（上位決定フェーズ）を複数回行って、デジタル出力信号の上位フィールドに対応するデータ値を決定してよい。一例として、上位フィールド決定部１１８は、図１０に示すように、ａ〜ｂビット目のデータ値（Ｄ［ａ：ｂ］）を第１上位決定フェーズ（Ｓ１１１）により決定し、次に、ｃ〜ｄビット目のデータ値（Ｄ［ｃ：ｄ］）を第２上位決定フェーズ（Ｓ１１２）により決定してよい。

第１上位決定フェーズ（Ｓ１１１）において、上位フィールド決定部１１８は、閾値制御部１２６を制御して、上位フィールドに対応するデータ値が互いに異なる閾値データを、複数の比較器１１４のそれぞれに対して並列に供給する。上位フィールド決定部１１８は、第１上位決定フェーズ（Ｓ１１１）において、一例として、ａ〜ｂビット目のデータ値が互いに異なり、他のビットが互いに同一（例えば０）の閾値データを、複数の比較器１１４のそれぞれに並列に供給してよい。上位フィールド決定部１１８は、一例として、複数の比較器１１４のそれぞれから例えば０Ｖ以上＋Ｖ_ＲＥＦ以下の範囲を２^{（ｂ−ａ＋１）}段階に略均等に分割した２^{（ｂ−ａ＋１）}個の閾値電圧を発生させるべく、複数の比較器１１４のそれぞれに対して並列に互いに異なる閾値データを供給してよい。

第１上位決定フェーズ（Ｓ１１１）において、閾値データが供給された複数の比較器１１４のそれぞれは、アナログ入力信号が、対応する閾値データに応じたアナログ値以上であるか否かを比較する。上位フィールド決定部１１８は、複数の比較器１１４による比較結果に基づき、アナログ入力信号が当該閾値データに応じたアナログ値以上であるとの比較結果を生じた最大の閾値データと、アナログ入力信号が当該閾値データに応じたアナログ値未満であるとの比較結果を生じた最小の閾値データとの間のデータ値に、上位フィールドのデータ値を絞り込む。上位フィールド決定部１１８は、一例として、デジタル出力信号における上位フィールドのデータ値を、アナログ入力信号が当該閾値データに応じたアナログ値以上であるとの比較結果を生じた最大の閾値データにおける上位フィールドの値に決定してよい。本例においては、上位フィールド決定部１１８は、デジタル出力信号におけるａ〜ｂビット目のデータ値を、アナログ入力信号が当該閾値データに応じたアナログ値以上であるとの比較結果を生じた最大の閾値データのａ〜ｂビット目のデータ値に決定してよい。

次に、第２上位決定フェーズ（Ｓ１１２）において、上位フィールド決定部１１８は、閾値制御部１２６を制御して、当該フェーズにおいて決定すべき上位フィールドに対応するデータ値が互いに異なり、他のビットが互いに同一の閾値データを、複数の比較器１１４のそれぞれに対して並列に供給する。この場合において、上位フィールド決定部１１８は、前フェーズまでにデータ値が決定されているフィールドの値が、当該決定されたデータ値に設定された閾値データを、供給する。上位フィールド決定部１１８は、一例として、ａ〜ｂビット目が第１上位決定フェーズ（Ｓ１１１）で決定されたデータ値に設定され、ｃ〜ｄビット目が互いに異なるデータ値に設定され、ｅ〜ｆビット目が同一のデータ値（例えば０）に設定された閾値データを、複数の比較器１１４のそれぞれに並列に供給してよい。

上位フィールド決定部１１８は、一例として、前フェーズにおいてアナログ入力信号が当該閾値データに応じたアナログ値以上であるとの比較結果を生じた最大の閾値データに対応する閾値電圧以上、前フェーズにおいてアナログ入力信号が当該閾値データに応じたアナログ値未満であるとの比較結果を生じた最小の閾値データに対応する閾値電圧以下の範囲を２^{（ｄ−ｃ＋１）}段階に略均等に分割した２^{（ｄ−ｃ＋１）}個の閾値電圧を発生させるべく、複数の比較器１１４のそれぞれに対して並列に互いに異なる閾値データを供給してよい。

第２上位決定フェーズ（Ｓ１１２）において、閾値データが供給された複数の比較器１１４のそれぞれは、アナログ入力信号が、対応する閾値データに応じたアナログ値以上であるか否かを比較する。上位フィールド決定部１１８は、複数の比較器１１４による比較結果に基づき、アナログ入力信号が当該閾値データに応じたアナログ値以上であるとの比較結果を生じた最大の閾値データと、アナログ入力信号が当該閾値データに応じたアナログ値未満であるとの比較結果を生じた最小の閾値データとの間のデータ値に、当該フェーズにおいて決定すべき上位フィールドのデータ値を絞り込む。上位フィールド決定部１１８は、一例として、デジタル出力信号における上位フィールドのデータ値を、アナログ入力信号が当該閾値データに応じたアナログ値以上であるとの比較結果を生じた最大の閾値データにおける上位フィールドの値に決定してよい。本例においては、上位フィールド決定部１１８は、デジタル出力信号におけるｃ〜ｄビット目のデータ値を、アナログ入力信号が当該閾値データに応じたアナログ値以上であるとの比較結果を生じた最大の閾値データのｃ〜ｄビット目のデータ値に決定してよい。

以上のように、上位フィールド決定部１１８は、上位フィールド決定段階（Ｓ２）において、多ビット変換処理によるデータ値の決定フェーズ（上位決定フェーズ）を少なくとも１回行い、上位フィールドに対応するデータ値を一の値に決定する。

なお、多ビット変換処理において、上位フィールド決定部１１８は、発生する複数の閾値データと、当該複数の閾値データが供給される複数の比較器１１４との対応関係を、例えば変換周期毎に変更してよい。上位フィールド決定部１１８は、一例として、乱数に応じて複数の閾値データと複数の比較器１１４との対応関係を変更してよい。これにより、ＡＤ変換器１０によれば、複数の比較器１１４間における精度のばらつきが平均化されるので、ノイズを低減することができる。

上位フィールド決定段階（Ｓ２）が完了すると、次に、下位フィールド算出部１２０および下位フィールド決定部１２２は、下位フィールド決定段階（Ｓ３）において、デジタル出力信号の下位フィールドに対応するデータ値を、逐次比較処理を複数並行して実行することにより複数の候補値を算出し、これら複数の候補値に基づき１つのデータ値を決定する。

下位フィールド決定段階（Ｓ３）において、下位フィールド算出部１２０は、閾値制御部１２６を制御して、複数の比較器１１４を１ずつに分割した複数のグループのそれぞれについて、下位フィールドに対応するデータ値の複数の候補値を、複数の比較器１１４を用いて逐次比較処理により算出する。すなわち、下位フィールド算出部１２０は、複数の比較器１１４のそれぞれに逐次比較処理に対応した動作をさせて、並列に下位フィールドに対応する値を算出する。これにより、下位フィールド算出部１２０は、逐次比較処理により算出した複数の候補値を得ることができる。本例において、下位フィールド算出部１２０は、複数の比較器１１４のそれぞれに逐次比較処理に対応した動作をさせて、ｅ〜ｆビット目の複数の候補値を算出してよい。

そして、下位フィールド決定部１２２は、下位フィールド算出部１２０により算出された複数の候補値に基づいて、下位フィールドに対応するデータ値を決定する。下位フィールド決定部１２２は、一例として、複数の候補値の平均値を下位フィールドのデータ値として決定してよい。なお、下位フィールド決定部１２２は、一例として、複数の候補値のうち、複数の候補値の平均値との差が予め定められた最大誤差値以下である少なくとも１つの候補値の平均値を下位フィールドのデータ値として決定してよい。これにより、下位フィールド決定部１２２によれば、精度の良いＡＤ変換をすることができる。また、下位フィールド決定部１２２は、複数の候補値の平均値の小数点以下の値を、デジタル出力信号における当該下位フィールドより下位のデータ値として決定してもよい。

下位フィールド算出部１２０は、一例として、比較器１１４を用いて、次のように逐次比較処理を行ってよい。

まず、下位フィールド算出部１２０は、上位フィールド決定段階（Ｓ２）において上位フィールド決定部１１８が決定したデータ値を上位フィールドのデータ値とし、０を下位フィールドのデータ値とした候補値の初期値を、閾値データとして設定する。なお、これに代えて、下位フィールド算出部１２０は、上位フィールド決定部１１８が決定したデータ値を上位フィールドのデータ値とし、１を下位フィールドのデータ値とした候補値の初期値を、閾値データとして設定してもよい。

続いて、下位フィールド算出部１２０は、下位フィールドの最上位ビットから最下位ビットまでの各ビットについて、最上位ビットから順に、候補値における当該ビットを１とした閾値データを当該グループの比較器１１４に供給する。すなわち、下位フィールド算出部１２０は、初期値の状態から、下位フィールドにおける最上位ビットから最下位ビットまでを最上位ビットから順次に１としていった候補値を、閾値データとして複数の比較器１１４のそれぞれに対して並列に供給しながら、複数の比較器１１４のそれぞれに対してアナログ入力信号と供給された閾値データに応じたアナログ値とを比較させる。

これに代えて、１を下位フィールドのデータ値とした候補値の初期値を設定した場合には、下位フィールド算出部１２０は、下位フィールドの最上位ビットから最下位ビットまでの各ビットについて、最上位ビットから順に、候補値における当該ビットを０とした閾値データを当該グループの比較器１１４に供給してよい。すなわち、下位フィールド算出部１２０は、初期値の状態から、下位フィールドにおける最上位ビットから最下位ビットまでを最上位ビットから順次に０としていった候補値を、閾値データとして複数の比較器１１４のそれぞれに対して並列に供給しながら、複数の比較器１１４のそれぞれに対してアナログ入力信号と供給された閾値データに応じたアナログ値とを比較させてよい。

さらに、下位フィールド算出部１２０は、下位フィールドの最上位ビットから最下位ビットまでの各ビットについて、比較器１１４の比較結果に基づき、アナログ入力信号が、閾値データに応じたアナログ閾値以上の場合に候補値の当該ビットを１とし、アナログ閾値未満の場合に候補値の当該ビットを０として、候補値を更新する。すなわち、下位フィールド算出部１２０は、複数の比較器１１４毎に、下位フィールドの最上位ビットから順に１としていった各タイミングにおいて、アナログ入力信号が閾値データに応じたアナログ閾値以上であった場合、当該タイミングにおいて１とされた候補値のビットを１に更新し、アナログ入力信号が閾値データに応じたアナログ閾値未満であった場合、当該タイミングにおいて１とされた候補値のビットを０に更新する。

これに代えて、１を下位フィールドのデータ値とした候補値の初期値を設定した場合には、下位フィールド算出部１２０は、アナログ入力信号が、閾値データに応じたアナログ閾値より大きい場合に候補値の当該ビットを１とし、アナログ閾値以下の場合に候補値の当該ビットを０として、候補値を更新する。すなわち、下位フィールド算出部１２０は、複数の比較器１１４毎に、下位フィールドの最上位ビットから順に０としていった各タイミングにおいて、アナログ入力信号が閾値データに応じたアナログ閾値より大きかった場合、当該タイミングにおいて０とされた候補値のビットを１に更新し、アナログ入力信号が閾値データに応じたアナログ閾値以下であった場合、当該タイミングにおいて０とされた候補値のビットを０に更新してよい。

以上のように、下位フィールド算出部１２０は、候補値を初期値（全てのビットが０）の状態から上位ビットから順に１としながら変化させ、且つ、候補値における１としたビットの値を比較結果に応じて順次に更新するので、上位ビットから１ビット毎に逐次にアナログデジタル変換をすることができる。

続いて、下位フィールド算出部１２０は、下位フィールドの最下位ビットまで候補値を更新した結果得られた候補値を下位フィールド決定部１２２に供給する。以上のように下位フィールド決定段階（Ｓ３）において、下位フィールド算出部１２０は、下位フィールドに対応する複数の候補値を、並列した逐次比較処理により決定することができる。

なお、下位フィールド算出部１２０は、一例として、並列した逐次比較処理を、さらに時間方向に複数回行ってもよい。すなわち、下位フィールド算出部１２０は、複数の候補値を逐次比較処理により算出する処理を、ｍ回（ｍは１以上の整数。）行ってもよい。そして、下位フィールド決定部１２２は、下位フィールド算出部１２０により算出された複数の候補値に基づいて、下位フィールドに対応するデータ値を決定してよい。下位フィールド決定部１２２は、一例として、複数の候補値の平均値を下位フィールドのデータ値として決定してよい。

図１１は、本実施形態に係るコンピュータ１９００のハードウェア構成の一例を示す。本実施形態に係るコンピュータ１９００は、ホスト・コントローラ２０８２により相互に接続されるＣＰＵ２０００、ＲＡＭ２０２０、グラフィック・コントローラ２０７５、及び表示装置２０８０を有するＣＰＵ周辺部と、入出力コントローラ２０８４によりホスト・コントローラ２０８２に接続される通信インターフェイス２０３０、ハードディスクドライブ２０４０、及びＣＤ−ＲＯＭドライブ２０６０を有する入出力部と、入出力コントローラ２０８４に接続されるＲＯＭ２０１０、フレキシブルディスク・ドライブ２０５０、及び入出力チップ２０７０を有するレガシー入出力部とを備える。

ホスト・コントローラ２０８２は、ＲＡＭ２０２０と、高い転送レートでＲＡＭ２０２０をアクセスするＣＰＵ２０００及びグラフィック・コントローラ２０７５とを接続する。ＣＰＵ２０００は、ＲＯＭ２０１０及びＲＡＭ２０２０に格納されたプログラムに基づいて動作し、各部の制御を行う。グラフィック・コントローラ２０７５は、ＣＰＵ２０００等がＲＡＭ２０２０内に設けたフレーム・バッファ上に生成する画像データを取得し、表示装置２０８０上に表示させる。これに代えて、グラフィック・コントローラ２０７５は、ＣＰＵ２０００等が生成する画像データを格納するフレーム・バッファを、内部に含んでもよい。

入出力コントローラ２０８４は、ホスト・コントローラ２０８２と、比較的高速な入出力装置である通信インターフェイス２０３０、ハードディスクドライブ２０４０、ＣＤ−ＲＯＭドライブ２０６０を接続する。通信インターフェイス２０３０は、ネットワークを介して他の装置と通信する。ハードディスクドライブ２０４０は、コンピュータ１９００内のＣＰＵ２０００が使用するプログラム及びデータを格納する。ＣＤ−ＲＯＭドライブ２０６０は、ＣＤ−ＲＯＭ２０９５からプログラム又はデータを読み取り、ＲＡＭ２０２０を介してハードディスクドライブ２０４０に提供する。

また、入出力コントローラ２０８４には、ＲＯＭ２０１０と、フレキシブルディスク・ドライブ２０５０、及び入出力チップ２０７０の比較的低速な入出力装置とが接続される。ＲＯＭ２０１０は、コンピュータ１９００が起動時に実行するブート・プログラムや、コンピュータ１９００のハードウェアに依存するプログラム等を格納する。フレキシブルディスク・ドライブ２０５０は、フレキシブルディスク２０９０からプログラム又はデータを読み取り、ＲＡＭ２０２０を介してハードディスクドライブ２０４０に提供する。入出力チップ２０７０は、フレキシブルディスク・ドライブ２０５０や、例えばパラレル・ポート、シリアル・ポート、キーボード・ポート、マウス・ポート等を介して各種の入出力装置を接続する。

ＲＡＭ２０２０を介してハードディスクドライブ２０４０に提供されるプログラムは、フレキシブルディスク２０９０、ＣＤ−ＲＯＭ２０９５、又はＩＣカード等の記録媒体に格納されて利用者によって提供される。プログラムは、記録媒体から読み出され、ＲＡＭ２０２０を介してコンピュータ１９００内のハードディスクドライブ２０４０にインストールされ、ＣＰＵ２０００において実行される。

コンピュータ１９００にインストールされ、コンピュータ１９００をＡＤ変換器１０の制御装置として機能させるプログラムは、ビット選択モジュールと、閾値制御モジュールと、ビット決定モジュールと、記憶モジュールと、タイミング制御モジュールと、シーケンサモジュールとを備える。これらのプログラム又はモジュールは、ＣＰＵ２０００等に働きかけて、コンピュータ１９００を、ビット選択部１８、閾値制御部２０、ビット決定部２６、記憶部２８、タイミング制御部３０およびシーケンサ３２としてそれぞれ機能させる。

以上に示したプログラム又はモジュールは、外部の記憶媒体に格納されてもよい。記憶媒体としては、フレキシブルディスク２０９０、ＣＤ−ＲＯＭ２０９５の他に、ＤＶＤやＣＤ等の光学記録媒体、ＭＯ等の光磁気記録媒体、テープ媒体、ＩＣカード等の半導体メモリ等を用いることができる。また、専用通信ネットワークやインターネットに接続されたサーバシステムに設けたハードディスク又はＲＡＭ等の記憶装置を記録媒体として使用し、ネットワークを介してプログラムをコンピュータ１９００に提供してもよい。

以上、本発明の一側面を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更又は改良を加えることができる。その様な変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。

Claims (11)

1. アナログ入力信号をデジタル化したデジタル出力信号を出力するＡＤ変換器であって、
   前記デジタル出力信号の上位ビットから下位ビットへと順番に変換対象ビットを選択するビット選択部と、
   前記変換対象ビットの０および１の境界値を表す閾値データを、前記変換対象ビットより上位のビットの決定済みの値に基づいて決定する閾値制御部と、
   前記閾値データをＤＡ変換してアナログ閾値を生成するＤＡ変換部と、
   前記変換対象ビットの値を決定する変換期間中における異なる複数のタイミングで、前記アナログ入力信号と前記アナログ閾値とを比較し、それぞれのタイミングにおいて比較された複数の比較結果を出力する比較部と、
   前記複数の比較結果に基づき前記変換対象ビットの値を決定するビット決定部と
   を備えるＡＤ変換器。
2. 前記ビット決定部は、前記複数の比較結果を多数決して、前記変換対象ビットの値を決定する
   請求項１に記載のＡＤ変換器。
3. 前記比較部は、それぞれが前記アナログ入力信号と前記アナログ閾値とを比較する複数のコンパレータを有し、
   前記複数のコンパレータのそれぞれにおける前記アナログ入力信号と前記アナログ閾値との比較のタイミングを制御するタイミング制御部を更に備え、
   前記タイミング制御部は、前記複数のコンパレータのうちの第１のコンパレータを前記変換対象ビットの値を決定する変換期間中における第１タイミングにおいて比較させ、前記複数のコンパレータのうちの第２のコンパレータを当該変換期間中における前記第１タイミングとは異なる第２タイミングにおいて比較させる
   請求項１に記載のＡＤ変換器。
4. 前記タイミング制御部は、前記デジタル出力信号の１ビット分の変換期間を定めるサンプリングクロックを、当該サンプリングクロックの１周期未満の遅延量の遅延素子により遅延することにより、前記第１タイミングを指定する第１ストローブ信号および前記第２タイミングを指定する第２ストローブ信号を生成し、
   前記第１のコンパレータは、前記第１ストローブ信号により前記アナログ入力信号と前記アナログ閾値とを比較し、
   前記第２のコンパレータは、前記第２ストローブ信号により前記アナログ入力信号と前記アナログ閾値とを比較する
   請求項３に記載のＡＤ変換器。
5. 前記タイミング制御部は、前記デジタル出力信号の所定ビットの変換期間を、当該所定ビットより上位のビットの変換期間よりも長くする
   請求項３に記載のＡＤ変換器。
6. 前記デジタル出力信号の１ビット分の変換期間中において複数のタイミングを指定するストローブ信号を発生するタイミング制御部を更に備え、
   前記比較部は、
   前記ストローブ信号により指定されるタイミングで前記アナログ入力信号と前記アナログ閾値とを比較するコンパレータと、
   直列に接続された１以上のレジスタを含み、初段のレジスタが前記ストローブ信号により指定されたタイミングで前記コンパレータの比較結果を取り込んで記憶し、２段目以降のレジスタが前記ストローブ信号により指定されたタイミングで前段のレジスタに記憶された比較結果を取り込んで記憶する比較結果記憶部と
   を有し、
   前記ビット決定部は、前記比較結果記憶部に記憶された前記複数のタイミングのそれぞれにおける前記比較結果に基づいて、前記変換対象ビットの値を決定する
   請求項１に記載のＡＤ変換器。
7. 前記タイミング制御部は、前記デジタル出力信号の所定ビットの変換期間中のタイミング数を、当該所定ビットより上位のビットの変換期間中のタイミング数よりも多くする
   請求項６に記載のＡＤ変換器。
8. 前記比較部は、前記変換期間中における複数のタイミングを、乱数に基づき決定する
   請求項１に記載のＡＤ変換器。
9. アナログ入力信号をデジタル化したデジタル出力信号を出力するＡＤ変換器であって、
   前記アナログ入力信号と、指定されたデジタルの閾値データに応じたアナログ閾値とをそれぞれ比較する複数の比較器と、
   前記複数の比較器に互いに異なる閾値データを供給して得られた複数の比較結果に基づいて、前記デジタル出力信号における予め定められたビット数分の上位フィールドに対応するデータ値を絞り込む上位フィールド決定部と、
   前記上位フィールドより下位側の予め定められたビット数分の下位フィールドに対応するデータ値の複数の候補値を、前記複数の比較器を用いて算出する下位フィールド算出部と、
   前記複数の候補値に基づいて、前記下位フィールドに対応するデータ値を決定する下位フィールド決定部と、
   下位フィールドに対応するデータ値の複数の候補値を算出する場合において、前記複数の比較器のうちの第１の比較器を１ビット分の値を決定する変換期間中における第１タイミングにおいて前記アナログ入力信号と前記アナログ閾値とを比較させ、前記複数の比較器のうちの第２の比較器を当該変換期間中における前記第１タイミングとは異なる第２タイミングにおいて前記アナログ入力信号と前記アナログ閾値とを比較させるタイミング制御部と
   を備えるＡＤ変換器。
10. アナログ入力信号をデジタル化したデジタル出力信号を出力するＡＤ変換方法であって、
    前記デジタル出力信号の上位ビットから下位ビットへと順番に変換対象ビットを選択し、
    前記変換対象ビットの０および１の境界値を表す閾値データを、前記変換対象ビットより上位のビットの決定済みの値に基づいて決定し、
    前記閾値データをＤＡ変換してアナログ閾値を生成し、
    前記変換対象ビットの値を決定する変換期間中における異なる複数のタイミングで、前記アナログ入力信号と前記アナログ閾値とを比較し、それぞれのタイミングにおいて比較された複数の比較結果を出力し、
    前記複数の比較結果に基づき前記変換対象ビットの値を決定する
    ＡＤ変換方法。
11. アナログ入力信号をデジタル化したデジタル出力信号を出力するＡＤ変換方法であって、
    前記アナログ入力信号と、指定されたデジタルの閾値データに応じたアナログ閾値とをそれぞれ比較する複数の比較器に、互いに異なる閾値データを供給して得られた複数の比較結果に基づいて、前記デジタル出力信号における予め定められたビット数分の上位フィールドに対応するデータ値を絞り込み、
    前記上位フィールドより下位側の予め定められたビット数分の下位フィールドに対応するデータ値の複数の候補値を、前記複数の比較器を用いて算出し、
    前記複数の候補値に基づいて、前記下位フィールドに対応するデータ値を決定し、
    下位フィールドに対応するデータ値の複数の候補値を算出する場合において、前記複数の比較器のうちの第１の比較器を１ビット分の値を決定する変換期間中における第１タイミングにおいて前記アナログ入力信号と前記アナログ閾値とを比較させ、前記複数の比較器のうちの第２の比較器を当該変換期間中における前記第１タイミングとは異なる第２タイミングにおいて前記アナログ入力信号と前記アナログ閾値とを比較させる
    ＡＤ変換方法。

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