TW202025639A - 連續漸進式類比數位轉換器及其控制方法 - Google Patents

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一種連續漸進式類比數位轉換器具有一電容陣列、一比較器及一SAR邏輯電路，該SAR邏輯電路具有N位元個暫存單元，該連續漸進式類比數位轉換器之控制方法於一轉換週期中將該比較器輸出之複數個比較訊號存入該些暫存單元中，並在該轉換週期結束時將該些暫存單元所儲存之複數個數位訊號輸出並重置該些暫存單元，由於重置之該些暫存單元的位元數量可為N或為小於N的一正整數M，而可減少重置時間以提高該連續漸進式類比數位轉換器的取樣速率。

Description

連續漸進式類比數位轉換器及其控制方法
本發明是關於一種類比數位轉換器，特別是關於一種連續漸進式類比數位轉換器及其控制方法。
類比數位轉換器用以將類比訊號轉換為數位訊號，而可在電子計算機中進行分析或運算，為數位化之現代不可或缺的電子電路。其中，連續漸進式類比數位轉換器具有低功耗及高準確度的特點，成為了目前類比數位轉換器的發展重點。連續漸進式類比數位轉換器具有一取樣電容陣列、一比較器及一SAR邏輯控制電路，該取樣電容陣列用以對類比訊號進行取樣及維持，該比較器則用以比對該取樣電容陣列之電位而輸出一比較訊號，該SAR邏輯控制電路接收該比較訊號並透過複數個暫存單元儲存該些比較訊號而輸出一數位訊號。但由於在一轉換週期後須將該些暫存單元重置，才可在下一週期中進行該些比較訊號的儲存，使得連續漸進式類比數位轉換器取樣速率因重置時間而受限。
本發明的主要目的在於藉由連續漸進式類比數位轉換器及其控制方法減少一轉換週期所需重置之暫存單元的位元數，而可提昇連續漸進式類比數位轉換器的取樣速率。
本發明之一種連續漸進式類比數位轉換器的控制方法包含提供一連續漸進式類比數位轉換器，該連續漸進式類比數位轉換器具有一電容陣列、一比較器及一SAR邏輯電路，其中該比較器電性連接該電容陣列，該SAR邏輯電路電性連接該比較器，該SAR邏輯電路具有N位元個暫存單元，於一轉換週期中將該比較器輸出之複數個比較訊號存入該些暫存單元中，以及於該轉換週期結束時將該些暫存單元所儲存之複數個數位訊號輸出並重置該些暫存單元，其中被重置之該些暫存單元的位元數量為N或為小於N的一正整數M。
本發明之一種連續漸進式類比數位轉換器包含一電容陣列、一比較器及一SAR邏輯電路，該電容陣列具有一正極電容串及一負極電容串，該比較器具有一正極輸入端、一負極輸入端及一輸出端，該正極電容串電性連接該正極輸入端，該負極電容串電性連接該負極輸入端，該輸出端用以輸出一比較訊號，該SAR邏輯電路電性連接該比較器以接收該比較訊號，該SAR邏輯電路具有N位元個暫存單元，該些暫存單元用以在一轉換週期中儲存該比較訊號，而輸出一數位訊號，其中於該轉換週期結束時，該些暫存單元重置，而被重置之該些暫存單元的位元數量為N或為小於N的一正整數M。
本發明之該連續漸進式類比數位轉換器在轉換週期結束時可選擇性地重置所有的暫存單元或是僅重置局部的暫存單元，而可大幅地降低所需的重置時間，而提高該連續漸進式類比數位轉換器的取樣速率。
請參閱第1圖，其為本發明之一實施例，一種連續漸進式類比數位轉換器之控制方法10，其包含「提供連續漸進式類比數位轉換器11」、「初始化步驟12」、「類比數位轉換13」及「輸出及重置步驟14」。
請參閱第1及2圖，於步驟11中提供一連續漸進式類比數位轉換器100，該連續漸進式類比數位轉換器100具有一電容陣列110、一比較器120及一SAR邏輯電路130。在本實施例中，該電容陣列110具有一正極電容串111、一負極電容串112、一正極開關串113、一負極開關串114及一取樣開關115，該正極電容串111及該負極電容串112電性連接該取樣開關115，該正極開關串113電性連接該正極電容串111，該負極開關串114電性連接該負極電容串112。其中，該取樣開關115導通時，該正極電容串111之一端由該取樣開關115接收一第一類比訊號Vip，該負極電容串112之一端由該取樣開關115接收一第二類比訊號Vin，而該正極電容串111及該負極電容串112之另一端則選擇性地經由該正極開關串113及該負極開關串114接收一參考電壓Vref或接地。在本實施例中，該正極電容串111及該負極電容串112分別具有8個電容，使該連續漸進式類比數位轉換器100具有8個位元的解析度，但8位元之解析度並非本發明之所限，在其他實施例，視其使用領域對解析度的需求，該正極電容串111及該負極電容串112亦可具有較多或較少的電容數。
請參閱第2圖，該比較器120具有一正極輸入端121、一負極輸入端122及一輸出端123，該正極電容串111電性連接該正極輸入端121，該負極電容串112電性連接該負極輸入端122，其中，該正極輸入端121接收該正極電容串111儲存之電位，該負極輸入端122接收該負極電容串112儲存之電位，且該比較器120比較該兩個電位的大小，而由該輸出端123輸出一比較訊號comp。
請參閱第2圖，該SAR邏輯電路130電性連接該比較器120以接收該比較訊號comp，請參閱第3、4及5圖，該SAR邏輯電路130具有一位移暫存器串131、一儲值暫存器串132、一重置暫存器133、一電位比較單元134及一前一轉換週期訊號暫存器135。
請參閱第3圖，該位移暫存器串131具有複數個位移暫存器131a，該儲值暫存器串132具有複數個儲值暫存器132a，在本實施例中，該位移暫存器串131及該儲值暫存器串132分別具有8位元個該位移暫存器131a及8位元個該儲值暫存器132a，第3圖由左至右分別為第7至第0位元，其中，各位元之該位移暫存器131a用以輸出一設置訊號至各位元之儲值暫存器132a，以逐步地開啟各位元的該儲值暫存器132a儲存該比較器120輸出之各位元的該比較訊號comp，且各位元之該儲值暫存器132a輸出各位元之該數位訊號D0~D7，而最末兩個暫存器則用以結束該比較訊號comp的儲存並告知後續電路取出該些數位訊號D0~D7。後續電路取出該些數位訊號D0~D7後須將該儲值暫存器132a重置，以在下一個轉換週期中正確地儲存資料，在本實施例中，前4位元之該位移暫存器131a及該儲值暫存器132a是接收一前重置訊號front，後4位元之該位移暫存器131a及該儲值暫存器132a是接收一後重置訊號back，透過該前重置訊號front及該後重置訊號back的同步或不同步，而可選擇性地將所有8位元之該位移暫存器131a及該儲值暫存器132a重置，或是僅將4位元的該位移暫存器131a及該儲值暫存器132a重置，以減少該些暫存器所需的重置時間。該重置暫存器133用以輸出一位元重置訊號，使得該儲值暫存器串132可由第3位元之該儲值暫存器132a儲存該比較器120之該比較訊號comp。在其他實施例中，局部重置之該位移暫存器131a及該儲值暫存器132a的數量可依需求改變，例如在類比訊號振幅較小的領域中，能設定較少的局部位元重置數量，相對地，在類比訊號振幅較大的領域中，能設定較多的局部位元重置數量。
請參閱第4及5圖，該電位比較單元134用以比對兩個轉換週期的前4個位元之數位訊號D0~D3是否相同，以判定下一轉換週期是將所有8位元的該位移暫存器131a及該儲值暫存器132a重置或是僅將局部4位元的該位移暫存器131a及該儲值暫存器132a重置，在本實施例中，該電位比較單元134具有4個反互斥或閘134a及一及閘134b，各該反互斥或閘134a電性連接第0至第3位元的該儲值暫存器132a及該前一轉換週期訊號暫存器135，該前一轉換週期訊號暫存器135電性連接第0至第3位元的該儲值暫存器132a，以儲存前一轉換週期之第0至第3位元的該數位訊號，各該反互斥或閘134a輸出一邏輯訊號same0~3，該及閘134b電性連接該些反互斥或閘134a以接收該些邏輯訊號same0~3，且該及閘134b輸出一判斷訊號same，而當各該反互斥或閘134a輸出之該邏輯訊號same0~3皆為高電位時，表示著兩個轉換週期前4位元的數位訊號相同，使得該判斷訊號same也為高電位。
請再參閱第1圖，該連續漸進式類比數位轉換器100於類比數位轉換前，先於步驟12中重置該SAR邏輯電路130中所有的該暫存單元，讓該SAR邏輯電路130於後續之轉換週期中正確地進行數據的儲存。
請參閱第1、2及3圖，於步驟13中將類比訊號於一轉換週期中轉換為數位訊號，首先，該取樣開關115先導通，該第一類比訊號Vip及該第二類比訊號Vin分別儲存於該正極電容串111及該負極電容串112上，接著該取樣開關115截止，並藉由該正極開關串113及該負極開關串114分別將該正極電容串111及該負極電容串112連接至該參考電壓Vref或接地，使該正極電容串111及該負極電容串112儲存之電荷重新分佈，再透過該比較器120比對該正極電容串111及該負極電容串112的電位大小並輸出該比較訊號comp且儲存於該儲值暫存器132a中。接著進行該正極開關串113及該負極開關串114的切換並配合該正極電容串111及該負極電容串112之各個電容的電容值，讓該正極電容串111及該負極電容串112於每個比較位元的電位變化符合二分搜尋法，而可在一個轉換週期中得到8位元的該數位訊號。其中對該正極開關串113及該負極開關串114控制，使其電位變化符合二分搜尋法的控制步驟為連續漸進式類比數位轉換器的習知技術，於此並不贅述。
請參閱第1圖，在步驟14中，該轉換週期結束時將該些儲值暫存器132a儲存之複數個數位訊號D0~D7輸出並重置該些位移暫存器131a及該些儲值暫存器132a。請參閱第6圖，由於類比訊號之電位變化時，可能只會讓位元較低的數位訊號改變，例如00000000至00001111、00010000至00011111…等等區域都只有第0至第3位元的數位訊號改變，因此，請參閱第3、4及5圖，在本實施例中，在重置訊號前，該電位比較單元134比較第0至3位元的該些儲值暫存器132a儲存之該些數位訊號D0~D3與前一轉換週期之第0至3位元的該暫存單元輸出之該些數位訊號D0~D3是否相同，若不同則代表兩個轉換週期之間僅有低位元的數位訊號改變，因此，在此狀況下僅須重置4位元的該些位移暫存器131a及該些儲值暫存器132a，而只需要一半的重置時間T/2。若相同則表示兩個轉換週期之間的數位訊號是相同地，代表著第0至3位元的該數位訊號需要進位至第4位元或是第4位元需要退位，因此，須重置8位元的該些位移暫存器131a及該些儲值暫存器132a，在下一個轉換週期中重新儲存8個位元的該數位訊號，而需要一整個重置時間T，由此可知，該連續漸進式類比數位轉換器100在兩個轉換週期之間的前4位元之數位訊號不相同時，藉由僅重置局部之該暫存單元的作法，確實可減少該SAR邏輯電路130所需的重置時間。
本發明之該連續漸進式類比數位轉換器100在轉換週期結束時可選擇性地重置所有的暫存單元或是僅重置局部的暫存單元，而可大幅地降低所需的重置時間，而提高該連續漸進式類比數位轉換器100的取樣速率。
本發明之保護範圍當視後附之申請專利範圍所界定者為準，任何熟知此項技藝者，在不脫離本發明之精神和範圍內所作之任何變化與修改，均屬於本發明之保護範圍。
100:連續漸進式類比數位轉換器 110:電容陣列 111:正極電容串 112:負極電容串 113:正極開關串 114:負極開關串 115:取樣開關 120:比較器 121:正極輸入端 122:負極輸入端 123:輸出端 130:SAR邏輯電路 131:位移暫存器串 131a:位移暫存器 132:儲值暫存器串 132a:儲值暫存器 133:重置暫存器 134:電位比較單元 134a:反互斥或閘 134b:及閘 135:前一轉換週期訊號暫存器 Vip:第一類比訊號 Vin:第二類比訊號 Vref:參考電壓 comp:比較訊號 front:前重置訊號 back:後重置訊號 same0~3:邏輯訊號 same:判斷訊號 10:連續漸進式類比數位轉換器之控制方法 11:提供連續漸進式類比數位轉換器 12:初始化步驟 13:類比數位轉換 14:輸出及重置步驟
第1圖： 依據本發明之一實施例，一種連續漸進式類比數位轉換器之控制方法的流程圖。 第2圖： 依據本發明之一實施例，一連續漸進式類比數位轉換器的電路圖。 第3圖： 依據本發明之一實施例，一SAR邏輯電路的電路圖。 第4圖： 依據本發明之一實施例，一電位比較單元的電路圖。 第5圖： 依據本發明之一實施例，一前一轉換週期訊號暫存器的電路圖。 第6圖： 數位訊號之各位元變化的示意圖。
10:連續漸進式類比數位轉換器之控制方法
11:提供連續漸進式類比數位轉換器
12:初始化步驟
13:類比數位轉換
14:輸出及重置步驟

Claims (9)

  1. 一種連續漸進式類比數位轉換器的控制方法，其包含： 提供一連續漸進式類比數位轉換器，該連續漸進式類比數位轉換器具有一電容陣列、一比較器及一SAR邏輯電路，該比較器電性連接該電容陣列，該SAR邏輯電路電性連接該比較器，其中該SAR邏輯電路具有N位元個暫存單元； 於一轉換週期中將該比較器輸出之複數個比較訊號存入該些暫存單元中；以及 於該轉換週期結束時將該些暫存單元所儲存之複數個數位訊號輸出並重置該些暫存單元，其中被重置之該些暫存單元的位元數量為N或為小於N的一正整數M。
  2. 如申請專利範圍第1項所述之連續漸進式類比數位轉換器的控制方法，其中該SAR邏輯電路具有一電位比較單元，該電位比較單元於該轉換週期結束時比較前M位元的該暫存單元儲存之該些數位訊號與前一轉換週期之前M位元的該暫存單元儲存之該些數位訊號是否相同，若是則重置N位元個該暫存單元，若否則重置M位元個該暫存單元。
  3. 如申請專利範圍第2項所述之連續漸進式類比數位轉換器的控制方法，其中該電位比較單元具有M個反互斥或閘及一及閘，各該反互斥或閘電性連接各該暫存單元及一前一轉換週期訊號暫存器，且各該反互斥或閘輸出一邏輯訊號，該及閘電性連接該些反互斥或閘以接收該些邏輯訊號，且該及閘輸出一判斷訊號。
  4. 如申請專利範圍第1或2項所述之連續漸進式類比數位轉換器的控制方法，其中該SAR邏輯電路具有一位移暫存器串、一儲值暫存器串及一重置暫存器，該位移暫存器串具有複數個位移暫存器，該儲值暫存器串具有複數個儲值暫存器，各該位移暫存器用以產生複數個位移訊號至該儲值暫存器，使各該儲值暫存器儲存各該比較訊號，該重置暫存器電性連接第M位元之該位移暫存器，其中，當被重置之該些暫存單元的位元數量為M時，該重置暫存器輸出一控制訊號至第M位元之該位移暫存器，使第M位元之該位移暫存器輸出該位移訊號至第M位元之該儲值暫存器。
  5. 如申請專利範圍第1項所述之連續漸進式類比數位轉換器的控制方法，其中於該轉換週期前另包含有一初始化步驟，以重置該SAR邏輯電路中所有的該暫存單元。
  6. 一種連續漸進式類比數位轉換器，其包含： 一電容陣列，具有一正極電容串及一負極電容串； 一比較器，具有一正極輸入端、一負極輸入端及一輸出端，該正極電容串電性連接該正極輸入端，該負極電容串電性連接該負極輸入端，該輸出端用以輸出一比較訊號；以及 一SAR邏輯電路，電性連接該比較器以接收該比較訊號，該SAR邏輯電路具有N位元個暫存單元，該些暫存單元用以在一轉換週期中儲存該比較訊號，而輸出一數位訊號，其中於該轉換週期結束時，該些暫存單元重置，而被重置之該些暫存單元的位元數量為N或為小於N的一正整數M。
  7. 如申請專利範圍第6項所述之連續漸進式類比數位轉換器，其中該SAR邏輯電路具有一電位比較單元，該電位比較單元於該轉換週期結束時比較前M位元的該暫存單元儲存之該些數位訊號與前一轉換週期之前M位元的該暫存單元儲存之該些數位訊號是否相同，若是則重置N位元個該暫存單元，若否則重置M位元個該暫存單元。
  8. 如申請專利範圍第7項所述之連續漸進式類比數位轉換器，其中該電位比較單元具有M個反互斥或閘及一及閘，各該反互斥或閘電性連接各該暫存單元及一前一轉換週期訊號暫存器，且各該反互斥或閘輸出一邏輯訊號，該及閘電性連接該些反互斥或閘以接收該些邏輯訊號，且該及閘輸出一判斷訊號。
  9. 如申請專利範圍第6或7項所述之連續漸進式類比數位轉換器，其中該SAR邏輯電路具有一位移暫存器串、一儲值暫存器串及一重置暫存器，該位移暫存器串具有複數個位移暫存器，該儲值暫存器串具有複數個儲值暫存器，各該位移暫存器用以產生複數個位移訊號至該儲值暫存器，使各該儲值暫存器儲存各該比較訊號，該重置暫存器電性連接第M位元之該位移暫存器，其中，當被重置之該些暫存單元的位元數量為M時，該重置暫存器輸出一控制訊號至第M位元之該位移暫存器，使第M位元之該位移暫存器輸出該位移訊號至第M位元之該儲值暫存器。
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