KR20090073137A - Ａｄ 변환기, ａｄ 변환방법, ａｄ 변환 프로그램 및 제어장치 - Google Patents

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Abstract

아날로그 입력 신호(VIN)를 디지털화한 디지털 출력 신호를 출력하는 AD 변환기(10)에 있어서, 아날로그 입력 신호(VIN)와 지정된 디지털의 역치 데이터에 따른 아날로그 역치를 각각 비교하는 복수의 비교기(14), 복수의 비교기(14)에 서로 다른 역치 데이터를 공급해 얻을 수 있던 복수의 비교 결과에 기초하여 디지털 출력 신호에 있어서의 상위 필드에 대응하는 데이터값을 한정하는 상위 필드 결정부(18), 상위 필드보다 하위측의 하위 필드에 대응하는 데이터값의 복수의 후보값을 복수의 비교기를 이용해 산출하는 하위 필드 산출부(20), 및 복수의 후보값에 기초하여 하위 필드에 대응하는 데이터값을 결정하는 하위 필드 결정부(22)를 포함하는 AD 변환기(10)를 제공한다.
Figure P1020097007079
AD 변환 장치, AD 변환 방법, 아날로그 입력 신호, 디지털 출력 신호

Description

ＡＤ 변환기, ＡＤ 변환방법, ＡＤ 변환 프로그램 및 제어장치{A/D CONVERTER, A/D CONVERTING METHOD, A/D CONVERTING PROGRAM AND CONTROL APPARATUS}
본 발명은, AD 변환기, AD 변환방법, AD 변환프로그램 및 제어장치에 관한 것이다. 특히 본 발명은, 아날로그 입력 신호를 디지털화한 디지털 출력 신호를 출력하는 AD 변환기, AD 변환방법, AD 변환 프로그램 및 제어장치에 관한 것이다. 본 출원은 아래와 같은 미국 출원에 관련한다. 문헌의 참조에 의한 편입이 인정되는 지정국에 대해서는 아래와 같은 출원에 기재된 내용을 참조에 의해 본 출원에 편입하고, 본 출원의 일부로 한다.
1. 미국 특허 출원 11/520436 출원일 2006년 9월 13일
AD 변환기는 아날로그 신호를 디지털 신호로 변환한다. AD 변환기는 1 클록으로 1 비트씩으로 양자화하는 싱글 비트 방식, 및, 1 클록으로 복수 비트를 양자화하는 다비트 방식에 분류된다. 싱글 비트 방식의 AD 변환기로서 예를 들어 연속 비교형 AD 변환기(예를 들어, 비특허 문헌 1, 2, 3 참조) 및 ΔΣ형태 AD 변환기가 알려져 있다. 다비트 방식의 AD 변환기로서 예를 들어 플래시형 AD 변환기가 알려져 있다.
[비특허 문헌 1] Ricardo E. Suarez, Paul R. Gray and David A. Hodges, "An All-MOS Charge-Redistribution A/D Conversion Technique", IEEE International Solid-State Circuits Conference, 1974, P. 194-195, 248
[비특허 문헌 2] James McCreary and Paul R. Gray, "A High-Speed, All-MOS Successive-Approximation Weighted Capacitor A/D Conversion Technique", IEEE International Solid-State Circuits Conference, 1975, P. 38-39, 211
[비특허 문헌 3] JAMES L. McCREARY and PAUL R. GRAY, "All-MOS Charge Redistribution Analog-to-Digital Conversion Techniques - Part 1", IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL. SC-10, NO. 6, DECEMBER 1975, P. 371-379
[발명이 이루고자 하는 과제]
그런데, 다비트 방식의 AD 변환기는, 싱글 비트 방식의 AD 변환기에 비해 변환 시간이 짧다. 그러나, 다비트 방식의 AD 변환기는 고분해능을 실현하는 경우 회로 규모가 커진다. 한편, 싱글 비트 방식의 AD 변환기는 다비트 방식의 AD 변환기에 비해 회로 규모가 작다. 그러나, 싱글 비트 방식의 AD 변환기는 임의의 분해능을 실현하는 경우 1 비트 단위로 변환하므로 변환 시간이 길어진다.
더하여, 다비트 방식의 AD 변환기 및 싱글 비트 방식의 AD 변환기는 모두 고분해능을 실현하는 경우에, 양자화 폭이 좁아져 잡음에 대한 우도(尤度)가 적게 되므로 정밀도가 나빠진다. 이것을 해결하는 것을 목적으로 입력 신호를 연산 증폭기에 의해 증폭했을 경우, 다비트 방식 및 싱글 비트 방식의 AD 변환기는 소비 전력이 증가하며 정밀도가 연산 증폭기의 특성에 의존한다.
여기에서, 본 발명은 상기의 과제를 해결할 수 있는 AD 변환기, AD 변환방법, AD 변환프로그램 및 제어장치를 제공하는 것을 목적으로 한다. 이 목적은 청구의 범위에 있어서의 독립항에 기재된 특징의 조합에 의해 달성된다. 또한, 종속항은 본 발명의 더욱 유리한 구체적인 예를 규정한다.
[과제를 해결하기 위한 수단]
즉, 본 발명의 제1 형태에 따르면, 아날로그 입력 신호를 디지털화한 디지털 출력 신호를 출력하는 AD 변환기에 있어서, 아날로그 입력 신호와 지정된 디지털의 역치 데이터에 따른 아날로그 역치를 각각 비교하는 복수의 비교기, 복수의 비교기에 서로 다른 역치 데이터를 공급해 얻을 수 있던 복수의 비교 결과에 기초하여 디지털 출력 신호에 있어서의 상위 필드에 대응하는 데이터값을 한정하는 상위 필드 결정부, 상위 필드보다 하위측의 하위 필드에 대응하는 데이터값의 복수의 후보값을 복수의 비교기를 이용해 산출하는 하위 필드 산출부, 및 복수의 후보값에 기초하여 하위 필드에 대응하는 데이터값을 결정하는 하위 필드 결정부를 포함하는 AD 변환기를 제공한다.
하위 필드 산출부는, 하위 필드에 대응하는 데이터값의 후보값을 복수의 비교기를 분할한 복수의 그룹의 각각을 이용해 병렬로 산출하여도 된다. 상위 필드 결정부는, 상위 필드에 대응하는 데이터값이 서로 다른 역치 데이터를 복수의 비교기의 각각에 대해 병렬에 공급하고 아날로그 입력 신호가 해당 역치 데이터에 따른 아날로그 값 이상이라는 비교 결과를 생성한 최대의 역치 데이터와 아날로그 입력 신호가 해당 역치 데이터에 따른 아날로그 값 미만이라는 비교 결과를 생성한 최소의 역치 데이터와의 사이의 데이터값으로 상위 필드의 데이터값을 한정하는 상위 결정 페이즈를 적어도 1회 수행하고 상위 필드의 데이터값을 하나의 값으로 결정하여도 된다.
복수의 비교기를 하나씩 분할한 복수의 그룹의 각각에 있어서, 하위 필드 산출부는, 상위 필드 결정부가 결정한 데이터값을 상위 필드의 데이터값으로 하고 0을 하위 필드의 데이터값으로 한 후보값의 초기값을 설정하고, 하위 필드의 최상위 비트로부터 최하위 비트까지의 각 비트에 대하여 최상위 비트로부터 순서로 후보값에 있어서의 해당 비트를 1으로 한 역치 데이터를 해당 그룹의 비교기에 공급하고 아날로그 입력 신호가 역치 데이터에 따른 아날로그 역치 이상의 경우에 후보값의 해당 비트를 1로 하고 아날로그 역치 미만의 경우에 후보값의 해당 비트를 0으로서 후보값을 갱신하고, 하위 필드의 최하위 비트까지 후보값을 갱신한 결과 얻을 수 있는 후보값을 하위 필드 결정부에 공급하여도 된다.
복수의 비교기를 2이상씩으로 분할한 복수의 그룹의 각각에 있어서, 하위 필드 산출부는, 하위 필드에 대응하는 데이터값이 서로 다른 역치 데이터를 복수의 비교기의 각각에 대해 병렬에 공급하고, 아날로그 입력 신호가 해당 역치 데이터에 따른 아날로그 값 이상이라는 비교 결과를 생성한 최대의 역치 데이터와 아날로그 입력 신호가 해당 역치 데이터에 따른 아날로그 값 미만이라는 비교 결과를 생성한 최소의 역치 데이터와의 사이의 데이터값으로 하위 필드의 데이터값의 후보값을 한정하는 하위 결정 페이즈를 적어도 1회 수행함으로써 디지털 출력 신호의 하위 필드의 데이터값을 한정하고 하위 필드의 데이터값을 하나의 값으로 결정하여도 된다.
복수의 후보값의 각각에 있어서, 하위 필드 산출부는 복수의 비교기에 서로 다른 역치 데이터를 공급해 얻을 수 있던 복수의 비교 결과에 기초하여 하위 필드에 대응하는 데이터값을 한정하는 하위 결정 페이즈를 적어도 1회 수행하고, 해당 후보값의 하위 필드의 데이터값을 하나의 값으로 결정하여도 좋다.
하위 필드 결정부는, 복수의 후보값의 평균값을 하위 필드의 데이터값으로서 결정하여도 된다. 하위 필드 결정부는, 복수의 후보값 가운데 복수의 후보값의 평균값과의 차이가 미리 정해진 최대 오차값 이하인 적어도 1개의 후보값의 평균값을 하위 필드의 데이터값으로서 결정하여도 된다. AD 변환기는, 상위 필드 및 하위 필드의 데이터값의 결정에 선행하여 복수의 비교기의 적어도 1개에 아날로그 역치 0을 지정하는 역치 데이터를 공급하고 아날로그 입력 신호의 부호를 결정하는 부호 결정부를 더 포함하여도 된다.
AD 변환기는, 디지털 출력 신호의 상위 필드의 비트 수 및 하위 필드의 비트 수를 설정 하는 비트 수 설정부를 더 포함한다. 비트 수 설정부는 이미 출력된 샘플링의 디지털 출력 신호의 하위 필드의 복수의 후보값에 기초하여 상위 필드의 비트 수 및 하위 필드의 비트 수를 변경한다.
본 발명의 제2 형태에 따르면, 아날로그 입력 신호를 디지털화한 디지털 출력 신호를 출력하는 AD 변환 방법에 있어서, 아날로그 입력 신호와 지정된 디지털의 역치 데이터에 따른 아날로그 역치를 각각 비교하는 복수의 비교기에 서로 다른 역치 데이터를 공급해 얻을 수 있던 복수의 비교 결과에 기초하여 디지털 출력 신호에 있어서의 상위 필드에 대응하는 데이터값을 한정하는 상위 필드 결정 단계, 상위 필드보다 하위측의 하위 필드에 대응하는 데이터값의 복수의 후보값을 복수의 비교기를 이용해 산출하는 하위 필드 산출 단계, 및 복수의 후보값에 기초하여 하위 필드에 대응하는 데이터값을 결정하는 하위 필드 결정 단계를 포함하는 AD 변환 방법을 제공한다.
본 발명의 제3 형태에 따르면, 아날로그 입력 신호를 디지털화한 디지털 출력 신호를 컴퓨터에 의해 산출하는 AD 변환 프로그램에 있어서, 해당 프로그램은, 컴퓨터를, 아날로그 입력 신호와 지정된 디지털의 역치 데이터에 따른 아날로그 역치를 각각 비교하는 복수의 비교기에, 서로 다른 역치 데이터를 공급해 얻을 수 있던 복수의 비교 결과에 기초하여 디지털 출력 신호에 있어서의 상위 필드에 대응하는 데이터값을 한정하는 상위 필드 결정부, 상위 필드보다 하위측의 하위 필드에 대응하는 데이터값의 복수의 후보값을 복수의 비교기를 이용해 산출하는 하위 필드 산출부, 및 복수의 후보값에 기초하여 하위 필드에 대응하는 데이터값을 결정하는 하위 필드 결정부로 기능시키는 AD 변환프로그램을 제공한다.
본 발명의 제4의 형태에 따르면, 아날로그 입력 신호를 디지털화한 디지털 출력 신호를 출력하는 AD 변환기를 제어하는 제어장치에 있어서, 아날로그 입력 신호와 지정된 디지털의 역치 데이터에 따른 아날로그 역치를 각각 비교하는 복수의 비교기에 서로 다른 역치 데이터를 공급해 얻을 수 있던 복수의 비교 결과에 기초하여 디지털 출력 신호에 있어서의 상위 필드에 대응하는 데이터값을 한정하는 상위 필드 결정부, 상위 필드보다 하위측의 하위 필드에 대응하는 데이터값의 복수의 후보값을 복수의 비교기를 이용해 산출하는 하위 필드 산출부, 및 복수의 후보값에 기초하여 하위 필드에 대응하는 데이터값을 결정하는 하위 필드 결정부를 포함하는 제어장치를 제공한다.
또한, 상기 발명의 개요는 본 발명이 필요로 하는 특징의 모두를 열거한 것이 아니며, 이들 특징군의 서브 콤비네이션도 또 발명이 될 수 있다.
도 1은 본 실시 형태에 관한 AD 변환기(10)의 구성을 나타낸다.
도 2는 본 실시 형태에 관한 비교기(14)의 구성의 일례를 나타낸다.
도 3은 본 실시 형태에 관한 AD 변환기(10)에 의한 아날로그 디지털 처리의 각 단계를 나타낸다.
도 4는 상위 필드 결정 단계(S2)에서 복수의 비교기(14)에 대해서 다비트 변환 처리를 실행시키고 하위 필드 결정 단계(S3)에서 복수의 비교기(14)의 각각에 대해 순차 비교 처리를 실행시켰을 경우에 있어서의 AD 변환기(10)에 의한 변환 처리의 일례를 나타낸다.
도 5는 하위 필드 결정 단계(S3)에서의 변형예를 나타낸다.
도 6은 상위 1번째 비트로부터 상위 4번째 비트까지의 4비트를 상위 필드 결정 단계(제1 상위 결정 페이즈)에서 다비트 변환 처리에 의해 변환한 일례를 나타낸다.
도 7은 상위 5번째 비트로부터 상위 8번째 비트까지의 4비트를 상위 필드 결정 단계(제2 상위 결정 페이즈)에서 다비트 변환 처리에 의해 변환한 일례를 나타낸다.
도 8은 상위 9번째 비트의 1 비트를 하위 필드 결정 단계에서 순차 비교 처리를 복수 병행한 변환의 일례를 나타낸다.
도 9는 상위 10번째 비트(최하위 비트)의 1 비트를 하위 필드 결정 단계에서 순차 비교 처리를 복수 병행한 변환의 일례를 나타낸다.
도 10은 본 실시 형태의 변형예에 관한 AD 변환기(10)의 구성을 나타낸다.
도 11은 변형예에 관한 AD 변환기(10)의 상위 필드 결정부(18) 또는 하위 필드 산출부(20)에 의한 오버레인지 비교 처리의 일례를 나타낸다.
도 12는 본 발명의 실시 형태에 관한 컴퓨터(1900)의 하드웨어 구성의 일례를 나타낸다.
이하, 발명의 실시 형태를 통해서 본 발명을 설명하지만, 이하의 실시 형태는 청구의 범위에 따른 발명을 한정하는 것이 아니며 또한 실시 형태에서 설명되는 특징의 조합의 모두가 발명의 해결 수단에 필수적인 것은 아니다.
도 1은 본 실시 형태에 관한 AD(ANALOG TO DIGITAL) 변환기(10)의 구성을 나타낸다. AD 변환기(10)는, 아날로그 입력 신호를 디지털화한 디지털 출력 신호를 출력한다. 본 실시 형태에 대해 AD 변환기(10)는 아날로그 입력 신호의 전압 값(VIN)을 소정의 변환 주기 마다 소정 개수의 비트의 데이터값으로 변환한다.
AD 변환기(10)는 샘플링 홀딩부(12)와 복수의 비교기(14), 선택부(16), 상위 필드 결정부(18), 하위 필드 산출부(20), 하위 필드 결정부(22), 기억부(24), 및 역치 제어부(26)를 포함한다. 샘플링 홀딩부(12)는 샘플링 홀딩 신호에 따라 아날로그 입력 신호를 샘플링하고 샘플링한 아날로그 입력 신호를 홀딩한다. 샘플링 홀딩부(12)는 일례로서 아날로그 입력 신호의 전압값(VIN)을 커패시터에 의해 샘플링하고, 커패시터에 의해 샘플링된 아날로그 입력 신호의 전압값(VIN)을 일정 기간 홀딩하여도 된다.
복수의 비교기(14)의 각각은 샘플링 홀딩부(12)에 의해 홀딩된 아날로그 입력 신호와 역치 제어부(26)에 의해 지정된 디지털의 역치 데이터에 따른 아날로그 역치를 비교한다. 복수의 비교기(14)의 각각은 일례로서 디지털 출력 신호의 데이터값과 같은 비트 수(예를 들어, n 비트(n는 2이상의 정수))를 가지는 역치 데이터에 의해 역치 전압이 지정되고, 지정된 역치 전압과 아날로그 입력 신호의 전압값(VIN)을 비교하여도 된다. 이 경우에, 복수의 비교기(14)의 각각은, 일례로서 DAC32와 비교 회로(34)를 포함하여도 된다. DAC32는 참조 신호의 전압값과 접지와의 사이를 실질적으로 균등한 간격으로 2n 단계로 분할한 복수의 전압 중 어느 1개의 전압을 지정된 역치 데이터에 따라 출력한다. 비교 회로(34)는 샘플링 홀딩부(12)에 의해 홀딩된 아날로그 입력 신호의 전압값(VIN)과 DAC32에 의해 출력된 역 치 전압을 비교한다. 본 실시 형태에 대해서는, 비교기(14)는 아날로그 입력 신호가 역치 데이터에 따라 아날로그 역치 이상인 비교 결과를 생성한 경우에는 L 논리(0)를 출력하고, 아날로그 입력 신호가 역치 데이터에 따라 아날로그 역치 미만인 비교 결과를 생성한 경우에는 H 논리(1)를 출력한다.
선택부(16)는 복수의 비교기(14)의 각각으로부터 출력된 복수의 비교 결과를 상위 필드 결정부(18) 및 하위 필드 산출부(20)에 공급한다. 상위 필드 결정부(18)는 복수의 비교기(14)에 서로 다른 역치 데이터를 공급해 얻은 복수의 비교 결과에 기초하여 디지털 출력 신호에서의 미리 정해진 비트수 분의 상위 필드에 대응하는 데이터값을 한정한다.
하위 필드 산출부(20)는 상위 필드 보다 하위측의 미리 정해진 비트수 분의 하위 필드에 대응하는 데이터값의 복수의 후보값을 복수의 비교기(14)를 이용해 산출한다. 하위 필드 산출부(20)는 일례로서 하위 필드에 대응하는 데이터값의 후보값을 복수의 비교기(14)를 분할한 복수의 그룹의 각각을 이용해 병렬로 산출하여도 된다. 하위 필드 결정부(22)는 복수의 후보값에 기초하여 하위 필드에 대응하는 데이터값을 결정한다.
기억부(24)는 상위 필드 결정부(18) 및 하위 필드 결정부(22)에 의해 결정된 디지털 출력 신호의 상위 필드 및 하위 필드의 데이터값을 기억한다. 역치 제어부(26)는 상위 필드 결정부(18) 및 하위 필드 산출부(20)의 제어에 따라 복수의 비교기(14)의 각각에 대해 지정해야 할 역치 데이터를 출력한다. 더하여, 역치 제어부(26)는 복수의 비교기(14)에 의한 비교 타이밍을 지정하는 스트로브 신호 및 샘 플링 홀딩부(12)에 의한 아날로그 입력 신호의 샘플링 타이밍 및 홀딩 타이밍을 지정하는 샘플링 홀딩 신호를 출력한다.
이상의 구성의 AD 변환기(10)는 1 샘플링 분의 변환 주기 내에서 2 단계의 변환 처리를 수행한다. 우선, AD 변환기(10)는 제1 단계에서 디지털 출력 신호에서 미리 정해진 비트수 분의 상위 필드에 대응하는 데이터값을 복수의 비교기(14)를 이용한 다비트 변환 처리에 의해 결정한다. 계속하여, AD 변환기(10)는 제2 단계에서 상위 필드보다 하위측의 미리 정해진 비트수 분의 하위 필드에 대응하는 데이터값을 순차 비교 처리를 복수 병행해 실행함으로써 복수의 후보값을 산출하고 이러한 복수의 후보값에 기초하여 1개의 데이터값을 결정한다.
더하여, 상위 필드는 하위 필드에 대해서 상대적으로 상위 비트에 위치하면 되고, 디지털 출력 신호의 모든 비트를 분할한 것 중 상위측의 필드에 한정되지 않는다. 유사하게, 하위 필드는, 상위 필드에 대해서 상대적으로 하위비트에 위치하면 되고, 디지털 출력 신호의 모든 비트를 분할한 것 중 하위측의 필드에 한정되지 않는다.
도 2는, 본 실시 형태에 관한 비교기(14)의 구성의 일례를 나타낸다. 비교기(14)는 일례로서 비교 회로(40), 샘플링 스위치(42), 제1 ~ 제n 커패시터(44-1 ~ 44-n), 제1 ~ 제n 입력 전환 스위치(46-1 ~ 46-n), 및 제1 ~ 제n 비트 스위치(48-1 ~ 48-n)를 포함하여도 된다. 덧붙여 n은 역치 데이터의 비트 수(2 이상의 정수)이다.
비교 회로(40)는 마이너스 입력 단자가 접지에 접속된다. 비교 회로(40)는 플러스 입력 단자에 인가된 전압이 마이너스 입력 단자에 인가된 전압(접지 전위) 이상의 경우에 H 논리(1)를 출력하고 플러스 입력 단자의 인가 전압이 마이너스 입력 단자에 인가된 전압(접지 전위) 미만의 경우에 L 논리(0)를 출력한다.
샘플링 스위치(42)는, 샘플링 홀딩 신호에 의해 샘플링이 지정되는 경우 비교 회로(40)의 플러스 입력 단자를 접지에 접속하고, 샘플링 홀딩 신호에 의해 홀딩이 지정되는 경우 비교 회로(40)의 플러스 입력 단자와 접지 사이를 개방한다.
제1 ~ 제n 커패시터(44-1 ~ 44-n)는 n 비트의 역치 데이터의 각 비트에 차례로 대응한다. 즉, 제1 커패시터(44-1)는 하위로부터 1번째 비트(최하위 비트)에 대응하고, 제2 커패시터(44-2)는 하위로부터 2번째 비트에 대응하고, 제3 커패시터(44-3)는 하위로부터 3번째 비트에 대응하고, …, 그리고, 제n 커패시터(44-n)는 하위로부터 n번째 비트(최상위 비트)에 대응한다. 제1 커패시터(44-1)는 용량이 소정치 C라 하고, 제2 커패시터(44-2)는 용량이 소정치 C의 20배(1배)인 20×C라 하고, 제3 커패시터(44-3)은 용량이 소정치 C의 21배인 21×C라 하고, 제4 커패시터(44-4)는 용량이 소정치 C의 22배의 22×C라 하고, …, 그리고, 제n 커패시터(44-n)는 용량이 소정치 C의 2n-1배의 2n-1×C라 한다. 제1 ~ 제n 커패시터(44-1 ~ 44-n)는 일단이 비교 회로(40)의 플러스 입력 단자에 접속된다.
제1 ~ 제n 입력 전환 스위치(46-1 ~ 46-n)는 제1 ~ 제n 커패시터(44-1 ~ 44-n)의 각각에 대응한다. 제1 ~ 제n 입력 전환 스위치(46-1 ~ 46-n)는 샘플링 홀딩 신호에 의해 샘플링이 지정되는 경우, 아날로그 입력 신호(VIN)를 제1 ~ 제n 커패시터(44-1 ~ 44-n)에서의 비교 회로(40)의 플러스 입력 단자에 접속되어 있지 않은 쪽의 단자(이하, 제1 ~ 제n 커패시터(44-1 ~ 44-n)의 타단이라고 한다)에 인가한다. 제1 ~ 제n 입력 전환 스위치(46-1 ~ 46-n)는 샘플링 홀딩 신호에 의해 홀딩이 지정되고 있는 경우, 참조 신호(VREF) 또는 접지 전위를 제1 ~ 제n 커패시터(44-1 ~ 44-n)의 타단에 인가한다.
제1 ~ 제n 비트 스위치(48-1 ~ 48-n)는 n 비트의 역치 데이터의 각 비트에 차례로 대응한다. 즉, 제1 비트 스위치(48-1)는 하위로부터 1번째 비트(최하위 비트)에 대응하고, 제2 비트 스위치(48-2)는 하위로부터 2번째 비트에 대응하고, 제3 비트 스위치(48-3)는 하위로부터 3번째 비트에 대응하고, …, 그리고, 제n 비트 스위치(48-n)는 하위로부터 n 번째 비트(최상위 비트)에 대응한다. 제1 ~ 제n 비트 스위치(48-1 ~ 48-n)의 각각은, 역치 데이터의 대응하는 비트가 H 논리(1)의 경우에는 참조 신호(VREF)를 대응하는 제1 ~ 제n 커패시터(44-1 ~ 44-n)의 타단에 인가한다. 제1 ~ 제n 비트 스위치(48-1 ~ 48-n)의 각각은 역치 데이터의 대응하는 비트가 L 논리(0)의 경우에는 접지 전위를 대응하는 제1 ~ 제n 커패시터(44-1 ~ 44-n)의 타단에 인가한다.
이러한 구성의 비교기(14)는 샘플링시에 있어서 제1 ~ 제n 커패시터(44-1 ~ 44-n)의 일단이 접지에 접속되고, 타단에 아날로그 입력 신호의 전압값(VIN)이 인가된다. 따라서, 제1 ~ 제n 커패시터(44-1 ~ 44-n)는 샘플링시에 있어서 아날로그 입력 신호의 전압값(VIN)을 샘플링할 수 있다.
또한, 이러한 구성의 비교기(14)는 홀딩시에 있어서 제1 ~ 제n 커패시터(44-1 ~ 44-n)의 일단과 접지와의 접속이 개방되고, 한편, 아날로그 입력 신호의 전압값(VIN)의 타단에의 인가가 정지된다. 따라서, 제1 ~ 제n 커패시터(44-1 ~ 44-n)는 홀딩시에 있어서 비교 회로(40)의 플러스 입력 단자에 대하여 홀딩한 아날로그 입력 신호의 전압(VIN)의 역전압(-VIN)을 인가한다.
이에 더하여, 홀딩시에 있어서, 제1 ~ 제n 커패시터(44-1 ~ 44-n)의 각각은 역치 데이터의 대응하는 비트 값이 H 논리(1)의 경우에는 타단에 전압(VREF)이 인가되고 역치 데이터의 대응하는 비트 값이 L 논리(0)의 경우에는 타단에 접지 전위가 인가된다. 따라서, 홀딩시에 있어서, 제1 ~ 제n 커패시터(44-1 ~ 44-n)의 각각은 아래와 같은 수학식 1에서 나타내는 전압(VTH)을 비교 회로(40)의 플러스 입력 단자에 인가할 수 있다.
VTH=-VIN＋{(VREF/21)×(Tn)＋(VREF/22)×(Tn -1)＋…＋(VREF/2n-1)×(T2)＋(VREF/2n)×(T1)}
수학식 1에서, T1은 역치 데이터의 하위로부터 제1번째 비트(최하위 비트)의 논리값을 나타내고, T2는 역치 데이터의 하위로부터 제2번째 비트의 논리값을 나타 내고, …, Tn는 역치 데이터의 하위로부터 제n 번째 비트(최상위 비트)의 논리값을 나타낸다.
수학식 1에서 나타낸 전압(VTH)은 아날로그 입력 신호의 전압값(VIN)이 역치 데이터에 따른 역치 전압(수학식 1에서 중괄호 {}로 둘러싸인 식으로 표시된 전압) 이상이면 접지 전위(0V) 이상이 된다. 또한, 전압(VTH)은 아날로그 입력 신호의 전압값(VIN)이 역치 데이터에 따른 역치 전압 미만이면 접지 전위(0V) 미만이 된다.
그리고, 비교 회로(40)는 접지 전위와 전압(VTH)의 비교 결과를 나타내는 논리값을 출력한다. 즉, 수학식 1의 전압(VTH)이 접지 전위 이상의 경우에 L 논리(0)를 출력하고 수학식 1의 전압(VTH)이 접지 전위 미만의 경우에 H 논리(1)를 출력한다.
이러한 구성의 비교기(14)에 의하면, 아날로그 입력 신호의 전압값(VTH)과 역치 데이터에 따른 전압값을 비교할 수 있다. 더하여, 이러한 구성의 비교기(14)에 의하면, 아날로그 입력 신호의 전압값(VTH)의 샘플링 홀딩 기능도 가질 수 있다. 이에 의해, AD 변환기(10)는 샘플링 홀딩부(12)를 구비하지 않아도 되고, 구성이 간이하게 된다.
더하여, 이러한 구성의 비교기(14)는 샘플링 홀딩부(12)를 설치한 경우와 같은 용량으로 샘플링하는 경우, 개개의 커패시터(44)의 용량이 작아지므로 시정수가 작아져 샘플링 시간을 짧게 할 수 있다. 또한, 이러한 구성의 비교기(14)는 개개의 커패시터(44)가 샘플링 홀딩부(12)와 같은 정밀도로 아날로그 입력 신호를 샘플링하는 경우, 복수의 커패시터(44)에 포함되는 잡음이 평균화되므로 정밀도를 좋게 할 수 있다.
도 3은, 본 실시 형태에 관한 AD 변환기(10)에 의한 아날로그 디지털 처리의 각 단계를 나타낸다. AD 변환기(10)는, 우선, 샘플링 단계(S1)에서 아날로그 입력 신호를 샘플링한다. AD 변환기(10)는 샘플링 완료 후 샘플링 한 아날로그 입력 신호를 상위 필드 결정 단계(S2) 및 하위 필드 결정 단계(S3)를 완료할 때까지 홀딩한다.
다음으로, AD 변환기(10)는 상위 필드 결정 단계(S2)에서 디지털 출력 신호의 상위 필드에 대응하는 데이터값을 복수의 비교기(14)를 이용한 다비트 변환 처리에 의한 데이터값의 결정 페이즈(상위 결정 페이즈)를 적어도 1회 수행함으로써 결정한다. 다음으로, AD 변환기(10)는 하위 필드 결정 단계(S3)에서 디지털 출력 신호의 하위 필드에 대응하는 데이터값을 순차 비교 처리를 복수 병행하여 실행함으로써 복수의 후보값을 산출하고 이러한 복수의 후보값에 기초하여 1개의 데이터값을 결정한다. 다음으로, AD 변환기(10)는 출력 단계(S4)에서 상위 필드 결정 단계(S2) 및 하위 필드 결정 단계(S3)에서 결정된 디지털 출력 신호의 모든 필드의 데이터값을 출력한다.
AD 변환기(10)는 이상의 S1 ~ S4의 단계를 변환 주기마다 반복한다. 이에 의해, AD 변환기(10)는 변환 주기마다 아날로그 입력 신호를 디지털 값으로 변환한 데이터값을 출력할 수 있다. 더하여, AD 변환기(10)는 1변환 주기 내에서 샘플링 단계(S1), 상위 필드 결정 단계(S2) 및 하위 필드 결정 단계(S3)를 수행하고, 해당 변환 주기에서 변환된 데이터값을 출력하는 출력 단계(S4)를 해당 변환 주기 이후에 수행하여도 된다.
도 4는 상위 필드 결정 단계(S2)에서 복수의 비교기(14)에 대하여 다비트 변환 처리를 실행시키고, 하위 필드 결정 단계(S3)에서 복수의 비교기(14)의 각각에 대하여 순차 비교 처리를 실행시켰을 경우에 있어서의 AD 변환기(10)에 의한 변환 처리의 일례를 나타낸다.
또한, 도 4는 일례로서 a<b<c<d<e<f(a ~ f는 1 이상의 정수)로 하여, 디지털 출력 신호에 있어서의 상위로부터 a ~ b 번째 비트의 데이터값(D[a：b]) 및 상위로부터 c ~ d 번째 비트의 데이터값(D[c：d])을 각각 상위 필드 결정 단계(S2)에서 결정하고, 디지털 출력 신호에 있어서의 상위로부터 e ~ f 번째 비트의 데이터값(Davg[e：f])를 하위 필드 결정 단계(S3)에서 결정하는 경우를 나타낸다. 또한, 역치 데이터의 비트 수는 디지털 출력 신호와 동일한 비트 수인 경우를 나타낸다. 또한, 도 4에 대해 S11에 있어서의 역치를 나타내는 눈금과 S12에 있어서의 역치의 눈금의 사이를 연결하는 점선은 같은 값의 역치를 나타낸다. 도 4에 대하여, S12와 S3와의 사이의 점선도 유사하다.
상위 필드 결정부(18)는 상위 필드 결정 단계(S2)에서 일례로서 복수의 비교기(14)를 이용한 다비트 변환 처리에 의한 데이터값의 결정 페이즈(상위 결정 페이즈)를 복수 번 수행하여 디지털 출력 신호의 상위 필드에 대응하는 데이터값을 결 정해도 좋다. 일례로서 상위 필드 결정부(18)는, 도 4에 나타낸 바와 같이, a ~ b 번째 비트의 데이터값(D[a：b])을 제1 상위 결정 페이즈(S11)에 의해 결정하고, 다음으로, c ~ d 번째 비트의 데이터값(D[c：d])를 제2 상위 결정 페이즈(S12)에 의해 결정하여도 된다.
제1 상위 결정 페이즈(S11)에서 상위 필드 결정부(18)는 역치 제어부(26)를 제어하고 상위 필드에 대응하는 데이터값이 서로 다른 역치 데이터를 복수의 비교기(14)의 각각에 대해 병렬로 공급한다. 상위 필드 결정부(18)는 제1 상위 결정 페이즈(S11)에서 일례로서 a ~ b 번째 비트의 데이터값이 서로 다르고, 다른 비트가 서로 동일(예를 들어 0)한 역치 데이터를 복수의 비교기(14)의 각각에 병렬로 공급하여도 된다. 상위 필드 결정부(18)는 일례로서 복수의 비교기(14)의 각각으로부터 예를 들어 0V이상 ＋VREF 이하의 범위를 2(b-a＋1) 단계로 실질적으로 균등하게 분할한 2(b-a＋1) 개의 역치 전압을 발생시킬 수 있도록, 복수의 비교기(14)의 각각에 대해 병렬로 서로 다른 역치 데이터를 공급해도 좋다.
제1 상위 결정 페이즈(S11)에 대해, 역치 데이터가 공급된 복수의 비교기(14)의 각각은, 아날로그 입력 신호가, 대응하는 역치 데이터에 따른 아날로그 값 이상인지 아닌지를 비교한다. 상위 필드 결정부(18)는 복수의 비교기(14)에 의한 비교 결과에 기초하여 아날로그 입력 신호가 해당 역치 데이터에 따른 아날로그 값 이상이라는 비교 결과를 생성한 최대의 역치 데이터와 아날로그 입력 신호가 해당 역치 데이터에 따른 아날로그 값 미만이라는 비교 결과를 생성한 최소의 역치 데이터와의 사이의 데이터값으로 상위 필드의 데이터값을 한정한다. 상위 필드 결정부(18)는 일례로서 디지털 출력 신호에 있어서의 상위 필드의 데이터값을 아날로그 입력 신호가 해당 역치 데이터에 따른 아날로그 값 이상이라는 비교 결과를 생성한 최대의 역치 데이터에 있어서의 상위 필드의 값으로 결정하여도 된다. 본 예에 대해서는, 상위 필드 결정부(18)는 디지털 출력 신호에 있어서의 a ~ b 번째 비트의 데이터값을 아날로그 입력 신호가 해당 역치 데이터에 따른 아날로그 값 이상이라는 비교 결과를 생성한 최대의 역치 데이터의 a ~ b 번째 비트의 데이터값으로 결정하여도 된다.
다음으로, 제2 상위 결정 페이즈(S12)에서 상위 필드 결정부(18)는 역치 제어부(26)를 제어하고 해당 페이즈에 대하여 결정해야 할 상위 필드에 대응하는 데이터값이 서로 다르고 그 외의 비트가 서로 동일한 역치 데이터를 복수의 비교기(14)의 각각에 대해 병렬에 공급한다. 이 경우, 상위 필드 결정부(18)는 이전 페이즈까지 데이터값이 결정되는 필드의 값이 해당하는 결정된 데이터값으로 설정된 역치 데이터를 공급한다. 상위 필드 결정부(18)는 일례로서 a ~ b 번째 비트가 제1 상위 결정 페이즈(S11)에서 결정된 데이터값으로 설정되고 c ~ d 번째 비트가 서로 다른 데이터값으로 설정되고 e ~ f 번째 비트가 동일한 데이터값(예를 들어 0)으로 설정된 역치 데이터를 복수의 비교기(14)의 각각에 병렬로 공급하여도 된다.
상위 필드 결정부(18)는 일례로서 이전 페이즈에 대해 아날로그 입력 신호가 해당 역치 데이터에 따른 아날로그 값 이상이라는 비교 결과를 생성한 최대의 역치 데이터에 대응하는 역치 전압 이상, 이전 페이즈에 대해 아날로그 입력 신호가 해당 역치 데이터에 따른 아날로그 값 미만이라는 비교 결과를 생성한 최소의 역치 데이터에 대응하는 역치 전압 이하의 범위를 2(d-c＋1) 단계로 실질적으로 균등하게 분할한 2(d-c＋1) 개의 역치 전압을 발생시킬 수 있도록, 복수의 비교기(14)의 각각에 대해 병렬로 서로 다른 역치 데이터를 공급하여도 된다.
제2 상위 결정 페이즈(S12)에서 역치 데이터가 공급된 복수의 비교기(14)의 각각은 아날로그 입력 신호가 대응하는 역치 데이터에 따른 아날로그 값 이상인지 아닌지를 비교한다. 상위 필드 결정부(18)는 복수의 비교기(14)에 의한 비교 결과에 기초하여 아날로그 입력 신호가 해당 역치 데이터에 따른 아날로그 값 이상이라는 비교 결과를 생성한 최대의 역치 데이터와 아날로그 입력 신호가 해당 역치 데이터에 따른 아날로그 값 미만이라는 비교 결과를 생성한 최소의 역치 데이터의 사이의 데이터값으로 해당 페이즈에 대해 결정해야 할 상위 필드의 데이터값을 한정한다. 상위 필드 결정부(18)는 일례로서 디지털 출력 신호에 있어서의 상위 필드의 데이터값을 아날로그 입력 신호가 해당 역치 데이터에 따른 아날로그 값 이상이라는 비교 결과를 생성한 최대의 역치 데이터에서의 상위 필드의 값으로 결정하여도 된다. 본 예에 대해서는, 상위 필드 결정부(18)는 디지털 출력 신호에 있어서의 c ~ d 번째 비트의 데이터값을 아날로그 입력 신호가 해당 역치 데이터에 따른 아날로그 값 이상이라는 비교 결과를 생성한 최대의 역치 데이터의 c ~ d 번째 비트의 데이터값으로 결정하여도 된다.
이상과 같이, 상위 필드 결정부(18)는 상위 필드 결정 단계(S2)에서 다비트 변환 처리에 의한 데이터값의 결정 페이즈(상위 결정 페이즈)를 적어도 1회 수행하고 상위 필드에 대응하는 데이터값을 1의 값으로 결정한다.
더하여, 다비트 변환 처리에서 상위 필드 결정부(18)는 발생하는 복수의 역치 데이터와 해당 복수의 역치 데이터가 공급되는 복수의 비교기(14)와의 대응 관계를, 예를 들어, 변환 주기마다 변경하여도 된다. 상위 필드 결정부(18)는 일례로서 난수에 따라 복수의 역치 데이터와 복수의 비교기(14)와의 대응 관계를 변경하여도 된다. 이에 의해, AD 변환기(10)에 의하면 복수의 비교기(14) 간에 있어서의 정밀도의 격차가 평균화되므로 잡음을 저감할 수 있다.
상위 필드 결정 단계(S2)가 완료하면, 다음으로, 하위 필드 산출부(20) 및 하위 필드 결정부(22)는 하위 필드 결정 단계(S3)에서 디지털 출력 신호의 하위 필드에 대응하는 데이터값을 순차 비교 처리를 복수 병행해 실행함으로써 복수의 후보값을 산출하고 이러한 복수의 후보값에 기초하여 1개의 데이터값을 결정한다.
하위 필드 결정 단계(S3)에서 하위 필드 산출부(20)는 역치 제어부(26)를 제어하고 복수의 비교기(14)를 하나씩에 분할하여 복수의 그룹의 각각에 대한 하위 필드에 대응하는 데이터값의 복수의 후보값을 복수의 비교기(14)를 이용하여 순차 비교 처리에 의해 산출한다. 즉, 하위 필드 산출부(20)는 복수의 비교기(14)의 각각에 순차 비교 처리에 대응하여 동작시키고 병렬로 하위 필드에 대응하는 값을 산출한다. 이에 의해, 하위 필드 산출부(20)는 순차 비교 처리에 의해 산출한 복수의 후보값을 얻을 수 있다. 본 예에서, 하위 필드 산출부(20)는 복수의 비교 기(14)의 각각에 순차 비교 처리에 대응하여 동작시키고 e ~ f 번째 비트의 복수의 후보값을 산출하여도 된다.
그리고, 하위 필드 결정부(22)는 하위 필드 산출부(20)에 의해 산출된 복수의 후보값에 기초하여 하위 필드에 대응하는 데이터값을 결정한다. 하위 필드 결정부(22)는 일례로서 복수의 후보값의 평균값을 하위 필드의 데이터값으로서 결정하여도 된다. 더하여, 하위 필드 결정부(22)는 일례로서 복수의 후보값 가운데, 복수의 후보값의 평균값과의 차이가 미리 정해진 최대 오차값 이하인 적어도 1개의 후보값의 평균값을 하위 필드의 데이터값으로서 결정해도 좋다. 이에 의해, 하위 필드 결정부(22)에 의하면 정밀도가 좋은 AD 변환을 할 수 있다. 또한, 하위 필드 결정부(22)는 복수의 후보값의 평균값의 소수점 이하의 값을, 디지털 출력 신호에 있어서의 해당 하위 필드보다 하위의 데이터값으로서 결정하여도 된다.
하위 필드 산출부(20)는 일례로서 비교기(14)를 이용하여 다음과 같이 순차 비교 처리를 실시하여도 된다.
우선, 하위 필드 산출부(20)는 상위 필드 결정 단계(S2)에서 상위 필드 결정부(18)가 결정한 데이터값을 상위 필드의 데이터값으로 하고 0을 하위 필드의 데이터값으로 한 후보값의 초기값을 역치 데이터로서 설정한다. 더하여, 이에 대신하여 하위 필드 산출부(20)는 상위 필드 결정부(18)가 결정한 데이터값을 상위 필드의 데이터값으로 하고 1을 하위 필드의 데이터값으로 한 후보값의 초기값을 역치 데이터로서 설정하여도 된다.
계속하여, 하위 필드 산출부(20)는 하위 필드의 최상위 비트로부터 최하위 비트까지의 각 비트에 대하여 최상위 비트로부터 차례대로 후보값의 해당 비트를 1으로 한 역치 데이터를 해당 그룹의 비교기(14)에 공급한다. 즉, 하위 필드 산출부(20)는 초기값 상태에서 하위 필드의 최상위 비트로부터 최하위 비트까지를 최상위 비트로부터 차례차례 1로 한 후보값을 역치 데이터로서 복수의 비교기(14)의 각각에 대해 병렬로 공급하면서, 복수의 비교기(14)의 각각에 대해 아날로그 입력 신호와 공급된 역치 데이터에 따른 아날로그 값을 비교시킨다.
이 대신에, 1을 하위 필드의 데이터값으로 한 후보값의 초기값을 설정했을 경우에는, 하위 필드 산출부(20)는 하위 필드의 최상위 비트로부터 최하위 비트까지의 각 비트에 대하여 최상위 비트로부터 차례대로 후보값의 해당 비트를 0으로 한 역치 데이터를 해당 그룹의 비교기(14)에 공급하여도 된다. 즉, 하위 필드 산출부(20)는 초기값 상태에서 하위 필드의 최상위 비트로부터 최하위 비트까지를 최상위 비트로부터 차례차례로 0으로 한 후보값을 역치 데이터로서 복수의 비교기(14)의 각각에 대해 병렬로 공급하면서, 복수의 비교기(14)의 각각에 대해 아날로그 입력 신호와 공급된 역치 데이터에 따른 아날로그 값을 비교시켜도 된다.
더하여, 하위 필드 산출부(20)는 하위 필드의 최상위 비트로부터 최하위 비트까지의 각 비트에 대하여 비교기(14)의 비교 결과에 기초하여 아날로그 입력 신호가 역치 데이터에 따른 아날로그 역치 이상의 경우에 후보값의 해당 비트를 1로 하고 아날로그 역치 미만의 경우에 후보값의 해당 비트를 0으로 후보값을 갱신한다. 즉, 하위 필드 산출부(20)는 복수의 비교기(14) 마다 하위 필드의 최상위 비트로부터 차례대로 1로 한 각 타이밍에서 아날로그 입력 신호가 역치 데이터에 따 른 아날로그 역치 이상이면 해당 타이밍에서 1로 한 후보값의 비트를 1로 갱신하고, 아날로그 입력 신호가 역치 데이터에 따른 아날로그 역치 미만이면 해당 타이밍에서 1로 한 후보값의 비트를 0으로 갱신한다.
이 대신에, 1을 하위 필드의 데이터값으로 한 후보값의 초기값을 설정했을 경우에는, 하위 필드 산출부(20)는 아날로그 입력 신호가 역치 데이터에 따른 아날로그 역치보다 큰 경우에 후보값의 해당 비트를 1로 하고, 아날로그 역치 이하의 경우에 후보값의 해당 비트를 0으로 후보값을 갱신한다. 즉, 하위 필드 산출부(20)는 복수의 비교기(14) 마다 하위 필드의 최상위 비트로부터 차례대로 0으로 한 각 타이밍에서 아날로그 입력 신호가 역치 데이터에 따른 아날로그 역치보다 크면 해당 타이밍에서 0으로 한 후보값의 비트를 1로 갱신하고, 아날로그 입력 신호가 역치 데이터에 따른 아날로그 역치 이하이면 해당 타이밍에서 0으로 한 후보값의 비트를 0으로 갱신하여도 된다.
이상과 같이, 하위 필드 산출부(20)는 후보값을 초기값(모든 비트가 0) 상태로부터 상위비트로부터의 순서로 1로 하면서 변화시키는 한편 후보값에서 1로 한 비트의 값을 비교 결과에 따라 차례차례로 갱신하기 때문에, 상위 비트로부터 1 비트마다 차례대로 아날로그 디지털 변환을 할 수 있다.
계속하여, 하위 필드 산출부(20)는 하위 필드의 최하위 비트까지 후보값을 갱신한 결과 얻을 수 있던 후보값을 하위 필드 결정부(22)에 공급한다. 이상과 같이 하위 필드 결정 단계(S3)에서 하위 필드 산출부(20)는 하위 필드에 대응하는 복수의 후보값을 병렬로 한 순차 비교 처리에 의해 결정할 수 있다.
또한, 하위 필드 산출부(20)는 일례로서 병렬로 한 순차 비교 처리를 다시 시간 방향으로 복수번 수행하여도 된다. 즉, 하위 필드 산출부(20)는 복수의 후보값을 순차 비교 처리에 의해 산출하는 처리를 m회(m은 1 이상의 정수) 수행하여도 된다. 그리고, 하위 필드 결정부(22)는 하위 필드 산출부(20)에 의해 산출된 복수의 후보값에 기초하여 하위 필드에 대응하는 데이터값을 결정하여도 된다. 하위 필드 결정부(22)는 일례로서 복수의 후보값의 평균값을 하위 필드의 데이터값으로서 결정하여도 된다.
도 5는 하위 필드 결정 단계(S3)에 있어서의 변형예를 나타낸다. 하위 필드 결정 단계(S3)에서 하위 필드 산출부(20)는 도 4에 나타낸 처리에 대신하여, 도 5에 나타내는 바와 같이, 복수의 비교기(14)를 2 이상씩으로 분할한 복수의 그룹의 각각에 다비트 변환 및 순차 비교 처리를 조합한 처리를 실행시켜도 된다. 예를 들어, 하위 필드 산출부(20)는 16개의 비교기(14)를 2씩의 그룹으로 분할하고, 4개의 비교기(14)를 포함한 그룹마다 다비트 변환 및 순차 비교 처리를 조합한 처리를 실행시켜도 된다.
즉, 하위 필드 산출부(20)는 다비트 변환 및 순차 비교 처리를 조합한 처리를 다음과 같이 실시한다.
하위 필드 산출부(20)는 복수의 그룹의 각각에 대하여 하위 필드에 대응하는 데이터값이 서로 다른 역치 데이터를 복수의 비교기(14)의 각각에 대하여 병렬로 공급한다. 역치 데이터가 공급된 각 그룹 내의 복수의 비교기(14)의 각각은 아날로그 입력 신호가 대응하는 역치 데이터에 따른 아날로그 값 이상인지 아닌지를 비 교한다.
하위 필드 산출부(20)는 각 그룹의 각각의 복수의 비교기(14)에 의한 비교 결과에 기초하여 각 그룹의 각각에 대하여 아날로그 입력 신호가 해당 역치 데이터에 따른 아날로그 값 이상이라는 비교 결과를 생성한 최대의 역치 데이터와 아날로그 입력 신호가 해당 역치 데이터에 따른 아날로그 값 미만이라는 비교 결과를 생성한 최소의 역치 데이터와의 사이의 데이터값으로 하위 필드의 데이터값의 후보값을 한정하는 하위 결정 페이즈를 적어도 1회 수행한다. 예를 들어, 하위 필드 산출부(20)는 4개의 비교기(14)를 이용해 아날로그 입력 신호를 2비트의 값으로 한정하는 하위 결정 페이즈를 2회 반복함으로써 4비트의 후보값을 생성하여도 된다.
이러한 처리를 수행함으로써, 하위 필드 산출부(20)는 복수의 비교기(14)를 2 이상씩으로 분할한 복수의 그룹마다 하위 필드에 대응하는 데이터값의 후보값을 복수 산출할 수 있다.
또한, 하위 필드 산출부(20)는 도 4에 나타낸 처리에 대신하여, 상위 필드 결정 단계에서 수행된 처리와 같은 모든 복수의 비교기(14)를 이용한 다비트 변환 처리를 예를 들어 연속하여 복수회 실시함으로써 복수의 후보값을 취득하여도 좋다. 즉, 하위 필드 산출부(20)는 복수의 비교기(14)에 서로 다른 역치 데이터를 공급하여 얻을 수 있던 복수의 비교 결과에 기초하여 1개의 후보값을 산출하는 하위 결정 페이즈를 시간 방향으로 복수회 수행하여 복수의 후보값을 생성하여도 된다.
또한, 복수의 후보값의 각각에 대하여, 하위 필드 산출부(20)는 복수의 비교 기(14)에 서로 다른 역치 데이터를 공급하여 얻을 수 있던 복수의 비교 결과에 기초하여 하위 필드에 대응하는 데이터값을 한정하는 하위 결정 페이즈를 적어도 1회 수행하고, 후보값의 하위 필드의 데이터값을 1의 값으로 결정하여도 된다. 일례로서, 하위 필드 산출부(20)는 하위 필드 내의 비트 필드를 상위와 하위로 더 나누어 상위 및 하위의 각각에 대하여 모든 복수의 비교기(14)를 이용한 다비트 변환 처리를 수행한다. 그리고, 하위 필드 산출부(20)는 해당 처리를 시간 방향으로 복수회 수행하여 복수의 후보값을 산출하여도 된다.
도 6 ~ 도 9는 상위 필드 결정 단계(S2)에서 2회의 상위 결정 페이즈(4비트의 다비트 변환 처리에 의한 변환)를 수행하고, 하위 필드 결정 단계(S3)에서 2비트의 순차 비교 처리에 의한 복수의 변환을 수행함으로써 합계 10비트의 디지털 출력 신호를 출력하는 경우의 변환 처리의 일례를 나타낸다. 또한, 본 예에 대해 AD 변환기(10)는 DAC32 및 비교 회로(34)를 갖는 16개의 비교기(14)를 포함한다.
도 6은 상위 1번째 비트로부터 상위 4번째 비트까지의 4비트를 상위 필드 결정 단계( 제1 상위 결정 페이즈)에서 다비트 변환 처리에 의해 변환한 일례를 나타낸다. 상위 필드 결정 단계의 제1 상위 결정 페이즈에 대해, 상위 필드 결정부(18)는 상위 1번째 비트로부터 상위 4번째 비트까지가 0000에서 1111까지의 각 값으로 설정되고 상위 5번째 비트로부터 상위 10번째 비트까지가 0으로 설정된 16개의 역치 데이터의 각각을 대응하는 DAC32에 공급한다. 이에 의해, 상위 필드 결정부(18)는 0V로부터 VREF의 사이를 16 단계로 분할한 각 단계의 역치 전압을 16개 의 DAC32에 의해 발생시킬 수 있다.
16개의 비교 회로(34)는 역치 전압과 아날로그 입력 신호의 전압값(VTH)을 비교하고 각각 비교 결과를 출력한다. 이 결과, 각 선택부(16)의 비교 회로(34)는 아날로그 입력 신호의 전압값(VTH)이 역치 전압 이상의 경우에는 L 논리(0)를 출력하고, 아날로그 입력 신호의 전압값(VTH)이 역치 전압 미만의 경우에는 H 논리(1)를 출력한다. 상위 필드 결정부(18)는 아날로그 입력 신호가 역치 데이터에 따른 아날로그 값 이상이라는 비교 결과(L 논리(0))를 생성한 최대의 역치 데이터에 있어서의 상위 1번째 비트로부터 상위 4번째 비트의 데이터값을 출력값의 상위 1번째 비트로부터 상위 4번째 비트의 데이터값으로서 결정한다. 본 예에 대하여, 상위 필드 결정부(18)는 1101을 상위 1번째 비트로부터 상위 4번째 비트의 데이터값으로서 결정한다.
도 7은 상위 5번째 비트로부터 상위 8번째 비트까지의 4비트를 상위 필드 결정 단계(제2 상위 결정 페이즈)에서 다비트 변환 처리에 의해 변환한 일례를 나타낸다. 상위 필드 결정 단계의 제2 상위 결정 페이즈에 대해 상위 필드 결정부(18)는 상위 1번째 비트로부터 상위 4번째 비트까지가 이전 페이즈에 대해 결정한 데이터값(본 예에 대해 1101)으로 설정되고 상위 5번째 비트로부터 상위 8번째 비트까지가 0000에서 1111까지의 각 값으로 설정되고 상위 9번째 비트로부터 상위 10번째 비트까지가 0으로 설정된 16개의 역치 데이터의 각각을 대응하는 DAC32에 공급한다.
이에 의해, 상위 필드 결정부(18)는 이전 페이즈에 대해 아날로그 입력 신호가 역치 데이터에 따른 아날로그 값 이상이라는 비교 결과를 생성한 최대의 역치 데이터에 대응하는 역치 전압과 이전 페이즈에 대해 아날로그 입력 신호가 역치 데이터에 따른 아날로그 값 미만이라는 비교 결과를 생성한 최소의 역치 데이터에 대응하는 역치 전압과의 사이를 16 단계로 분할한 각 단계의 역치 전압을 16개의 DAC32에 의해 발생시킬 수 있다.
16개의 비교 회로(34)는 역치 전압과 아날로그 입력 신호의 전압값(VTH)을 비교하고 각각 비교 결과를 출력한다. 상위 필드 결정부(18)는 아날로그 입력 신호가 역치 데이터에 따른 아날로그 값 이상이라는 비교 결과(L 논리(0))를 생성한 최대의 역치 데이터에서의 상위 5번째 비트로부터 상위 8번째 비트의 데이터값을 출력값의 상위 5번째 비트로부터 상위 8번째 비트의 데이터값으로서 결정한다. 본 예에 대해, 상위 필드 결정부(18)는 0001을 상위 5번째 비트로부터 상위 8번째 비트의 데이터값으로서 결정한다.
도 8은 상위 9번째 비트의 1 비트를 하위 필드 결정 단계에서 순차 비교 처리를 복수 병행한 변환의 일례를 나타낸다. 하위 필드 결정 단계에서 하위 필드 산출부(20)는 상위 1번째 비트로부터 상위 8번째 비트까지가 상위 필드 결정 단계에서 결정한 데이터값(본 예에 대해 11010001)으로 설정되고 상위 9번째 비트가 1로 설정되고 상위 10번째 비트가 0으로 설정된 역치 데이터를 16개의 DAC32의 각각에 공급한다.
이에 의해, 하위 필드 산출부(20)는 상위 필드 결정 단계에서 아날로그 입력 신호가 역치 데이터에 따른 아날로그 값 이상이라는 비교 결과를 생성한 최대의 역치 데이터에 대응하는 역치 전압과 상위 필드 결정 단계에서 아날로그 입력 신호가 역치 데이터에 따른 아날로그 값 미만이라는 비교 결과를 생성한 최소의 역치 데이터에 대응하는 역치 전압과의 사이를 2분할한 경우에 있어서의 경계 전압을 16개의 DAC32로부터 각각 발생시킬 수 있다.
16개의 비교 회로(34)는 역치 전압과 아날로그 입력 신호의 전압값(VTH)을 비교하고 각각 비교 결과(즉, 9번째 비트의 후보값)를 출력한다. 여기에서, 16개의 비교 회로(34)는 이상적으로는 같은 비교 결과를 출력하지만 변환 중에 잡음이 포함되므로 비교 결과에 오차가 발생한다. 본 예에 대해서는, 16개의 비교 회로(34) 중 14개는 아날로그 입력 신호가 역치 데이터에 따른 아날로그 값 이상이라는 비교 결과(L 논리(0))를 출력하고, 16개의 비교 회로(34) 중 2개는 아날로그 입력 신호가 역치 데이터에 따른 아날로그 값 미만이라는 비교 결과(H 논리(1))를 출력한다.
하위 필드 결정부(22)는 16개의 비교 회로(34)로부터 출력된 비교 결과(즉, 9번째 비트의 후보값)를 더한다. 본 예에 대해서는, 하위 필드 결정부(22)는 14개의 L 논리(0)와 2개의 H 논리(1)를 더하므로, 더한 결과로 0010을 얻을 수 있다.
도 9는 상위 10번째 비트(최하위 비트)의 1 비트를 하위 필드 결정 단계에서 순차 비교 처리를 복수 병행한 변환의 일례를 나타낸다. 하위 필드 결정 단계에서 하위 필드 산출부(20)는, 상위 1번째 비트로부터 상위 8번째 비트까지가 상위 필드 결정 단계에서 결정한 데이터값(본 예에 대해 11010001)으로 설정되고 상위 9번째 비트가 대응하는 비교 회로(34)에 의한 비교 결과로 설정되고 상위 10번째 비트가 1로 설정된 역치 데이터를 16개의 DAC32의 각각에 공급한다.
이에 의해, 하위 필드 산출부(20)는 상위 필드 결정 단계에서 아날로그 입력 신호가 역치 데이터에 따른 아날로그 값 이상이라는 비교 결과를 생성한 최대의 역치 데이터에 대응하는 역치 전압과 상위 필드 결정 단계에서 아날로그 입력 신호가 역치 데이터에 따른 아날로그 값 미만이라는 비교 결과를 생성한 최소의 역치 데이터에 대응하는 역치 전압과의 사이를 4분할했을 경우에 있어서의 1/4 또는 3/4의 위치의 경계 전압을 16개의 DAC32로부터 각각 발생시킬 수 있다. 하위 필드 산출부(20)는 상위 9번째 비트에 있어서의 비교 결과가 H 논리(1)로 된 DAC32에 대해서는 3/4의 위치의 경계 전압을 발생시키고 상위 9번째 비트에 있어서의 비교 결과가 L 논리(0)로 된 DAC32에 대해서는 1/4의 위치의 경계 전압을 발생시킬 수 있다.
16개의 비교 회로(34)는 역치 전압과 아날로그 입력 신호의 전압값(VTH)을 비교하고 각각 비교 결과(즉, 10번째 비트의 후보값)를 출력한다. 본 예에 대해서는, 16개의 비교 회로(34) 중 3개는 아날로그 입력 신호가 역치 데이터에 따른 아날로그 값 이상이라는 비교 결과(L 논리(0))를 출력하고, 16개의 비교 회로(34)중 13개는 아날로그 입력 신호가 역치 데이터에 따른 아날로그 값 미만이라는 비교 결과(H 논리(1))를 출력한다.
하위 필드 결정부(22)는 16개의 비교 회로(34)로부터 출력된 비교 결과(즉, 10번째 비트의 후보값)를 더한다. 본 예에 대해서는, 하위 필드 결정부(22)는 3개의 L 논리(0)와 13개의 H 논리(1)를 더하므로, 더한 결과로 1101을 얻는다.
그리고, 하위 필드 결정부(22)는 9번째 비트의 비교 결과의 더한 값을 1 비트 만큼 왼쪽으로 시프트한 값(2배가 된 값)과 10번째 비트의 비교 결과의 더한 값을 합계하고, 합계한 결과를 비교 회로(34)의 개수(16)로 평균화한다. 즉, 하위 필드 결정부(22)는 하위 필드(하위 2비트)의 복수의 후보값의 평균값을 산출한다. 그리고, 하위 필드 결정부(22)는 평균값을 하위 필드의 데이터값으로서 결정한다. 본 예에 대해, 상위 필드 결정부(18)는 01을 상위 9번째 비트로부터 상위 10번째 비트의 데이터값으로서 결정한다.
이상의 처리의 결과, AD 변환기(10)는 10비트의 출력값(본 예에 대해 1101000101)을 출력할 수 있다. 또한, 하위 필드 결정부(22), 일례로서 복수의 후보값의 평균값에 있어서의 소수점 이하의 값을 사사오입 또는 버린 값을 하위 필드의 데이터값으로서 결정하여도 좋다. 이 대신에, 하위 필드 결정부(22)는 복수의 후보값의 평균값의 소수점 이하의 값을 디지털 출력 신호에 있어서의 해당 하위 필드보다 하위의 데이터값으로서 결정해도 괜찮다.
도 10은 본 실시 형태의 변형예에 관한 AD 변환기(10)의 구성을 나타낸다. 변형예에 관한 AD 변환기(10)는 도 1에 나타내는 본 실시 형태에 관한 AD 변환기(10)와 실질적으로 동일한 구성 및 기능을 채용하므로, 도 1에 나타낸 부재와 실질적으로 동일한 부재에 대해서는 도 10에서 동일한 부호를 부여하고, 이하 차이점 을 제외하고는 설명을 생략한다.
변형예에 관한 AD 변환기(10)는 참조 신호 발생부(60)과 부호 결정부(62)를 더 포함한다. 참조 신호 발생부(60)는 비교기(14) 내의 DAC32에 공급하는 참조 신호를 발생한다. 참조 신호 발생부(60)는 일례로서 플러스측의 참조 신호(VREF)와 마이너스측의 참조 신호(-VREF)를 발생하여도 된다.
부호 결정부(62)는 상위 필드 및 하위 필드의 데이터값의 결정에 선행하여, 복수의 비교기(14)의 적어도 1개에 아날로그 역치 0을 지정하는 역치 데이터를 공급하고 아날로그 입력 신호의 부호를 결정한다. 부호 결정부(62)는 일례로서 순차 비교 처리를 복수 병행하여 실행함으로써 복수의 후보값을 산출하고 이러한 복수의 후보값에 기초하여 아날로그 입력 신호의 부호를 결정하여도 된다. 더욱 구체적으로는, 부호 결정부(62)는 역치 제어부(26)를 제어하고 접지 전위에 대응하는 역치 데이터를 복수의 비교기(14)에 공급하고 복수의 비교 결과를 취득하여도 된다. 그리고, 부호 결정부(62)는 복수의 비교 결과에 기초하여 아날로그 입력 신호의 부호를 결정하여도 된다. 하위 필드 결정부(22)는 일례로서 비교 결과를 평균하고 부호를 결정하여도 된다. 이에 의해, 변형예에 관한 AD 변환기(10)에 의하면, 정밀도가 좋은 부호를 결정할 수 있다.
또한, 부호 결정부(62)는 일례로서 결정한 부호가 플러스인 경우, 상위 필드 및 하위 필드의 데이터값의 결정시에 참조 신호 발생부(60)로부터 플러스측의 참조 신호(VREF)를 발생시키고 결정한 부호가 마이너스인 경우, 상위 필드 및 하위 필드 의 데이터값의 결정시에 참조 신호 발생부(60)로부터 마이너스측의 참조 신호(-VREF)를 발생시켜도 된다.
또한, 부호 결정부(62)는 일례로서 참조 신호 발생부(60)로부터 플러스측의 참조 전압(VREF) 및 마이너스측의 참조 전압(-VREF)이 발생되는 경우, 부호를 나타내는 비트를 제외한 경우의 최상위 비트를 포함한 필드를 부호를 나타내는 비트에 이어 연속 비교에 의해 데이터값을 결정하여도 된다. 이에 의해, 변형예에 관한 AD 변환기(10)에 의하면 효율적으로 변환 처리를 할 수 있다.
또한, 본 실시 형태의 변형예에 관한 AD 변환기(10)는 상위 필드의 비트 수 및 하위 필드의 비트 수를 설정하는 비트 수 설정부를 더 포함하여도 된다. 비트 수 설정부는, 일례로서 복수의 비교기(14)가 갖는 오차를 측정하고, 측정한 오차에 따른 비트 수를 설정하여도 된다. 즉, 비트 수 설정부는, 복수의 비교기(14)가 갖는 오차가 더 큰 경우에는 상위 필드의 비트 수가 보다 적게 되고 하위 필드의 비트 수가 많아지는 파라미터에 따라 비트 수를 변경해도 좋다. 이러한 AD 변환기(10)에 의하면, 복수의 비교기(14)가 갖는 오차가 작은 경우에는 더욱 고속으로 변환 처리를 실행할 수 있고, 또한, 복수의 비교기(14)가 갖는 오차가 큰 경우에는 더욱 정확하게 변환 처리를 실행할 수 있다.
또한, 비트 수 설정부는, 일례로서 외부로부터 주어진 값에 기초하여 비트 수를 설정하여도 된다. 또한, 비트 수 설정부는, 공장 출하시 등에 미리 메모리 등에 기입된 값에 기초하여 비트 수를 설정하여도 된다.
또한, 비트 수 설정부는 일례로서 이미 출력된 샘플링의 디지털 출력 신호에 있어서의 하위 필드 결정 단계에서 복수의 비교기(14)로부터 출력된 복수의 후보값에 기초하여 복수의 비교기(14)가 갖는 오차를 산출한다. 그리고, 비트 수 설정부는, 산출한 오차에 따라 상위 필드의 비트 수 및 하위 필드의 비트 수를 변경하여도 된다.
예를 들어, 비트 수 설정부는, 우선, 상위 필드의 비트 수 및 하위 필드의 비트 수를, 미리 정해진 초기값으로 설정한다. 그리고, 비트 수 설정부는, 이후, 복수의 비교기(14)가 갖는 오차가 미리 정해진 값에 의해 가까워지도록 상위 필드의 비트 수 및 하위 필드의 비트 수를 차례차례 변경하여도 된다.
도 11은 변형예에 관한 AD 변환기(10)의 상위 필드 결정부(18) 또는 하위 필드 산출부(20)에 의한 오버레인지 비교 처리의 일례를 나타낸다. 상위 필드 결정부(18)는 2번째 이후의 상위 결정 페이즈에 대하여 오버레인지 비교 처리를 수행하여도 된다. 또한, 하위 필드 산출부(20)도 유사하게 오버레인지 비교 처리를 실시하여도 된다.
오버레인지 비교 처리를 실시하는 경우, 상위 필드 결정부(18) 및 하위 필드 산출부(20)는 복수의 비교기(14)에 공급하는 복수의 역치 데이터의 최대값을 상한 경계값보다 크게 하고, 복수의 비교기(14)에 공급하는 복수의 역치 데이터의 최소값을 하한 경계값보다 작게 설정한다.
여기에서, 상한 경계값은, 데이터값 또는 후보값을 산출해야 할 필드(대상 필드)보다 상위의 필드가 이미 결정되어 있는 데이터값으로 설정되고 대상 필드 이 하의 필드의 값이 최대값으로 설정된 디지털 출력 데이터이다. 즉, 상한 경계값은 직전의 페이즈까지 한정된 데이터값(또는 후보값)의 범위 내에서의 최대값으로 설정된 디지털 출력 데이터이다. 또한, 하한 경계값은 대상 필드보다 상위의 필드가 이미 결정되어 있는 데이터값으로 설정되고 대상 필드 이하의 필드의 값이 최소값으로 설정된 디지털 출력 데이터이다. 즉, 하한 경계값은 직전의 페이즈까지 한정된 데이터값(또는 후보값)의 범위 내에서의 최소값으로 설정된 디지털 출력 데이터이다.
예를 들어, 도 11에 나타낸 바와 같이, 6비트 중 하위 2비트를 오버레인지 비교 처리에 의해 산출하는 경우에 있어서, 상위 4비트가 0111으로 결정되어 있는 경우이면 상한 경계값은 011111이 되고 하한 경계값은 011100이 된다. 그리고, 상위 필드 결정부(18) 및 하위 필드 산출부(20)는 복수의 비교기(14)에 공급하는 복수의 역치 데이터의 최대값을 상한 경계값(011111)보다 큰 값(본 예에서는, 100001)으로 하고, 복수의 역치 데이터의 최소값을 하한 경계값(011100)보다 작은 값(본 예에서는, 011010)으로 하여도 된다.
복수의 비교기(14)는 이러한 복수의 역치 데이터에 따른 아날로그 값과 아날로그 입력 신호를 비교한다. 그리고, 상위 필드 결정부(18) 및 하위 필드 산출부(20)는 아날로그 입력 신호가 상한 경계값보다 큰 역치 데이터에 대응하는 아날로그 값 이상이라는 비교 결과가 되었을 경우, 해당 비교 결과에 따라 대상 필드의 데이터값 또는 후보값을 산출함과 함께, 해당 대상 필드보다 상위의 이미 결정된 데이터값을 수정한다. 유사하게, 상위 필드 결정부(18) 및 하위 필드 산출부(20) 는 아날로그 입력 신호가 하한 경계값보다 작은 역치 데이터에 대응하는 아날로그 값 미만이라는 비교 결과가 되었을 경우, 해당 비교 결과에 따라 대상 필드의 데이터값 또는 후보값을 산출함과 함께, 해당 대상 필드보다도 상위의 이미 결정된 데이터값을 수정한다.
예를 들어, 6비트 중 상위 4비트가 0111으로 결정된 경우에도, 아날로그 입력 신호가 상한 경계값보다 큰 역치 데이터(예를 들어 100000)에 대응하는 아날로그 값 이상이라는 비교 결과가 되었을 경우에는, 상위 필드 결정부(18) 및 하위 필드 산출부(20)는 비교 결과로 대상 필드로 되는 하위 2비트의 데이터값(예를 들어 00)을 결정함과 함께, 이미 결정된 상위 4비트의 데이터값을 새로운 값(예를 들어 1000)으로 수정하여도 된다.
이상과 같이 상위 필드 결정부(18) 및 하위 필드 산출부(20)는 오버레인지 비교 처리를 수행함으로써 상위 페이즈에 대하여 발생한 에러를 수정할 수 있으므로 한층 더 정밀도가 좋은 디지털 출력 신호를 출력할 수 있다. 또한, 상위 필드 결정부(18) 및 하위 필드 산출부(20)는 복수의 비교기(14)에 공급하는 복수의 역치 데이터의 최대값을 상한 경계값보다 크게 하고, 복수의 역치 데이터의 최소값을 하한 경계값보다 작지 않아도 되다. 또한, 상위 필드 결정부(18) 및 하위 필드 산출부(20)는 복수의 비교기(14)에 공급하는 복수의 역치 데이터의 최대값을 상한 경계값보다 크게 하지 않고, 복수의 역치 데이터의 최소값을 하한 경계값보다 작게 하여도 된다.
도 12은 본 실시 형태에 관한 컴퓨터(1900)의 하드웨어 구성의 일례를 도시 한다. 본 실시 형태에 관한 컴퓨터(1900)는 호스트 컨트롤러(2082)에 의해 서로 접속되는 CPU(2000), RAM(2020), 그래픽 컨트롤러(2075), 및 표시 장치(2080)를 포함하는 CPU 주변부, 입출력 컨트롤러(2084)에 의해 호스트 컨트롤러(2082)에 접속되는 통신 인터페이스(2030), 하드디스크 드라이브(2040), 및 CD-ROM 드라이브(2060)를 포함하는 입출력부, 및 입출력 컨트롤러(2084)에 접속되는 ROM(2010), 플렉시블 디스크 드라이브(2050), 및 입출력 칩(2070)을 포함하는 레거시 입출력부를 포함한다.
호스트 컨트롤러(2082)는 RAM(2020)과 높은 전송률로 RAM(2020)을 액세스하는 CPU(2000) 및 그래픽 컨트롤러(2075)를 접속한다. CPU(2000)는 ROM(2010) 및 RAM(2020)에 저장된 프로그램에 근거해서 동작하여 각 부의 제어를 수행한다. 그래픽 컨트롤러(2075)는 CPU(2000) 등이 RAM(2020) 내에 설치한 프레임 버퍼 상에 생성하는 화상 데이타를 취득하여 표시 장치(2080) 상에 표시시킨다. 그 대안으로서, 그래픽 컨트롤러(2075)는 CPU(2000) 등이 생성하는 화상 데이타를 저장하는 프레임 버퍼를 내부에 포함해도 된다.
입출력 컨트롤러(2084)는 호스트 컨트롤러(2082)와 비교적 고속의 입출력 장치인 통신 인터페이스(2030), 하드디스크 드라이브(2040), CD-ROM 드라이브(2060)를 접속한다. 통신 인터페이스(2030)는 네트워크를 통해서 다른 장치와 통신한다. 하드디스크 드라이브(2040)는 컴퓨터(1900) 내의 CPU(2000)가 사용하는 프로그램 및 데이타를 저장한다. CD-ROM 드라이브(2060)는 CD-ROM(2095)으로부터 프로그램 또는 데이타를 읽어내어 RAM(2020)을 통해서 하드디스크 드라이브(2040)에 제공한 다.
또한, 입출력 컨트롤러(2084)에는 ROM(2010), 플렉시블 디스크 드라이브(2050) 및 입출력 칩(2070)의 비교적 저속의 입출력 장치가 접속된다. ROM(2010)은 컴퓨터(1900)가 기동시에 실행하는 부트 프로그램이나 컴퓨터(1900)의 하드웨어에 의존하는 프로그램 등을 저장한다. 플렉시블 디스크 드라이브(2050)는 플렉시블 디스크(2090)로부터 프로그램 또는 데이타를 읽어내어 RAM(2020)을 통해서 하드디스크 드라이브(2040)에 제공한다. 입출력 칩(2070)은 플렉시블 디스크 드라이브(2050)나, 예를 들면 병렬 포트, 직렬 포트, 키보드 포트, 마우스 포트 등을 통해서 각종의 입출력 장치를 접속한다.
RAM(2020)을 통해서 하드디스크 드라이브(2040)에 제공되는 프로그램은 플렉시블 디스크(2090), CD-ROM(2095) 또는 IC 카드 등의 기록 매체에 저장되어서 이용자에 의해 제공된다. 프로그램은 기록 매체로부터 판독되고, RAM(2020)을 통해서 컴퓨터(1900) 내의 하드디스크 드라이브(2040)에 인스톨되어 CPU(2000)에서 실행된다.
컴퓨터(1900)에 인스톨되어 컴퓨터(1900)를 AD 변환기(10)의 제어장치로서 기능시키는 프로그램은 상위 필드 결정 모듈, 하위 필드 산출 모듈, 하위 필드 결정 모듈 및 기억 모듈을 포함한다. 이들 프로그램 또는 모듈은 CPU(2000) 등에 작용하여 컴퓨터(1900)를 상위 필드 결정부(18), 하위 필드 산출부(20), 하위 필드 결정부(22) 및 기억부(24)로서 각각 기능시킨다.
이상에 나타낸 프로그램 또는 모듈은 외부의 기억 매체에 저장되어도 된다. 기억 매체로서는 플렉시블 디스크(2090), CD-ROM(2095) 외에, DVD나 CD 등의 광학 기록 매체, MO 등의 광자기 기록 매체, 테이프 매체, IC 카드 등의 반도체 메모리 등을 이용할 수 있다. 또한, 전용 통신 네트워크나 인터넷에 접속된 서버 시스템에 설치한 하드 디스크 또는 RAM 등의 기억장치를 기록 매체로서 사용하고 네트워크를 통해서 프로그램을 컴퓨터(1900)에 제공해도 된다.
이상, 본 발명을 실시 형태를 이용해서 설명하였지만, 본 발명의 기술적 범위는 상기 실시 형태에 기재된 범위에 한정되지는 않는다. 상기 실시 형태에 다양한 변경 또는 개량을 추가할 수 있다는 것이 당업자에게 명확하다. 이와 같은 변경 또는 개량을 추가한 형태도 본 발명의 기술적 범위에 포함될 수 있다는 것이 청구의 범위의 기재로부터 명확하다.
상기 설명으로부터 분명한 바와 같이, 본 실시 형태에 의하면, 회로 규모가 작고, 고속 동작을 하며, 정밀도가 좋은 AD 변환을 하는 AD 변환기, AD 변환방법, AD 변환프로그램 및 제어장치를 실현할 수 있다.

Claims (14)

  1. 아날로그 입력 신호를 디지털화한 디지털 출력 신호를 출력하는 AD 변환기에 있어서,
    상기 아날로그 입력 신호와 지정된 디지털의 역치 데이터에 따른 아날로그 역치를 각각 비교하는 복수의 비교기;
    상기 복수의 비교기에 서로 다른 역치 데이터를 공급해 얻을 수 있던 복수의 비교 결과에 기초하여 상기 디지털 출력 신호에 있어서의 상위 필드에 대응하는 데이터값을 한정하는 상위 필드 결정부;
    상기 상위 필드보다 하위측의 하위 필드에 대응하는 데이터값의 복수의 후보값을 상기 복수의 비교기를 이용해 산출하는 하위 필드 산출부; 및
    상기 복수의 후보값에 기초하여 상기 하위 필드에 대응하는 데이터값을 결정하는 하위 필드 결정부;
    를 포함하는 AD 변환기.
  2. 제1항에 있어서,
    상기 하위 필드 산출부는, 상기 하위 필드에 대응하는 데이터값의 후보값을 상기 복수의 비교기를 분할한 복수의 그룹의 각각을 이용해 병렬로 산출하는 AD 변환기.
  3. 제2항에 있어서,
    상기 상위 필드 결정부는, 상기 상위 필드에 대응하는 데이터값이 서로 다른 역치 데이터를 상기 복수의 비교기의 각각에 대해 병렬에 공급하고 상기 아날로그 입력 신호가 해당 역치 데이터에 따른 아날로그 값 이상이라는 비교 결과를 생성한 최대의 상기 역치 데이터와 상기 아날로그 입력 신호가 해당 역치 데이터에 따른 아날로그 값 미만이라는 비교 결과를 생성한 최소의 상기 역치 데이터와의 사이의 데이터값으로 상기 상위 필드의 데이터값을 한정하는 상위 결정 페이즈를 적어도 1회 수행하고 상기 상위 필드의 데이터값을 하나의 값으로 결정하는 AD 변환기.
  4. 제3항에 있어서,
    상기 복수의 비교기를 하나씩 분할한 복수의 그룹의 각각에 있어서,
    상기 하위 필드 산출부는,
    상기 상위 필드 결정부가 결정한 데이터값을 상기 상위 필드의 데이터값으로 하고 0을 상기 하위 필드의 데이터값으로 한 상기 후보값의 초기값을 설정하고,
    상기 하위 필드의 최상위 비트로부터 최하위 비트까지의 각 비트에 대하여 최상위 비트로부터 순서로 상기 후보값에 있어서의 해당 비트를 1으로 한 상기 역치 데이터를 해당 그룹의 상기 비교기에 공급하고 상기 아날로그 입력 신호가 상기 역치 데이터에 따른 상기 아날로그 역치 이상의 경우에 상기 후보값의 해당 비트를 1로 하고 상기 아날로그 역치 미만의 경우에 상기 후보값의 해당 비트를 0으로서 상기 후보값을 갱신하고,
    상기 하위 필드의 최하위 비트까지 상기 후보값을 갱신한 결과 얻을 수 있는 상기 후보값을 상기 하위 필드 결정부에 공급하는,
    AD 변환기.
  5. 제3항에 있어서,
    상기 복수의 비교기를 2이상씩으로 분할한 복수의 그룹의 각각에 있어서,
    상기 하위 필드 산출부는,
    상기 하위 필드에 대응하는 데이터값이 서로 다른 역치 데이터를 상기 복수의 비교기의 각각에 대해 병렬에 공급하고, 상기 아날로그 입력 신호가 해당 역치 데이터에 따른 아날로그 값 이상이라는 비교 결과를 생성한 최대의 상기 역치 데이터와 상기 아날로그 입력 신호가 해당 역치 데이터에 따른 아날로그 값 미만이라는 비교 결과를 생성한 최소의 상기 역치 데이터와의 사이의 데이터값으로 상기 하위 필드의 데이터값의 후보값을 한정하는 하위 결정 페이즈를 적어도 1회 수행함으로써 상기 디지털 출력 신호의 상기 하위 필드의 데이터값을 한정하고 상기 하위 필드의 데이터값을 하나의 값으로 결정하는,
    AD 변환기.
  6. 제1항에 있어서,
    상기 복수의 후보값의 각각에 있어서,
    상기 하위 필드 산출부는 상기 복수의 비교기에 서로 다른 역치 데이터를 공급해 얻을 수 있던 복수의 비교 결과에 기초하여 상기 하위 필드에 대응하는 데이터값을 한정하는 하위 결정 페이즈를 적어도 1회 수행하고, 해당 후보값의 상기 하위 필드의 데이터값을 하나의 값으로 결정하는,
    AD 변환기.
  7. 제2항 또는 제6항에 있어서,
    상기 하위 필드 결정부는, 상기 복수의 후보값의 평균값을 상기 하위 필드의 데이터값으로서 결정하는 AD 변환기.
  8. 제7항에 있어서,
    상기 하위 필드 결정부는, 상기 복수의 후보값 가운데 상기 복수의 후보값의 평균값과의 차이가 미리 정해진 최대 오차값 이하인 적어도 1개의 후보값의 평균값을 상기 하위 필드의 데이터값으로서 결정하는 AD 변환기.
  9. 제1항에 있어서,
    상기 상위 필드 및 상기 하위 필드의 데이터값의 결정에 선행하여 상기 복수의 비교기의 적어도 1개에 아날로그 역치 0을 지정하는 상기 역치 데이터를 공급하고 상기 아날로그 입력 신호의 부호를 결정하는 부호 결정부;
    를 더 포함하는 AD 변환기.
  10. 제1항에 있어서,
    상기 디지털 출력 신호의 상위 필드의 비트 수 및 하위 필드의 비트 수를 설정 하는 비트 수 설정부;
    를 더 포함하는 AD 변환기.
  11. 제10항에 있어서,
    상기 비트 수 설정부는, 이미 출력된 샘플링의 상기 디지털 출력 신호의 상기 하위 필드의 복수의 후보값에 기초하여 상기 상위 필드의 비트 수 및 상기 하위 필드의 비트 수를 변경하는 AD 변환기.
  12. 아날로그 입력 신호를 디지털화한 디지털 출력 신호를 출력하는 AD 변환 방법에 있어서,
    상기 아날로그 입력 신호와 지정된 디지털의 역치 데이터에 따른 아날로그 역치를 각각 비교하는 복수의 비교기에 서로 다른 역치 데이터를 공급해 얻을 수 있던 복수의 비교 결과에 기초하여 상기 디지털 출력 신호에 있어서의 상위 필드에 대응하는 데이터값을 한정하는 상위 필드 결정 단계;
    상기 상위 필드보다 하위측의 하위 필드에 대응하는 데이터값의 복수의 후보값을 상기 복수의 비교기를 이용해 산출하는 하위 필드 산출 단계; 및
    상기 복수의 후보값에 기초하여 상기 하위 필드에 대응하는 데이터값을 결정하는 하위 필드 결정 단계;
    를 포함하는 AD 변환 방법.
  13. 아날로그 입력 신호를 디지털화한 디지털 출력 신호를 컴퓨터에 의해 산출하는 AD 변환 프로그램에 있어서,
    해당 프로그램은, 상기 컴퓨터를,
    상기 아날로그 입력 신호와 지정된 디지털의 역치 데이터에 따른 아날로그 역치를 각각 비교하는 복수의 비교기에, 서로 다른 역치 데이터를 공급해 얻을 수 있던 복수의 비교 결과에 기초하여 상기 디지털 출력 신호에 있어서의 상위 필드에 대응하는 데이터값을 한정하는 상위 필드 결정부;
    상기 상위 필드보다 하위측의 하위 필드에 대응하는 데이터값의 복수의 후보값을 상기 복수의 비교기를 이용해 산출하는 하위 필드 산출부; 및
    상기 복수의 후보값에 기초하여 상기 하위 필드에 대응하는 데이터값을 결정하는 하위 필드 결정부;
    로 기능시키는 AD 변환프로그램.
  14. 아날로그 입력 신호를 디지털화한 디지털 출력 신호를 출력하는 AD 변환기를 제어하는 제어장치에 있어서,
    상기 아날로그 입력 신호와 지정된 디지털의 역치 데이터에 따른 아날로그 역치를 각각 비교하는 복수의 비교기에 서로 다른 역치 데이터를 공급해 얻을 수 있던 복수의 비교 결과에 기초하여 상기 디지털 출력 신호에 있어서의 상위 필드에 대응하는 데이터값을 한정하는 상위 필드 결정부;
    상기 상위 필드보다 하위측의 하위 필드에 대응하는 데이터값의 복수의 후보값을 상기 복수의 비교기를 이용해 산출하는 하위 필드 산출부; 및
    상기 복수의 후보값에 기초하여 상기 하위 필드에 대응하는 데이터값을 결정하는 하위 필드 결정부;
    를 포함하는 제어장치.
KR1020097007079A 2006-09-13 2007-09-04 Ａｄ 변환기, ａｄ 변환방법, ａｄ 변환 프로그램 및 제어장치 KR101077599B1 (ko)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101291341B1 (ko) * 2013-01-07 2013-07-30 주식회사 하이드로넷 Mcu 내부의 adc 포트를 이용한 아날로그/디지털 변환기의 분해능 향상 장치 및 방법

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7605738B2 (en) * 2006-09-13 2009-10-20 Advantest Corporation A-D converter and A-D convert method
JP4308841B2 (ja) * 2006-11-08 2009-08-05 株式会社半導体理工学研究センター アナログ−デジタル変換器
US7773020B2 (en) * 2007-02-15 2010-08-10 Analog Devices, Inc. Analog to digital converter
JP4424406B2 (ja) * 2007-10-22 2010-03-03 ソニー株式会社 直並列型アナログ／デジタル変換器及びアナログ／デジタル変換方法
WO2009136480A1 (ja) * 2008-05-08 2009-11-12 パナソニック株式会社 フラッシュａｄ変換器、フラッシュａｄ変換モジュール及びデルタシグマａｄ変換器
KR20110036371A (ko) * 2009-10-01 2011-04-07 삼성전자주식회사 오디오 증폭기
KR101122462B1 (ko) * 2009-11-02 2012-03-02 고려대학교 산학협력단 축차 비교형 아날로그/디지털 변환기 및 시간-인터리브드 축차 비교형 아날로그/디지털 변환기
CN102545900B (zh) 2010-12-20 2015-05-20 意法半导体研发（上海）有限公司 用于模数(a/d)转换的系统和方法
JP5884648B2 (ja) 2012-06-04 2016-03-15 富士通株式会社 Ａｄコンバータ、及び、電子装置
CN102857226B (zh) * 2012-09-26 2014-12-24 浙江大学 一种逐次逼近型模数转换器
US8842026B2 (en) * 2012-12-05 2014-09-23 Infineon Technologies Ag Symbol decoder, threshold estimation and correlation systems and methods
US9755866B2 (en) * 2015-01-26 2017-09-05 9011579 Canada Incorporee Direct digital sequence detector and equalizer based on analog-to-sequence conversion
JP6736871B2 (ja) * 2015-12-03 2020-08-05 セイコーエプソン株式会社 回路装置、発振器、電子機器及び移動体
JPWO2017168485A1 (ja) * 2016-03-28 2019-01-31 オリンパス株式会社 逐次比較型ａ／ｄ変換回路
CN107579738A (zh) * 2016-07-05 2018-01-12 创意电子股份有限公司 模拟至数字转换装置
US10326957B2 (en) * 2016-12-05 2019-06-18 Tech Idea Co., Ltd. A/D converter and sensor device using the same
JP6736506B2 (ja) * 2017-03-14 2020-08-05 株式会社東芝 アナログ／デジタル変換回路及び無線通信機
JP6899287B2 (ja) * 2017-09-01 2021-07-07 株式会社日立製作所 逐次比較型アナログデジタル変換器
US10033400B1 (en) * 2017-10-18 2018-07-24 Schweitzer Engineering Laboratories, Inc. Analog-to-digital converter verification using quantization noise properties
EP3931969A1 (en) 2019-02-27 2022-01-05 Telefonaktiebolaget LM Ericsson (publ) Analog-to-digital converter circuit

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01191520A (ja) * 1988-01-27 1989-08-01 Sony Corp Ａｄ変換回路
JPH02104024A (ja) 1988-10-12 1990-04-17 Mitsubishi Electric Corp 逐次比較型アナログ・デジタル変換器
JPH02278918A (ja) 1989-04-19 1990-11-15 Sanyo Electric Co Ltd Ａ／ｄコンバータ及びそれを備えたマイクロコンピュータ
JP2714999B2 (ja) * 1990-11-28 1998-02-16 シャープ株式会社 アナログ／デジタル変換器
JPH04255113A (ja) 1991-02-07 1992-09-10 Sharp Corp アナログ／デジタル変換装置
JP3107231B2 (ja) * 1991-02-22 2000-11-06 ソニー株式会社 アナログデイジタル変換回路
JPH05152960A (ja) 1991-11-28 1993-06-18 Mitsubishi Electric Corp Ａｄ変換器
JPH05160727A (ja) 1991-12-05 1993-06-25 Mitsubishi Electric Corp Ａ／ｄ変換器
JPH06112827A (ja) * 1992-09-28 1994-04-22 Nec Corp セミフラッシュ型ａ／ｄ変換器
US5455583A (en) * 1994-06-07 1995-10-03 Louisiana Simchip Technologies, Inc. Combined conventional/neural network analog to digital converter
JPH08107354A (ja) * 1994-10-04 1996-04-23 Kawasaki Steel Corp パイプライン式逐次比較型ａ／ｄ変換器
US5581255A (en) * 1995-07-03 1996-12-03 Industrial Technology Research Institute Embedded subranging analog to digital converter
US6107949A (en) * 1997-02-24 2000-08-22 Lucent Technologies Inc. Flash analog-to-digital converter with matrix-switched comparators
WO1999004496A1 (en) 1997-07-18 1999-01-28 Microchip Technology Incorporated Improved successive approximation a/d converter
US6281828B1 (en) * 1998-03-19 2001-08-28 Kabushiki Kaisha Toshiba Analog/digital converter apparatus
CN1118139C (zh) * 1998-04-13 2003-08-13 中国科学院半导体研究所 一种高速、高精度模/数(a/d)转换器
US6177899B1 (en) * 1998-07-29 2001-01-23 Etrend Electronics, Inc. Analog-to-digital converter having multiple reference voltage comparators and boundary voltage error correction
EP1001534A2 (en) * 1998-10-07 2000-05-17 Yozan Inc. Analog to digital converter
EP1211812B1 (en) * 2000-10-31 2006-11-15 STMicroelectronics S.r.l. A/D conversion method in high density multilevel non-volatile memory devices and corresponding converter device
JP2003115763A (ja) * 2001-10-04 2003-04-18 Atsushi Iwata プログラマブルａ／ｄ変換器
JP2003273735A (ja) 2002-03-12 2003-09-26 Denso Corp Ａ／ｄ変換方法及び装置
US6741192B2 (en) * 2002-07-09 2004-05-25 Matsushita Electric Industrial Co., Ltd. A/D conversion method for serial/parallel A/D converter, and serial/parallel A/D converter
JP4004390B2 (ja) * 2002-11-28 2007-11-07 三洋電機株式会社 逐次比較型ａｄコンバータおよびマイクロコンピュータ
JP3717886B2 (ja) * 2002-12-18 2005-11-16 独立行政法人科学技術振興機構 プログラマブル・アナログ・デジタル変換器
US20040189504A1 (en) * 2003-03-31 2004-09-30 Agency For Science, Technology And Research Semi-flash A/D converter with minimal comparator count
JP4526919B2 (ja) * 2004-10-21 2010-08-18 ルネサスエレクトロニクス株式会社 Ａ／ｄ変換装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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