WO2012144375A1 - データ処理システム - Google Patents

データ処理システム Download PDF

Info

Publication number
WO2012144375A1
WO2012144375A1 PCT/JP2012/059758 JP2012059758W WO2012144375A1 WO 2012144375 A1 WO2012144375 A1 WO 2012144375A1 JP 2012059758 W JP2012059758 W JP 2012059758W WO 2012144375 A1 WO2012144375 A1 WO 2012144375A1
Authority
WO
WIPO (PCT)
Prior art keywords
range
data
conversion
circuit
voltage
Prior art date
Application number
PCT/JP2012/059758
Other languages
English (en)
French (fr)
Inventor
翔 木村
佳実 磯
岡村　雅一
匡志 西本
Original Assignee
ルネサスエレクトロニクス株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ルネサスエレクトロニクス株式会社 filed Critical ルネサスエレクトロニクス株式会社
Priority to JP2013510956A priority Critical patent/JP5657783B2/ja
Priority to CN201280019587.XA priority patent/CN103493378B/zh
Priority to US14/113,213 priority patent/US8860593B2/en
Publication of WO2012144375A1 publication Critical patent/WO2012144375A1/ja
Priority to US14/458,406 priority patent/US9065467B2/en
Priority to US14/745,627 priority patent/US9337858B2/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/18—Automatic control for modifying the range of signals the converter can handle, e.g. gain ranging
    • H03M1/181—Automatic control for modifying the range of signals the converter can handle, e.g. gain ranging in feedback mode, i.e. by determining the range to be selected from one or more previous digital output values
    • H03M1/183—Automatic control for modifying the range of signals the converter can handle, e.g. gain ranging in feedback mode, i.e. by determining the range to be selected from one or more previous digital output values the feedback signal controlling the gain of an amplifier or attenuator preceding the analogue/digital converter
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/124—Sampling or signal conditioning arrangements specially adapted for A/D converters
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/18—Automatic control for modifying the range of signals the converter can handle, e.g. gain ranging
    • H03M1/181—Automatic control for modifying the range of signals the converter can handle, e.g. gain ranging in feedback mode, i.e. by determining the range to be selected from one or more previous digital output values
    • H03M1/182—Automatic control for modifying the range of signals the converter can handle, e.g. gain ranging in feedback mode, i.e. by determining the range to be selected from one or more previous digital output values the feedback signal controlling the reference levels of the analogue/digital converter
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/20—Increasing resolution using an n bit system to obtain n + m bits

Definitions

  • the present invention relates to a data processing system having an AD (Analog-to-Digital) conversion function, and more particularly to a technique for obtaining a bit accuracy (resolution) higher than the bit accuracy of an AD conversion circuit.
  • AD Analog-to-Digital
  • Patent Document 1 a ramp voltage having an amplitude substantially equal to the minimum resolution of the AD converter circuit is applied, an AD conversion operation is performed a plurality of times, and each digital output is an arithmetic circuit having a number of digits larger than the number of digits of the AD converter circuit.
  • Patent Document 2 a difference between an input analog signal and a reference signal corresponding to a conversion range is obtained by a differential amplifier, converted into a digital signal by an AD converter circuit, and converted into a difference by a control device that receives the digital signal.
  • the reference signal is controlled according to the corresponding digital signal, and the output digital signal is generated according to the digital signal and the conversion range.
  • a resolution that is several times the conversion range than the resolution of the actual AD converter circuit can be obtained, and the necessary resolution can be obtained by the method of setting the conversion range.
  • Patent Document 1 The present inventor examined increasing the resolution over the entire conversion range of the AD converter circuit.
  • Patent Document 2 it is not easy to achieve the purpose.
  • Patent Document 2 an attempt is made to increase the conversion bit accuracy by amplifying the difference between the reference signal of the conversion range and the input signal to be measured by an AD conversion circuit.
  • the conversion range is set according to the signal to be measured. In order to switch optimally, it is necessary to determine whether or not the AD conversion result swings out of the conversion range, and to switch the reference signal.
  • the object of the present invention is to increase the resolution over the entire conversion range of the AD converter circuit.
  • An object of the present invention is to provide a data processing system that has good followability with respect to switching of the conversion range and has a small conversion error.
  • a data processing system that obtains an AD conversion result obtained by extending the bit precision by n (n is a positive integer) bits with respect to the resolution of the AD conversion circuit divides the input range of the AD conversion circuit by m (2 n ⁇ m).
  • the resolution can be increased over the entire conversion range of the AD conversion circuit, the followability to switching of the conversion range is good, and the conversion error can be reduced.
  • FIG. 1 is a block diagram illustrating a data processing system according to the first embodiment of the present invention.
  • FIG. 2 is an operation explanatory diagram generally illustrating the AD conversion principle according to the present embodiment.
  • FIG. 3 is an explanatory diagram showing an example of setting an amplifier offset.
  • FIG. 4 is an explanatory diagram showing the AD conversion principle according to the present embodiment, focusing on the section 2 of the divided range.
  • FIG. 5 is an explanatory diagram showing the AD conversion principle according to the present embodiment, paying attention to the section 3 of the divided range.
  • FIG. 6 also shows the above-described AD conversion principle according to the present embodiment, paying attention to the section 3 of the divided range, and the case where the sections are crossed within the voltage range in which the programmable gain amplifier maintains the linearity of the amplification operation.
  • FIG. 7 also shows the AD conversion principle according to the present embodiment, paying attention to the section 2 of the divided range, and the case where the sections are crossed within the voltage range in which the programmable gain amplifier maintains the linearity of the amplification operation.
  • FIG. 8 is a flowchart generally illustrating a conversion processing routine based on the AD conversion principle according to the present embodiment.
  • FIG. 9 is a flowchart illustrating the generation process of the digital offset data DFS2.
  • FIG. 10 is a flowchart illustrating the generation process of the higher-order digital offset data DFS3 of the known digital offset data DFS2.
  • FIG. 11 is a flowchart illustrating the generation process of the lower digital offset data DFS1 of the known digital offset data DFS2.
  • FIG. 12 is a flowchart illustrating the details of the input section discrimination process RT3 and the AD conversion process RT4.
  • FIG. 13 is a flowchart illustrating details of gain correction and digital offset addition processing RT5.
  • FIG. 14 is a timing chart illustrating an AD conversion operation according to this embodiment.
  • FIG. 15 is a block diagram illustrating a data processing system according to the second embodiment of the invention.
  • FIG. 16 is an operation explanatory diagram illustrating the sample hold operation of the analog signal under measurement.
  • FIG. 17 is an operation explanatory diagram illustrating an operation of AD-converting the information held in the sample hold circuit 201 through the PGA 102 and the ADC 113.
  • FIG. 18 is an operation explanatory diagram illustrating the operation in gain correction and digital offset addition processing RT5.
  • FIG. 16 is an operation explanatory diagram illustrating the sample hold operation of the analog signal under measurement.
  • FIG. 17 is an operation explanatory diagram illustrating an operation of AD-converting the information held in the sample hold circuit 201 through
  • FIG. 19 is an operation explanation illustrating a case where AD conversion processing is performed by setting the number of divisions of the input range of the AD converter circuit to an even number when the median value of the analog signal to be measured is close to the median value of the input range of the AD converter circuit.
  • FIG. 20 when the median value of the analog signal to be measured is close to the median value of the input range of the AD conversion circuit, the AD conversion processing is performed by setting the number of divisions of the input range of the AD conversion circuit to an odd number, for example, 5 divisions. It is explanatory drawing which concerns on 3rd Embodiment when it controls.
  • FIG. 21 is a block diagram illustrating a data processing system according to the fourth embodiment.
  • FIG. 21 is a block diagram illustrating a data processing system according to the fourth embodiment.
  • FIG. 22 is an explanatory diagram exemplifying an outline of gain calibration for the PGA when the DA conversion circuits are integrated into one.
  • FIG. 23 is an operation explanatory diagram illustrating details of the processes RT10 and RT11 of FIG.
  • FIG. 24 is an operation explanatory diagram illustrating details of the processing RT12.
  • FIG. 25 is an operation explanatory diagram illustrating details of the processes RT13 and RT14.
  • FIG. 26 is an operation explanatory diagram illustrating details of the process RT15.
  • FIG. 27 is an operation explanatory diagram illustrating the details of the A and B portions in the flowchart when calculating the digital offset of the section 3.
  • FIG. 28 is an operation explanatory diagram illustrating the details of the portion C in the flowchart when calculating the digital offset of the section 3.
  • a data processing system (100, 200, 300) according to a typical embodiment of the present invention is a system for obtaining an AD conversion result obtained by extending n (n is a positive integer) bits with respect to the resolution of an AD conversion circuit. And an AD conversion circuit (113), a programmable gain amplifier (102), and a control circuit (110, 110A, 110B).
  • the control circuit divides the input range of the AD converter circuit by m (2 n ⁇ m), prepares a digital offset in which the voltage at the connection point of each divided range is the same, and measures the analog signal to be measured To which division range the AD conversion result by the AD conversion circuit belongs, and designating an amplifier offset and a gain in which the voltage range of the determined division range is the voltage range of the input range of the AD conversion circuit; Is applied to the programmable gain amplifier for amplification, and the amplified signal is converted by the AD conversion circuit, and the conversion result is subjected to n-bit extension and division by the value of the actual gain of the programmable gain amplifier, A digital offset of the division range corresponding to this is added to obtain an AD conversion result obtained by extending the bit accuracy by n bits.
  • the programmable gain amplifier has a gain of 2 n because amplification is performed by giving the programmable gain amplifier the amplifier offset and gain designation for setting the determined divided range range to the voltage range of the input range of the AD converter circuit. Alternatively, amplification is performed in the vicinity thereof. At this time, the gain error of the programmable gain amplifier is corrected by performing input amplification, AD conversion, and n-bit expansion for each divided input range of the AD conversion circuit.
  • the digital offset giving the minimum value of the divided range is the same as the maximum value of the divided range adjacent to the lower side. Therefore, it is possible to achieve high conversion accuracy with a small conversion error with respect to high-resolution AD conversion results over the entire conversion range of the AD conversion circuit. Furthermore, since the conversion range can be selected by performing AD conversion once by the AD conversion circuit without performing amplification by the programmable gain amplifier, good followability can be obtained when switching the conversion range.
  • the gain given from the control circuit to the programmable gain amplifier is a target gain 2 n
  • the n-bit extension by the control circuit is a 0 extension with respect to the lower bits of the AD conversion result.
  • the control circuit sets the 2n as a target gain in the programmable gain amplifier, and converts an amplified output of an analog signal by the set programmable gain amplifier by an AD converter circuit; Then, the actual gain for the target gain is acquired based on the difference from the digital value used to generate the analog signal supplied to the programmable gain amplifier at that time.
  • control circuit determines an input range to which the measured voltage belongs based on AD conversion data with respect to an input voltage of a boundary voltage of each divided range of the AD conversion circuit.
  • sample hold The data processing system according to Item 1, further including a sample hold circuit (201) for inputting an analog signal to be measured, wherein the control circuit (110A, 110B) receives the same analog signal to be measured sampled by the sample hold circuit.
  • the division range is determined and AD conversion is performed in which the voltage range of the determined division range is the voltage range of the input range of the AD conversion circuit.
  • the determination of the division range and the AD conversion using the determination result can be performed on the same analog signal to be measured. Therefore, the situation in which AD conversion is erroneously performed using different division ranges occurs. Can be prevented in advance.
  • the control circuit sets the division number of the input range of the AD converter circuit to an odd number when the median value of the analog signal to be measured is close to the median value of the input range of the AD converter circuit. The process for conversion is performed.
  • a sample hold circuit (201) that selectively samples and holds a setting analog signal instead of the measured analog signal and outputs the sample analog signal to the programmable gain amplifier, and for generating and setting an amplifier offset
  • a DA converter circuit (114 in FIG. 21) also used for generating an analog signal, and a path for outputting the amplifier offset generated by the DA converter circuit to the programmable gain amplifier, or a setting analog generated by the DA converter circuit
  • a selection circuit (220) for selecting a path for supplying a signal to the sample and hold circuit.
  • the setting of the amplifier offset and the generation of the setting analog signal must be performed in series, but the circuit scale can be reduced by sharing the DA converter circuit.
  • a data processing system (100, 200, 300) according to another embodiment of the present invention includes an AD conversion circuit (113), a programmable gain amplifier (102), and a control circuit (110, 110A, 110B).
  • the control circuit determines which divided range the analog signal under measurement belongs to which the input range of the AD converter circuit is divided by m (a positive integer), and determines the voltage range of the determined divided range of the AD converter circuit.
  • An amplifier offset and target gain 2 n (n is a positive integer, 2 n ⁇ m) for expanding the voltage range of the input range is set in the programmable gain amplifier, and the measured analog signal by the set programmable gain amplifier
  • the amplified signal is converted by the AD conversion circuit, n-bit bit expansion is performed on the converted data, and division by the actually measured gain of the programmable gain amplifier is performed on the expanded data, and the division result corresponds to the division range.
  • the division number m with respect to the input range of the AD conversion circuit, it is possible to finally obtain an AD conversion result obtained by extending the bit precision by n bits within a range satisfying the relationship of 2 n ⁇ m.
  • the amplification is given the designation of the amplifier offset and gain of the voltage range of the input range of the AD converter the scope of the discriminated divided ranges the programmable gain amplifier, programmable gain amplifier gain 2 n or a Amplification is performed in the vicinity.
  • the gain error of the programmable gain amplifier is corrected by performing input amplification, AD conversion, n-bit expansion, and division by the actually measured gain of the programmable gain amplifier for each divided input range of the AD conversion circuit.
  • the data processing system includes a first DA conversion circuit (114) and a second DA conversion circuit (115), and the control circuit controls the first to fifth processes.
  • the first process is a process of generating an arbitrary voltage in a specific divided range by the first DA converter circuit and acquiring first data obtained by converting the arbitrary voltage by the AD converter circuit.
  • the second process is a process of obtaining the second data by performing bit extension for n bits on the lower side of the first data according to the division range.
  • an arbitrary voltage of the specific division range is generated by the first DA conversion circuit, and an amplifier offset for expanding the voltage range of the division range to the voltage range of the input range of the AD conversion circuit Is generated by the second DA converter circuit, and the arbitrary voltage generated by the first DA converter circuit is amplified by the programmable gain amplifier in which the generated amplifier offset and the target gain 2 n are set, and amplified.
  • This is a process of acquiring the third data by converting the signal by the AD converter circuit.
  • the fourth process is a process of obtaining the fourth data by extending the third data to the lower side by n bits and dividing the extended data by the actually measured gain.
  • the fifth process is a process of subtracting the fourth data from the second data to obtain digital offset data of the specific division range.
  • the result of AD conversion of the voltage range of the input range amplified by the programmable gain amplifier is expanded by n bits, and the digital offset data is added to the value divided by the measured gain.
  • the obtained value and the value obtained by direct AD conversion without using the programmable gain amplifier substantially coincide with each other.
  • the sixth data is expanded by n bits to the lower side, and the expanded data is divided by the actually measured gain to obtain the seventh data obtained by adding the digital offset data of the specific division range to this It is processing.
  • the minimum voltage of the upper divided range is generated by the first DA converter circuit, and the amplifier offset for expanding the voltage range of the divided range to the voltage range of the input range of the AD converter circuit is generated.
  • the amplified signal generated by the second DA converter circuit, the minimum voltage generated by the first DA converter circuit is amplified by the programmable gain amplifier in which the generated amplifier offset and the target gain 2 n are set. Is converted by the AD converter circuit to obtain eighth data.
  • the ninth process extends the eighth data to the lower side by n bits, divides the extended data by the measured gain, and subtracts this from the seventh data to obtain the digital offset data of the upper side divided range. It is processing.
  • the calculation is performed using the known digital offset data so that the voltage at the connection point between the specific divided range for which the known digital offset data is obtained and the upper divided range adjacent thereto matches in both divided ranges.
  • the continuity between the specific division range and the upper division range adjacent thereto can be guaranteed.
  • the value obtained by adding the digital offset data to the value obtained by expanding the result of AD conversion of the voltage range of the input range amplified by the programmable gain amplifier and dividing by the measured gain the value obtained by direct AD conversion without using a programmable gain amplifier substantially matches.
  • the value AD converted in each division range is subjected to n-bit bit expansion and division by actually measured gain, the influence of the gain error of the programmable gain amplifier can be eliminated, and its continuity Can be assured with high accuracy.
  • the control circuit performs the tenth to thirteenth processes when generating the digital offset data of the lower division range of the division range.
  • the minimum voltage of the specific division range is generated by the first DA conversion circuit
  • the amplifier offset for expanding the voltage range of the division range to the voltage range of the input range of the AD conversion circuit is The minimum voltage generated by the first DA converter circuit is amplified by the programmable gain amplifier generated by the second DA converter circuit, and the generated amplifier offset and the target gain 2 n are set, and the amplified signal is obtained.
  • the tenth data is expanded by n bits to the lower side, and the expanded data is divided by the actually measured gain, and the digital offset data of a specific division range is added thereto to obtain the eleventh data. It is processing.
  • the maximum voltage of the lower divided range is generated by the first DA converter circuit, and the amplifier offset for expanding the voltage range of the divided range to the voltage range of the input range of the AD converter circuit is set.
  • the amplified signal generated by the second DA converter circuit, the maximum voltage generated by the first DA converter circuit is amplified by the programmable gain amplifier in which the generated amplifier offset and the target gain 2 n are set.
  • the twelfth data is extended by n bits to the lower side, and the extended data is divided by the actually measured gain, and this is subtracted from the eleventh data to obtain the digital offset data of the lower side divided range and It is processing to do.
  • the calculation is performed using the known reference digital offset data so that the voltage at the connection point between the specific division range for which the known digital offset data is obtained and the lower-side division range adjacent thereto matches in both division ranges. Therefore, the continuity between the specific division range and the lower side division range adjacent thereto can be guaranteed. Furthermore, in the voltage range of the divided range, the value obtained by adding the digital offset data to the value obtained by expanding the result of AD conversion of the voltage range of the input range amplified by the programmable gain amplifier and dividing by the measured gain, The value obtained by direct AD conversion without using a programmable gain amplifier substantially matches. In particular, since the value AD converted in each division range is subjected to n-bit bit expansion and division by actually measured gain, the influence of the gain error of the programmable gain amplifier can be eliminated, and its continuity Can be assured with high accuracy.
  • sample hold> The data processing system according to Item 10, further comprising a sample hold circuit (201) for inputting an analog signal under measurement, wherein the control circuit (110A, 110B) outputs the same analog signal under measurement sampled by the sample hold circuit.
  • the division range is determined and AD conversion is performed in which the voltage range of the determined division range is the voltage range of the input range of the AD conversion circuit.
  • a sample hold circuit (201) that selectively samples and holds a setting analog signal instead of the measured analog signal and outputs the sample analog signal to the programmable gain amplifier, and an amplifier offset generation and setting A DA converter circuit (114 in FIG. 21) also used for generating an analog signal, and a path for outputting the amplifier offset generated by the DA converter circuit to the programmable gain amplifier, or a setting analog generated by the DA converter circuit And a selection circuit for selecting a path for supplying a signal to the sample and hold circuit.
  • the setting of the amplifier offset and the generation of the setting analog signal must be performed in series, but the circuit scale can be reduced by sharing the DA converter circuit.
  • a data processing system (100, 200, 300) according to still another embodiment of the present invention includes an AD conversion circuit (113), a programmable gain amplifier (102), a DA conversion circuit (114, 115), Programmable gain amplifier gain calibration processing, digital offset data generation processing, input interval determination processing for the analog signal under measurement, and the interval determined for the analog signal under measurement as the voltage range of the input range of the AD converter circuit And a control circuit (110, 110A, 110B) for performing extended AD conversion processing.
  • the determination process of the input section it is determined whether the conversion result of the analog signal under measurement by the AD converter circuit belongs to which divided range obtained by dividing the voltage range of the input range of the AD converter circuit by m (positive integer). It is processing.
  • an amplifier offset for expanding the voltage range of the determined divided range to the voltage range of the input range of the AD conversion circuit and a target gain 2 n (n is a positive integer, 2 n ⁇ m) are obtained.
  • the programmable gain amplifier is set, the amplified signal of the analog signal to be measured by the set programmable gain amplifier is converted by the AD conversion circuit, and n-bit bit extension for the converted digital data and programmable for the extended data Division by the actual gain of the gain amplifier is performed, and digital offset data corresponding to the minimum value of the determined division range is added to the divided data to obtain an AD conversion result in which the bit accuracy is extended by n bits.
  • the programmable gain amplifier has a gain of 2 n because amplification is performed by giving the programmable gain amplifier the amplifier offset and gain designation for setting the determined divided range range to the voltage range of the input range of the AD converter circuit. Alternatively, amplification is performed in the vicinity thereof. At this time, the gain error of the programmable gain amplifier is corrected by performing input amplification, AD conversion, n-bit expansion, and division by the actually measured gain of the programmable gain amplifier for each divided input range of the AD conversion circuit.
  • the digital offset giving the minimum value of the divided range is the same as the maximum value of the divided range adjacent to the lower side. Therefore, it is possible to achieve high conversion accuracy with a small conversion error with respect to high-resolution AD conversion results over the entire conversion range of the AD conversion circuit. Furthermore, when the conversion range is selected, it is only necessary to perform the AD conversion once by the AD conversion circuit without performing amplification by the programmable gain amplifier, so that good followability can be obtained even when the conversion range is switched.
  • the data processing system includes a first DA converter circuit (114) and a second DA converter circuit (115) as the DA converter circuit.
  • the digital offset data generation process includes a first process to a fifth process.
  • the first processing is processing for generating an arbitrary voltage in a specific divided range by the first DA conversion circuit and acquiring first data obtained by converting the arbitrary voltage by the AD conversion circuit.
  • the second process is a process for obtaining the second data by performing n-bit bit expansion on the lower side of the first data.
  • an arbitrary voltage in the specific division range is generated by the first DA conversion circuit, and an amplifier offset for expanding the voltage range of the division range to the voltage range of the input range of the AD conversion circuit is
  • An arbitrary voltage generated by the first DA converter circuit is amplified by the programmable gain amplifier that is generated by the second DA converter circuit and the generated amplifier offset and target gain 2 n are set, and the amplified signal is
  • This is a process of obtaining the third data after being converted by the AD conversion circuit.
  • the fourth process is a process of obtaining the fourth data by extending the third data to the lower side by n bits and dividing the extended data by the actually measured gain.
  • the fifth process is a process of subtracting the fourth data from the second data to obtain digital offset data of the specific division range.
  • the result of AD conversion of the voltage range of the input range amplified by the programmable gain amplifier is expanded by n bits, and the digital offset data is added to the value divided by the measured gain.
  • the obtained value and the value obtained by direct AD conversion without using the programmable gain amplifier substantially coincide with each other.
  • the digital offset data generation processing includes generating the digital offset data of the specific division range and then generating digital offset data of the division range on the upper side of the division range. 6th to 9th processes are included.
  • the maximum voltage of the specific division range is generated by the first DA conversion circuit, and the amplifier offset for expanding the voltage range of the division range to the voltage range of the input range of the AD conversion circuit is
  • the maximum voltage generated by the first DA converter circuit is amplified by the programmable gain amplifier generated by the second DA converter circuit and the generated amplifier offset and the target gain 2 n are set, and the amplified signal is
  • This is a process of obtaining the sixth data by performing conversion by the AD conversion circuit.
  • the seventh process is a process of obtaining the seventh data by extending the sixth data to the lower side by n bits, dividing the expanded data by the actually measured gain, and adding the reference digital offset data thereto. .
  • the minimum voltage of the upper divided range is generated by the first DA converter circuit, and the amplifier offset for expanding the voltage range of the divided range to the voltage range of the input range of the AD converter circuit is generated.
  • the amplified signal generated by the second DA converter circuit, the minimum voltage generated by the first DA converter circuit is amplified by the programmable gain amplifier in which the generated amplifier offset and the target gain 2 n are set. Is converted by the AD converter circuit to obtain eighth data.
  • the ninth process extends the eighth data to the lower side by n bits, divides the extended data by the actually measured gain, and subtracts this from the seventh data to obtain the digital offset data of the upper side divided range It is a process.
  • the calculation is performed using the known digital offset data so that the voltage at the connection point between the specific divided range for which the known digital offset data is obtained and the upper divided range adjacent thereto matches in both divided ranges.
  • the continuity between the specific division range and the upper division range adjacent thereto can be guaranteed.
  • the value obtained by adding the digital offset data to the value obtained by expanding the result of AD conversion of the voltage range of the input range amplified by the programmable gain amplifier and dividing by the measured gain the value obtained by direct AD conversion without using a programmable gain amplifier substantially matches.
  • the value converted by AD in each division range is subjected to n-bit bit expansion and division by actually measured gain, the influence of the gain error of the programmable gain amplifier can be excluded from the digital offset data.
  • the continuity can be guaranteed with high accuracy.
  • the digital offset data generation processing includes generating the digital offset data of the specific division range and then generating digital offset data of the division range on the lower side of the division range.
  • the minimum voltage of the specific divided range is generated by the first DA converter circuit, and the voltage range of the divided range is changed to the voltage of the input range of the AD converter circuit.
  • An amplifier offset that expands to the range is generated by the second DA converter circuit, and the minimum voltage generated by the first DA converter circuit by the programmable gain amplifier in which the generated amplifier offset and the target gain 2 n are set.
  • the eleventh process is a process of obtaining the eleventh data by extending the tenth data to the lower side by n bits, dividing the expanded data by the actually measured gain, and adding the reference digital offset data thereto. .
  • the maximum voltage of the lower divided range is generated by the first DA converter circuit, and the amplifier offset for expanding the voltage range of the divided range to the voltage range of the input range of the AD converter circuit is set.
  • the amplified signal generated by the second DA converter circuit, the maximum voltage generated by the first DA converter circuit is amplified by the programmable gain amplifier in which the generated amplifier offset and the target gain 2 n are set.
  • the twelfth data is extended by n bits to the lower side, and the extended data is divided by the actually measured gain, and this is subtracted from the eleventh data to obtain the digital offset data of the lower side divided range and It is processing to do.
  • the calculation is performed using the known digital offset data so that the voltage at the connection point between the specific divided range for which the known digital offset data is obtained and the lower divided range adjacent thereto matches in both divided ranges. Therefore, it is possible to guarantee the continuity between the specific division range and the lower-side division range adjacent thereto. Furthermore, in the voltage range of the divided range, the value obtained by adding the digital offset data to the value obtained by expanding the result of AD conversion of the voltage range of the input range amplified by the programmable gain amplifier and dividing by the measured gain, The value obtained by direct AD conversion without using a programmable gain amplifier substantially matches. In particular, since the value converted by AD in each division range is subjected to n-bit bit expansion and division by actually measured gain, the influence of the gain error of the programmable gain amplifier can be excluded from the digital offset data. The continuity can be guaranteed with high accuracy.
  • the section determination process includes a process of determining an input range to which the voltage to be measured belongs based on AD conversion data with respect to an input voltage of a boundary voltage of each divided range of the AD conversion circuit.
  • FIG. 1 illustrates a data processing system according to the first embodiment of the present invention.
  • the data processing system 100 shown in the figure is configured as a system-on-chip semiconductor device formed on a single semiconductor substrate such as single crystal silicon by a complementary MOS integrated circuit manufacturing technique or the like, although not particularly limited.
  • the data processing system 100 includes a microcomputer (MCU) 101, a programmable gain amplifier (PGA) 102, and a selector (SW1) 103 that are representatively shown. Needless to say, other circuits such as a memory and an accelerator may be integrated, although not particularly shown.
  • MCU microcomputer
  • PGA programmable gain amplifier
  • SW1 selector
  • the microcomputer 101 is not particularly limited, but a central processing unit (CPU) 110 that executes a program as a control circuit, a non-volatile memory (FLASH) 111 such as a flash memory that electrically stores a program or data, and a CPU 110 RAM 112 used for the work area, AD conversion circuit (ADC) 113 for converting analog signals to digital signals, first DA conversion circuit (DAC1) 114 for converting digital signals to analog signals, and converting digital signals to analog signals A second DA conversion circuit (DAC2) 115, a digital input / output port 116, an analog input port 117, other peripheral circuit modules (PRPH) 118 such as a timer counter and a serial interface, and a selector (SW2) 119.
  • CPU central processing unit
  • FLASH non-volatile memory
  • ADC AD conversion circuit
  • DAC1 first DA conversion circuit
  • DAC2 digital input / output port
  • PRPH peripheral circuit modules
  • SW2 selector
  • the gain setting for the programmable gain amplifier 102 is performed by the CPU 110 using the signal 120.
  • the second DA conversion circuit 115 DA converts the amplifier offset data supplied from the CPU 110 and supplies the amplifier offset 121 to the programmable gain amplifier 102.
  • the second DA conversion circuit 115 converts the data supplied from the CPU 110 from DA to output.
  • the selector 103 selects the analog signal under measurement 123 to be AD converted supplied from the analog input port 117 or the signal 122 output from the first DA conversion circuit 114 and supplies the selected signal to the programmable gain amplifier 102.
  • the selector 119 selects the output of the selector 103 or the output of the programmable gain amplifier 102 and supplies it to the AD conversion circuit 113.
  • the CPU 110 refers to the data converted by the AD conversion circuit 113.
  • the CPU 110 performs switch control of the selectors 103 and 119.
  • FIG. 1 mainly shows a configuration that pays attention to a function of obtaining an AD conversion result in which the bit accuracy is expanded with respect to the resolution of the AD conversion circuit 113.
  • the AD conversion result can be obtained by increasing the resolution over the entire input range of the AD conversion circuit 113 according to the program control of the CPU 110.
  • the AD conversion function will be described in detail.
  • FIG. 2 generally illustrates the principle of AD conversion according to the present embodiment.
  • the resolution of the AD conversion circuit 113 is 10 bits.
  • the input range of the AD conversion circuit 113 (for convenience, the voltage range of the input range of the AD conversion circuit 113 is set to 0.5 V to 4.5 V) is divided into four parts accordingly. Each divided voltage range is divided into sections (0.5 V to 1.5 V, 1.5 V to 2.5 V, 2.5 V to 3.5 V, 3.5 V to 4.5 V).
  • a 12-bit digital offset (DFS1, DFS2, DFS3, DFS4) of the range is prepared in advance.
  • the programmable gain amplifier 102 is set, and the measured analog signal is amplified four times.
  • the amplified signal is converted into 10-bit data by the AD conversion circuit 113.
  • the converted 10-bit data is subjected to bit extension of 2 bits on the lower side, for example, 2-bit 0 extension, and the bit extension is performed.
  • the setting of the amplifier offset for the programmable gain amplifier 102 is focused on the section 2 divided into four with respect to the full range.
  • FIGS. 4 and 5 show the principle of AD conversion according to the present embodiment by paying attention to the section of the divided range.
  • FIG. 4 shows the programmable gain of the measured analog signal in section 2 of the divided range (in this example, the voltage range of the input range of the AD converter circuit 113 is 0 V to 5 V for convenience, and does not match the description of FIG. 2).
  • the amplifier 102 amplifies the signal by a factor of four, converts the amplified signal into 10-bit data by the AD converter circuit 113, performs 2-bit zero extension on the data and divides the expanded data by the actually measured gain.
  • the principle when the 12-bit AD conversion data with an extended bit precision is obtained by adding the digital offset DFS2 to is exemplified.
  • FIGS. 6 and 7 similarly show the principle of AD conversion according to the present embodiment, paying attention to the section of the divided range.
  • the programmable gain amplifier 102 is particularly within the voltage range in which the linearity of the amplification operation is maintained. 2 shows the case where the sections are crossed with each other, and is consistent with FIG.
  • the voltage range of the crossing section is 0.5 V for 10% of the input range.
  • the amplifier offset may be determined so that the input voltage range of section 3 from 2.5V to 3.5V is in the range of 0.5V to 4.5V.
  • the digital offset of the section 3 may be determined so that the maximum voltage of the section 2 matches the minimum voltage of the section 3, and details thereof will be described later.
  • the amplifier offset may be determined so that the input voltage range of section 2 of 1.5 V to 2.5 V is the voltage range of 0.5 V to 4.5 V of the input range of the AD converter circuit. .
  • the digital offset of the section 2 may be determined so that the maximum voltage of the section 1 matches the minimum voltage of the section 2, and details thereof will be described later.
  • FIG. 8 shows an overall AD conversion processing routine according to the present embodiment in accordance with the above principle.
  • the gain calibration process (RT1) of the programmable gain amplifier and the digital offset calculation process (RT2) are performed in advance, and then the execution stop of the AD conversion process according to the present embodiment is not instructed, and As long as there is an instruction for AD conversion, the input section discrimination process (RT3) based on the analog signal to be measured, the AD conversion process (RT4) by the AD conversion circuit for the analog signal to be measured, and the result of the AD conversion process (RT4) Gain correction and digital offset addition processing (RT5) are performed.
  • the AD conversion process (RT4) and the gain correction and digital offset addition process (RT5) constitute an extended AD conversion process in which AD conversion is performed using the determined interval for the analog signal to be measured as the voltage range of the input range of the AD conversion circuit 113. To do.
  • this discrimination process is a process of discriminating the input range to which the voltage to be measured belongs based on the AD conversion data of the voltage corresponding to the boundary voltage of each divided range of the AD conversion circuit 113.
  • This is a process of setting the amplifier 102 and AD converting the amplified signal of the analog signal under measurement by the set programmable gain amplifier 102 by the AD conversion circuit 113.
  • the gain correction and digital offset addition processing (RT5) performs 2-bit zero extension on the lower side of the 10-bit digital data converted by the AD conversion processing RT4, and uses the expanded 12-bit data as an actual gain (its purpose). divided by the gain actually measured gain to 2 n), by adding the digital offset data to comply to the minimum voltage division range corresponding to divided by 12-bit data, 12-bit conversion accuracy is expanded AD This is a process for acquiring the conversion result.
  • the digital offset generation process is a process of generating digital offset data in the reference section illustrated in FIG. 9, a process of generating higher-order digital offset data in the reference section illustrated in FIG. 10, and FIG.
  • the processing is roughly divided into the generation processing of the lower digital offset data of the reference section exemplified in FIG.
  • an arbitrary voltage for example, a voltage of 2.1 V in section 2
  • the first DA conversion circuit 114 S1
  • this is given to the AD conversion circuit 113 via the terminals a and d of the selectors 103 and 119 to acquire AD converted first data (S2), and the first processing is performed.
  • 10-bit data that is the basis of the digital offset data DFS2 is obtained.
  • the CPU 110 fetches the first data M2 (S3), performs 2-bit zero extension on the lower side of the fetched first data M2 to obtain 12-bit second data M2_eb (S4), and performs a second process. .
  • an amplifier offset for expanding the voltage range (1.5 V to 2.5 V) of the divided range to the voltage range of the input range (0.5 V to 4.5 V) of the AD converter circuit is converted to the second DA conversion.
  • the arbitrary voltage generated by the first DA converter circuit 114 is amplified by the programmable gain amplifier 102 generated by the circuit 115 (S5) and having the generated amplifier offset and the actual gain near the target gain.
  • the signal is converted by the AD conversion circuit 113 (S6), and the CPU 110 takes in the third data A2 obtained by the conversion (S7), and performs the third process.
  • the CPU 110 performs the fourth process of obtaining the fourth data A2_eb_g by performing 2-bit zero extension on the lower side of the third data A2, performing division by the actually measured gain (S8).
  • a fifth process of subtracting the fourth data A2_eb_g from the second data M2_eb to obtain the reference digital offset data DFS2 (fifth data) of the specific division range is performed (S9).
  • the digital offset data DFS2 substantially matches the value obtained by AD converting the arbitrary voltage in the voltage range of the input range of the AD conversion circuit 113 without using the programmable gain amplifier 102.
  • the value obtained by adding the digital offset data DFS2 to the value obtained by extending the result of AD conversion of the voltage range of the input range amplified by the programmable gain amplifier and dividing by the actually measured gain in the voltage range of the reference section And the value directly AD converted without going through the programmable gain amplifier substantially coincide with each other.
  • the maximum voltage of the section 2 that is the specific division range 2.5 V is generated by the first DA converter circuit 114 (S10), and the voltage range (1.5 V to 2.5 V) of the divided range (section 2) is set to the voltage of the input range of the AD converter circuit 113.
  • An amplifier offset that expands to a range (0 V to 5 V) is generated by the second DA conversion circuit 115 (S11), and the first DA conversion is performed by the programmable gain amplifier 102 in which the generated amplifier offset and target gain are set.
  • the maximum voltage of 2.5 V in section 2 generated by the circuit 114 is amplified, and the amplified signal is converted by the AD conversion circuit 113 ( 12) to get the sixth data A2max (S13), it performs a sixth process.
  • the CPU 110 performs 2-bit zero extension on the lower side of the sixth data A2max to generate temporary 12-bit data (A2max_eb) (S14), and divides this data A2max_eb by the measured gain to generate data A2max_eb_g Then, the digital offset data DFS2 is added to the data A2max_eb_g to obtain seventh data A2max_12b which is 12-bit AD conversion data (S16), and the seventh process is performed.
  • the CPU 110 generates, in the second DA conversion circuit 115, an amplifier offset that expands the voltage range (2.5 V to 3.5 V) of the upper divided range (section 3) to the input range of the AD conversion circuit.
  • the signal amplified as the minimum voltage of 2.5 V in section 3 is converted by the AD conversion circuit 113 (S18), the eighth data A3min is obtained (S19), and the eighth process is performed.
  • the added value and the value directly AD converted without going through the programmable gain amplifier substantially match.
  • the value subjected to AD conversion in each division range is subjected to n-bit bit expansion and division based on the actually measured gain, the influence of the gain error of the programmable gain amplifier 102 can be eliminated. Can be ensured with high accuracy.
  • digital offset data DFS4 may be obtained by the same processing as in FIG. 10 based on the known digital offset data DFS3, and thus detailed description thereof is omitted.
  • the minimum voltage (in the specific division range (section 2)) ( 1.5V) is generated by the first DA converter circuit 114 (S22), and the voltage range (1.5V to 2.5V) of the divided range (section 2) is set to the input range (1.5V to 2.5V) of the AD converter circuit 113.
  • An amplifier offset that expands to 0V to 5V is generated by the second DA converter circuit 115 (S23), and the first DA converter circuit 114 is generated by the programmable gain amplifier 102 in which the generated amplifier offset and target gain are set.
  • S24) and acquires the tenth data A2min (S25) performs the tenth processing.
  • the CPU 110 generates temporary 12-bit data A2min_eb obtained by performing 2-bit zero extension on the lower side of the tenth data A2min (S26), and divides the data A2min_eb by the actually measured gain to generate data A2min_eb_g (
  • the digital offset data DFS2 is added to the data A2min_eb_g to obtain eleventh data (A2min_12b) as 12-bit AD conversion data (S28), and an eleventh process is performed.
  • the CPU 110 generates the maximum voltage (1.5 V) of the lower divided range (section 1) by the first DA converter circuit 114, and at the same time the voltage range (0.5 V to 1.. 5V) is generated in the second DA converter circuit 115 in the second DA converter circuit 115 (S29), and the programmable amplifier set with the generated amplifier offset and the target gain is expanded to the input range (0V to 5V) of the AD converter circuit 113.
  • the gain amplifier 102 amplifies the maximum voltage (1.5 V) generated by the first DA converter circuit 114, converts the amplified signal by the AD converter circuit 113 (S30), and obtains twelfth data A1max. In step S31, a twelfth process is performed.
  • the CPU 110 performs 2-bit zero extension on the lower side of the twelfth data A1max, divides the measured gain, generates data A1max_eb_g (S32), and generates the generated data A1max_eb_g as the eleventh data.
  • the digital offset data DFS1 of the lower side division range (section 1) is acquired (S33), and the thirteenth process is performed.
  • the added value and the value directly AD converted without going through the programmable gain amplifier substantially match.
  • the value AD converted in each division range is subjected to n-bit bit expansion and division by actually measured gain, the influence of the gain error of the programmable gain amplifier can be eliminated, and its continuity Can be assured with high accuracy.
  • FIG. 12 illustrates details of the input section discrimination process (RT3) and the AD conversion process (RT4).
  • the selector 103 is selected as the input terminal b and the selector 119 is selected as the input terminal d (S40), and the analog signal to be measured is AD converted by the AD conversion circuit 113 (S41, S42).
  • the CPU 110 fetches the AD conversion result (S43) and determines whether the AD conversion result is larger than the boundary value between the sections 3 and 4 (S44).
  • Amplifier offset data is set (S45), and the stabilization of the conversion operation of the first DA conversion circuit 114 is awaited (S46).
  • the AD conversion result is smaller than the boundary value between the sections 3 and 4
  • the amplifier offset data of section 3 is set in the register (S48), and the stabilization of the conversion operation of the first DA conversion circuit 114 is awaited (S49).
  • the AD conversion result is smaller than the boundary value between the sections 2 and 3
  • the amplifier offset data of section 2 is set in the DA conversion register (S51), and the stabilization of the conversion operation of the first DA conversion circuit 114 is awaited (S52).
  • the amplifier offset data of the section 1 is set in the DA conversion register for amplifier offset (S53), and the first DA conversion circuit 114 Wait for stabilization of the conversion operation (S54). After each stabilization waiting time (for example, 3 ⁇ s) has elapsed, the input of the selector 119 is connected to the output of the PGA 102 (S55). Thereby, 2 n (here, gain 4) is set in the programmable gain amplifier 102 as the target gain together with the amplifier offset for expanding the voltage range of the determined divided range to the input range of the AD conversion circuit 113. A process of converting the amplified signal of the analog signal under measurement by the programmable gain amplifier 102 by the AD conversion circuit 113 is performed.
  • FIG. 13 illustrates the details of the gain correction and digital offset addition processing (RT5).
  • the CPU 110 performs zero extension of n bits (2 bits in this case) on the lower side of the digital data converted by the AD conversion circuit 113 by the AD conversion process (RT4) to generate 12-bit data AE1.
  • the data AE1 is divided by the actual gain (S61), and the result data (V1) is held and the discrimination result by the discrimination process (RT3) of the input section is referred to (S62).
  • the CPU 110 adds the digital offset of the section 4 to the calculation result data V1 if the determination result by the input section determination processing (RT3) is the section 4 (S63, S64), and the input section determination processing (RT3).
  • the digital offset of section 3 is added to the calculation result data V1 (S65, S66). If the determination result by the input section determination processing (RT3) is section 2, the calculation result data V1 is calculated. The digital offset of section 2 is added (S67, S68), and if the determination result by the input section determination processing (RT3) is section 1, the digital offset of section 1 is added to the calculation result data V1 (S69). The resulting data is held as an AD conversion result expanded to 12 bits (S70).
  • FIG. 14 illustrates a timing chart of the AD conversion operation by the AD function according to the present embodiment.
  • sampling of the analog signal to be measured for AD conversion and AD conversion operation by the AD conversion circuit 113 includes the above-described operation for determining the input section (monitoring AD conversion) and input measurement for extended AD conversion.
  • the operation (actual AD conversion) is performed in this order.
  • the divided section is determined using it (OPR1), and after the actual AD conversion, operations such as bit expansion, gain correction, and addition of a digital offset are performed (OPR2).
  • OCR1 operations such as bit expansion, gain correction, and addition of a digital offset are performed
  • the AD conversion result in which n bits are extended in a range satisfying the relationship of 2 n ⁇ m is obtained.
  • the programmable gain amplifier is based on consistency with the amplification by giving the amplifier offset from the second DA conversion circuit 115 to the programmable gain amplifier 102 so that the determined range of the divided range is the full range of the AD conversion circuit 113.
  • An amplifier 102 amplifies at a gain of 2 n or in the vicinity thereof. As a result, the resolution can be increased over the entire conversion range of the AD conversion circuit 113.
  • Embodiment 2 a process for obtaining a digital offset of each divided range by a method different from that in the first embodiment will be described.
  • the digital offset of a specific reference section substantially matches the minimum voltage of the specific section, so that the AD converter circuit 113 AD converts the minimum voltage of the specific section.
  • 12-bit data obtained by performing 2-bit zero extension on the lower side can be used as the digital offset of the reference section.
  • 2.5 V is output from the DAC 1 and AD-converted by the ADC 113 without being amplified by the PGA 102, and the following 2-bit bit extension is performed on the conversion result data, and this is used as the digital offset of the reference section.
  • the AD converter circuit 113 Since the digital offset of the upper section of the specific section substantially coincides with the maximum voltage of the specific section, the AD converter circuit 113 performs AD conversion on the minimum voltage of the specific section, and the lower side has 2 bits. Perform 0-extension and divide by the actual gain, add the digital offset data of the section based on a known reference to the result of division, and use the obtained 12-bit extended AD conversion result as the digital offset Can do. It should be noted that the digital offset of the upper section of the upper section can be obtained by the same processing based on the known digital offset of the upper section.
  • the AD converter circuit 113 AD converts the minimum voltage of the specific section to the lower side.
  • a 2-bit zero extension is performed to divide by the actual gain, and the difference between the division result and the digital offset data of the section based on a known reference can be used as the digital offset. It should be noted that the digital offset of the lower section of the lower section can be obtained by the same processing based on the known digital offset of the lower section.
  • FIG. 15 illustrates a data processing system according to the second embodiment of the present invention.
  • the data processing system 200 shown in the figure is different from the data processing system 100 shown in FIG. 1 in that a sample and hold circuit 201 is added and a CPU 110A that performs control corresponding thereto is employed.
  • the CPU 110A has a sample hold circuit 201 for inputting the analog signal to be measured 123, and the CPU 110A uses the same analog signal to be measured 123 sampled by the sample and hold circuit 201 to determine the division range and the determination result.
  • a process for the extended AD conversion used is performed.
  • the sample hold circuit 201 includes a sampling switch (SMP1) 211, a sampling capacitor (SC1) 212, an output buffer (BUF) 213, and an output selection switch (SW3) 214.
  • SMP1 sampling switch
  • SC1 sampling capacitor
  • BAF output buffer
  • SW3 output selection switch
  • FIG. 16 illustrates the sample hold operation of the analog signal under measurement. After the necessary charge signal is accumulated in the sampling capacitor 212, the sampling switch 211 is closed.
  • FIG. 17 illustrates an operation in which the information held in the sample hold circuit 201 is AD-converted by the ADC 113 through the PGA 102.
  • the AD section data (RT3) and the measured voltage AD conversion process (RT4) described with reference to FIG. 8 are performed using the AD conversion data obtained by this monitoring operation.
  • FIG. 18 illustrates operations in gain correction and digital offset addition processing (RT5).
  • RT5 gain correction and digital offset addition processing
  • the division range can be determined and the AD conversion using the determination result can be performed on the same analog signal to be measured. Occurrence of a situation where conversion is performed can be prevented in advance.
  • Embodiment 4 >>
  • the division number m can be arbitrarily determined within a range satisfying the relationship of 2 n ⁇ m.
  • the midpoint of the dynamic signal is set to half of the input voltage range of the AD converter circuit. It is generally considered to be a good idea.
  • the AD conversion method that divides the input range as described in the above embodiment if the number of divisions is an even number, the half of the input voltage range of the AD conversion circuit becomes a boundary between adjacent division ranges. In this respect, a difference in processing efficiency occurs in the AD conversion according to the present embodiment depending on whether the even number or the odd number is adopted as the division number m. This point will be described in the third embodiment.
  • the division number of the input range of the AD converter circuit 113 is set to an even number, and the AD signal according to this embodiment is set.
  • the voltage 2.5 V which is the median value of the periodic signal
  • the amplifier offset is frequently switched according to the value of the analog signal to be measured.
  • the time for waiting for the ADC 113 to stabilize becomes longer, and the conversion processing efficiency by the AD according to the present embodiment decreases.
  • the CPU 110 (110 ⁇ / b> A) allows the input of the AD converter circuit 113 when the median value of the analog signal under measurement is close to the median value of the input range of the AD converter circuit 113.
  • Control may be performed so that the AD conversion processing according to the present embodiment is performed with the number of divisions of the range set to an odd number, for example, five.
  • the AD conversion processing according to the present embodiment is performed with the number of divisions of the range set to an odd number, for example, five.
  • the input range by the converter 113 is expanded from 0.1 V to 4.9 V, for example.
  • a margin corresponding to the capability of the AD conversion circuit 113 may be taken into consideration at both ends of the input range.
  • FIG. 21 illustrates a data processing system according to the fourth embodiment.
  • the data processing system 300 shown in the figure has a sample hold circuit 201 added to the data processing system 100 of FIG. 1, and the DA conversion circuit is integrated into one DA conversion circuit (DAC1) 114.
  • the output is selectively supplied to the PGA 102 or the selector 103 via the selector 220, and the CPU 110B that performs control corresponding thereto is employed.
  • a sample hold circuit 201 that selectively samples and holds the setting analog signal 122 instead of the measured analog signal 123 and outputs the sample analog signal 122 to the programmable gain amplifier 102, and an amplifier offset generation and a setting analog signal generation
  • the DA conversion circuit (DAC1) 114 that is also used and the path for outputting the amplifier offset 121 generated by the DA conversion circuit 114 to the programmable gain amplifier 102 or the setting analog signal 122 generated by the DA conversion circuit
  • a selector 220 for selecting a path to be supplied to the sample hold circuit 201 is provided.
  • the CPU 110 ⁇ / b> B controls the selection of the selector 220 by using the DA conversion circuit 114 for generating the amplifier offset 121 and generating the setting analog signal 122.
  • the sample hold circuit 201 includes a sampling switch (SMP1) 211, a sampling capacitor (SC1) 212, an output buffer (BUF) 213, and an output selection switch (SW3) 214.
  • SMP1 sampling switch
  • SC1 sampling capacitor
  • BAF output buffer
  • SW3 output selection switch
  • the D / A converter circuit 115 that outputs the amplifier offset 121 to the programmable gain amplifier 102 and the setting analog signal 122 instead of the analog signal to be measured are programmable.
  • the DA converter circuit 114 to be output to the gain amplifier 102 is separately provided, the setting of the amplifier offset and the generation of the setting analog signal can be performed in parallel, so that the processing efficiency when acquiring the digital offset It can contribute to improvement.
  • the DA converter circuit 114 used for both the generation of the amplifier offset and the setting analog signal is employed, the setting of the amplifier offset and the generation of the setting analog signal are performed in series. However, it is possible to contribute to the reduction of the circuit scale by using the DA converter circuit.
  • the gain calibration for the PGA 102 may be performed sequentially by processing RT10 to RT16 as shown in the outline of FIG. That is, in the actual gain acquisition process illustrated in FIG. 22, the terminal of the selector 103 is set to a, the selector 220 is set to g, the analog voltage is output from the DA conversion circuit 114, and the switch 211 built in the sample hold circuit 201 is output. (SMP1) is turned on, switch 214 (SW3) is turned off, and voltage x1 is stored in capacitor 212 (SC1) (RT10).
  • the switch 211 After storing the voltage x1, the switch 211 is turned off, the switch 214 is turned on, the selector 220 is set to f, and an arbitrary voltage O (for example, 0 V) is output as the amplifier offset of the PGA 102 from the DA conversion circuit 114.
  • O for example, 0 V
  • the terminal of the selector 119 is set to d, and the voltage x1 stored in the capacitor 212 by the AD conversion circuit 113 is AD-converted through a path without the PGA 102, and an AD conversion result y1 is obtained (RT11).
  • the terminal of the selector 119 is set to c, the voltage x1 stored in the capacitor 212 by the AD conversion circuit 113 is amplified by the PGA 102, and AD conversion is performed to obtain an AD conversion result Y1 (RT12).
  • the analog voltage x2 is output from the DA conversion circuit 114, the voltage x2 is stored in the sample hold circuit 201 (RT13), the voltage x2 is stored, the switch 211 is turned off, the switch 214 is turned on, and the selector 220 is set to f.
  • the amplifier offset voltage O is output from the DA conversion circuit 114.
  • the AD conversion circuit 113 obtains the AD conversion result y2 from the voltage x2 stored in the capacitor 212 through the path without the PGA 102 (RT14), and the AD converter 113 obtains the AD conversion result Y2 from the voltage x2 amplified by the PGA 102. (TR15).
  • the actually measured gain G is calculated from the ratio between the AD conversion result in the path without the PGA 102 and the AD conversion result of the voltage amplified by the PGA 102 for the two different voltages.
  • processing is performed as x1 ⁇ x2.
  • the voltages x1 and x2 are arbitrarily selected within a range in which the voltage amplified by the PGA 102 does not exceed the input range of the AD converter circuit.
  • FIG. 23 illustrates details of the processes RT10 and RT11.
  • FIG. 24 illustrates details of the process RT12.
  • FIG. 25 illustrates details of the processes RT13 and RT14.
  • FIG. 26 illustrates details of the process RT15.
  • FIG. 27 illustrates details of the A and B portions in the flowchart when calculating the digital offset of section 3, and
  • FIG. 28 illustrates details of the C portion in the flowchart when calculating the digital offset of section 3. .
  • the calculation flow of the digital offset in other sections is not shown, but may be generated by processing according to FIG. 27 and FIG.
  • bit expansion by a control unit such as a microcomputer and division by actually measured gain may be performed not only by fixed point arithmetic but also by floating point arithmetic.
  • the order in which bit extension processing for expanding bit precision and division by measured gain is performed in digital offset generation processing, etc. is basically the order in which division after bit extension is desirable in the arithmetic system. However, it is possible to reverse by the calculation method otherwise.
  • the bit accuracy, the number of extension bits, and the number of divisions of the AD conversion circuit are not limited to the above embodiment, and can be changed as appropriate.
  • the data processing system is not limited to a one-chip semiconductor device, and can be configured with multiple chips.
  • the microcomputers (MCUs) 101, 101A, and 101B can be configured with one chip, and other circuits can be configured with external components.
  • the present invention relates to a data processing system having an AD conversion function, and can be widely applied to a technique for obtaining a bit accuracy higher than that of an AD conversion circuit.
  • Microcomputer 102 Programmable gain amplifier (PGA) 103 Selector (SW1) 110 Central processing unit (CPU) 111 Nonvolatile memory (FLASH) 112 RAM 113 AD conversion circuit (ADC) 114 1st DA converter circuit (DAC1) 115 Second DA converter circuit (DAC2) 116 Digital input / output port 117 Analog input port 118 Peripheral circuit module (PRPH) 119 Selector (SW2) 200 Data processing system 201 Sample hold circuit 110A CPU 101A microcomputer 300 data processing system 110B CPU 101B Microcomputer

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Analogue/Digital Conversion (AREA)

Abstract

　分解能を高くすることができ、変換レンジの切り替えに対する追従性が良好で、変換誤差が小さなデータ処理システムを提供する。　ＡＤ変換回路の分解能に対してｎ（ｎは正の整数）ビット拡張したＡＤ変換結果を得るデータ処理システムは、ＡＤ変換回路の入力レンジをｍ（２ｎ≦ｍ）分割し、被測定アナログ信号に対してＡＤ変換回路によるＡＤ変換結果が何れの分割レンジに属するかを判別し、判別した分割レンジの範囲をＡＤ変換回路の入力レンジの電圧範囲とするアンプオフセットをプログラマブルゲインアンプに与えて増幅し、増幅された信号をＡＤ変換回路で変換し、その変換結果に対する下位側のビット拡張とプログラマブルゲインアンプの実測ゲインによる除算とを行なった結果に、対応するデジタルオフセットを加算して、ビット精度をｎビット拡張したＡＤ変換結果を取得する。

Description

データ処理システム
　本発明は、ＡＤ（Analog to Digital）変換機能を有するデータ処理システムに関し、特にＡＤ変換回路のビット精度よりも高いビット精度（分解能）を得るための技術に関する。
　特許文献１にはＡＤ変換回路の最小分解能にほぼ等しい振幅の傾斜電圧を加え、複数回のＡＤ変換動作を行い、各デジタル出力を、ＡＤ変換回路の桁数よりも大きな桁数を持つ演算回路によって平均化することにより、高精度ＡＤ変換を実現しようとする技術の記載がある。
　特許文献２には差動増幅器により入力アナログ信号と変換レンジに応じた基準信号との差分を取得し、これをＡＤ変換回路によりデジタル信号に変換し、そのデジタル信号を受け取る制御装置によりその差分に応じたデジタル信号に応じて基準信号を制御すると共にデジタル信号と変換レンジとに応じて出力デジタル信号を生成する。実際のＡＤ変換回路の分解能よりも変換レンジ数倍の分解能を得ることができ、変換レンジの設定の仕方により必要な分解能を得るものである。
特開平５－１４２０１号公報 特開平６－３３４５２３号公報
　本発明者はＡＤ変換回路の変換レンジの全域にわたってその分解能を高くすることについて検討した。特許文献１ではその目的を達することは容易ではない。特許文献２では変換レンジの基準信号と被測定用の入力信号との差分をＡＤ変換回路で増幅することによって変換ビット精度を高くしようとするものであるが、被測定信号に応じて変換レンジを最適に切り替えるにはＡＤ変換結果が変換レンジを振り切るか否かの判別を行って基準信号の切り替えを行わなければならず、変換レンジの切り替えに対する追従性が悪いと考えられ、また、変換レンジが切り替えられたときの変換レンジ間での変換データの連続性についても検討されておらず、さらには差動増幅回路の増幅率と拡大される分解能との関係についても明示されず、種々の検討がその他に必要になると考えられる。
　本発明の目的は、ＡＤ変換回路の変換レンジの全域にわたってその分解能を高くすることができると共に、
変換レンジの切り替えに対する追従性が良好であって、その変換誤差が小さなデータ処理システムを提供することにある。
　本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
　本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
　すなわち、ＡＤ変換回路の分解能に対してビット精度をｎ（ｎは正の整数）ビット拡張したＡＤ変換結果を得るデータ処理システムは、ＡＤ変換回路の入力レンジをｍ（２ｎ≦ｍ）分割し、各分割レンジの接続点の電圧が隣接するもの同士で同一となるデジタルオフセットを演算し、被測定アナログ信号に対してＡＤ変換回路によるＡＤ変換結果が何れの分割レンジに属するかを判別し、判別した分割レンジの範囲をＡＤ変換回路の入力レンジの電圧範囲とするアンプオフセットをプログラマブルゲインアンプに与えて増幅し、増幅された信号をＡＤ変換回路で変換し、その変換結果に対する下位側のｎビット拡張と拡張された値に対する前記プログラマブルゲインアンプの実測ゲインによる除算とを行なった結果に、対応する分割レンジのデジタルオフセットを加算して、ビット精度をｎビット拡張したＡＤ変換結果を取得する。
　本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
　すなわち、ＡＤ変換回路の変換レンジの全域にわたってその分解能を高くすることができると共に、変換レンジの切り替えに対する追従性が良好であって、その変換誤差を小さくすることができる。
図１は本発明の第１の実施の形態に係るデータ処理システムを例示するブロック図である。 図２は本実施の形態に係るＡＤ変換原理を全体的に例示する動作説明図である。 図３はアンプオフセットの設定例を示す説明図である。 図４は本実施の形態に係る上記ＡＤ変換原理を分割レンジの区間２に着目して示した説明図である。 図５は本実施の形態に係る上記ＡＤ変換原理を分割レンジの区間３に着目して示した説明図である。 図６は同じく本実施の形態に係る上記ＡＤ変換原理を分割レンジの区間３に着目して示すと共にプログラマブルゲインアンプが増幅動作の直線性を保つ電圧範囲内で区間を交錯させるようにした場合について示した説明図である。 図７は同じく本実施の形態に係る上記ＡＤ変換原理を分割レンジの区間２に着目して示すと共にプログラマブルゲインアンプが増幅動作の直線性を保つ電圧範囲内で区間を交錯させるようにした場合について示した説明図である。 図８は本実施の形態に係るＡＤ変換原理による変換処理ルーチンを全体的に例示するフローチャートである。 図９はデジタルオフセットデータＤＦＳ２の生成処理を例示するフローチャートである。 図１０は既知のデジタルオフセットデータＤＦＳ２の上位側デジタルオフセットデータＤＦＳ３の生成処理を例示するフローチャートである。 図１１は既知のデジタルオフセットデータＤＦＳ２の下位側デジタルオフセットデータＤＦＳ１の生成処理を例示するフローチャートである。 図１２は入力区間の判別処理ＲＴ３及び前記ＡＤ変換処理ＲＴ４の詳細を例示するフローチャートである。 図１３はゲイン補正及びデジタルオフセット加算処理ＲＴ５の詳細を例示するフローチャートである。 図１４は本実施の形態に係るＡＤ変換動作を例示するタイミングチャートである。 図１５は本発明の第２の実施の形態に係るデータ処理システムを例示するブロック図である。 図１６は被測定アナログ信号のサンプルホールド動作を例示する動作説明図である。 図１７はサンプルホールド回路２０１にホールドされた情報をＰＧＡ１０２をスルーしてＡＤＣ１１３でＡＤ変換する動作を例示する動作説明図である。 図１８はゲイン補正及びデジタルオフセット加算処理ＲＴ５における動作を例示する動作説明図である。 図１９は被測定アナログ信号の中央値がＡＤ変換回路の入力レンジの中央値に近いとき前記ＡＤ変換回路の入力レンジの分割数を偶数に設定してＡＤ変換処理を行う場合を例示する動作説明図である。 図２０は被測定アナログ信号の中央値がＡＤ変換回路の入力レンジの中央値に近いとき前記ＡＤ変換回路の入力レンジの分割数を奇数例えば５分割に設定してＡＤの変換処理を行うように制御したときの第３の実施の形態に係る説明図である。 図２１は第４の実施の形態に係るデータ処理システムを例示するブロック図である。 図２２はＤＡ変換回路が１個に集約された場合におけるＰＧＡに対するゲイン校正の概要を例示する説明図である。 図２３は図２２の処理ＲＴ１０とＲＴ１１の詳細を例示する動作説明図である。 図２４は処理ＲＴ１２の詳細を例示する動作説明図である。 図２５は処理ＲＴ１３及びＲＴ１４の詳細を例示する動作説明図である。 図２６は処理ＲＴ１５の詳細を例示する動作説明図である。 図２７は区間３のデジタルオフセットを算出するときのフローチャートにおけるＡ及びＢ部分の詳細を例示する動作説明図である。 図２８には区間３のデジタルオフセットを算出するときのフローチャートにおけるＣ部分の詳細を例示する動作説明図である。
１．実施の形態の概要
　先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
　〔１〕＜ＡＤＣの分割入力レンジ毎に入力の増幅、ＡＤ変換、ビット拡張を行なう＞
　本発明の代表的な実施の形態に係るデータ処理システム（１００，２００，３００）は、ＡＤ変換回路の分解能に対してｎ（ｎは正の整数）ビット拡張したＡＤ変換結果を得るシステムであって、ＡＤ変換回路（１１３）、プログラマブルゲインアンプ（１０２）、及び制御回路（１１０，１１０Ａ，１１０Ｂ）を有する。前記制御回路は、前記ＡＤ変換回路の入力レンジをｍ（２ｎ≦ｍ）分割し、各分割レンジの接続点の電圧が隣接するもの同士で同一となるデジタルオフセットを用意し、被測定アナログ信号に対して前記ＡＤ変換回路によるＡＤ変換結果が何れの分割レンジに属するかを判別し、判別した分割レンジの電圧範囲を前記ＡＤ変換回路の入力レンジの電圧範囲とするアンプオフセットとゲインの指定とを前記プログラマブルゲインアンプに与えて増幅し、増幅された信号を前記ＡＤ変換回路で変換し、その変換結果に対してｎビット拡張と前記プログラマブルゲインアンプの実測ゲインの値による除算とを行なって、これに対応する分割レンジのデジタルオフセットを加算してビット精度をｎビット拡張したＡＤ変換結果とする。
　これにより、ＡＤ変換回路の入力レンジに対する分割数ｍに応じて、２ｎ≦ｍの関係を満足する範囲でビット精度をｎビット拡張したＡＤ変換結果を最終的に得ることができる。このときと、判別された分割レンジの範囲をＡＤ変換回路の入力レンジの電圧範囲とするためのアンプオフセットとゲインの指定をプログラマブルゲインアンプに与えて増幅を行うので、プログラマブルゲインアンプはゲイン２ｎ若しくはその近傍で増幅を行うことになる。このとき、ＡＤ変換回路の分割入力レンジ毎に入力の増幅、ＡＤ変換、及びｎビット拡張を行なうことによって、プログラマブルゲインアンプのゲイン誤差に対する補正が行なわれる。更に分割レンジの最小の値を与えるデジタルオフセットはその下位に隣接する分割レンジの最大の値と同一である。従って、ＡＤ変換回路の変換レンジの全域にわたる高分解能のＡＤ変換結果に対して変換誤差の小さな高い変換精度を実現することができる。更に、変換レンジの選択に際してもプログラマブルゲインアンプによる増幅を行わずにＡＤ変換回路でＡＤ変換を１回行って判別すればよいから、変換レンジの切り替えに際して良好な追従性が得られる。
　〔２〕＜ゲイン誤差の取得＞
　項１のデータ処理システムにおいて、前記制御回路から前記プログラマブルゲインアンプに与えられるゲインは目的ゲイン２ｎであり、前記制御回路によるｎビット拡張はＡＤ変換結果の下位ビットに対する０拡張である。
　これにより、プログラマブルゲインアンプのゲイン誤差を容易に相殺することができる。
　〔３〕＜実測ゲインの取得＞
　項２のデータ処理システムにおいて、前記制御回路は、目的ゲインとして前記２ｎを前記プログラマブルゲインアンプに設定し、設定されたプログラマブルゲインアンプによるアナログ信号の増幅出力をＡＤ変換回路で変換したデジタル値と、そのときプログラマブルゲインアンプに供給するアナログ信号の生成に用いたデジタル値との差に基づいて目的ゲインに対する実測ゲインを取得する。
　これにより、プログラマブルゲインアンプによる増幅誤差を相殺するために用いるプログラマブルゲインアンプの実測ゲインを容易に取得することができる。
　〔４〕＜隣接する分割レンジの境界部分を交錯させる＞
　項１のデータ処理システムにおいて、前記制御回路は、隣接する分割レンジの境界部分を交錯させるように前記アンプオフセットを設定する。
　これにより、プログラマブルゲインアンプの増幅特性に従ってリニアリティーを保証することが難しい最小及び最大入力近傍の入力に対する増幅機能を用いないようにすることができ、この点でＡＤ変換誤差の低減に資することができる。
　〔５〕＜属する分割レンジの判別＞
　項１のデータ処理システムにおいて、前記制御回路は、前記ＡＤ変換回路の各分割レンジの境界電圧の入力電圧に対するＡＤ変換データに基づいて被測定電圧が属する入力レンジを判別する。
　これにより、被測定信号が属する分割レンジを容易に判別することができるようになる。
　〔６〕＜サンプルホールド＞
　項１のデータ処理システムにおいて、被測定アナログ信号を入力するサンプルホールド回路（２０１）をさらに有し、前記制御回路（１１０Ａ，１１０Ｂ）は、前記サンプルホールド回路にサンプリングされた同じ被測定アナログ信号を用いて、分割レンジの判別と、判別された分割レンジの電圧範囲を前記ＡＤ変換回路の入力レンジの電圧範囲とするＡＤ変換とを行う。
　これにより、分割レンジの判別と、その判別結果を利用した前記ＡＤ変換とを同じ被測定アナログ信号に対して行うことができるから、誤って異なる分割レンジを用いてＡＤ変換が行われる事態の発生を未然に防止することができる。
　〔７〕＜入力レンジの分割数を奇数とする＞
　項１のデータ処理システムにおいて、前記制御回路は、被測定アナログ信号の中央値がＡＤ変換回路の入力レンジの中央値に近いとき前記ＡＤ変換回路の入力レンジの分割数を奇数に設定してＡＤ変換のための前記処理を行う。
　これにより、被測定アナログ信号の中央値が分割レンジの境界近傍になることを抑制する事ができる。それが分割レンジの境界近傍になると被測定アナログ信号がその中央値を越えて変化するたびに分割レンジを変更する処理を行わなければならなくなり、ＡＤ変換処理効率が低下する。
　〔８〕＜アンプオフセット生成用とアンプ入力信号生成用のＤＡＣを個別化＞
　項１のデータ処理システムにおいて、前記プログラマブルゲインアンプに前記アンプオフセットを出力するＤＡ変換回路（１１５）と、選択的に前記プログラマブルゲインアンプに設定用アナログ信号を出力するＤＡ変換回路（１１４）とを別々に持つ。
　これにより、アンプオフセットの設定と設定用アナログ信号の生成とを並列的に行うことができるから、デジタルオフセットを取得するときの処理効率の向上に資することができる。
　〔９〕＜アンプオフセット生成用とアンプ入力信号生成用のＤＡＣを共通化＞
　項１のデータ処理システムにおいて、選択的に前記被測定アナログ信号に代えて設定用アナログ信号をサンプルホールドして前記プログラマブルゲインアンプに出力するサンプルホールド回路（２０１）と、アンプオフセットの生成と設定用アナログ信号の生成に兼用されるＤＡ変換回路（図２１の１１４）と、前記ＤＡ変換回路で生成されたアンプオフセットを前記プログラマブルゲインアンプに出力する経路又は前記ＤＡ変換回路で生成された設定用アナログ信号を前記サンプルホールド回路に供給する経路を選択する選択回路（２２０）とを有する。
　これにより、アンプオフセットの設定と設定用アナログ信号の生成とを直列的に行わなければならないがＤＡ変換回路の兼用によって回路規模の縮小に資することができる。
　〔１０〕＜ＡＤＣの分割入力レンジ毎に入力の増幅、ＡＤ変換、ビット拡張、実測ゲインで除算を行う＞
　本発明の別の実施の形態に係るデータ処理システム（１００，２００，３００）は、ＡＤ変換回路（１１３）、プログラマブルゲインアンプ（１０２）、及び制御回路（１１０，１１０Ａ，１１０Ｂ）を有する。前記制御回路は、被測定アナログ信号が前記ＡＤ変換回路の入力レンジをｍ（正の整数）分割した何れの分割レンジに属するかを判別し、判別した分割レンジの電圧範囲を前記ＡＤ変換回路の入力レンジの電圧範囲に拡大するためのアンプオフセットと目的ゲイン２ｎ（ｎは正の整数、２ｎ≦ｍ）を前記プログラマブルゲインアンプに設定し、設定されたプログラマブルゲインアンプによる前記被測定アナログ信号の増幅信号を前記ＡＤ変換回路で変換し、変換されたデータに対するｎビットのビット拡張と拡張されたデータに対する前記プログラマブルゲインアンプの実測ゲインによる除算とを行い、除算結果に当該分割レンジに対応する分割レンジのデジタルオフセットデータを加算して、ビット精度をｎビット拡張したＡＤ変換結果とする。
　これにより、ＡＤ変換回路の入力レンジに対する分割数ｍに応じて、２ｎ≦ｍの関係を満足する範囲でビット精度をｎビット拡張したＡＤ変換結果を最終的に得ることができる。このときと、判別された分割レンジの範囲をＡＤ変換回路の入力レンジの電圧範囲とするアンプオフセットとゲインの指定をプログラマブルゲインアンプに与えて増幅を行うので、プログラマブルゲインアンプはゲイン２ｎ若しくはその近傍で増幅を行うことになる。このとき、ＡＤ変換回路の分割入力レンジ毎に入力の増幅、ＡＤ変換、ｎビット拡張、及びプログラマブルゲインアンプの実測ゲインで除算を行なうことによって、プログラマブルゲインアンプのゲイン誤差に対する補正が行なわれる。従って、ＡＤ変換回路の変換レンジの全域にわたりプログラマブルゲインアンプのゲイン誤差が相殺され且つビット精度がｎビット拡張されたＡＤ変換結果を得ることができる。更に、変換レンジの選択に際してもプログラマブルゲインアンプによる増幅を行わずにＡＤ変換回路でＡＤ変換を１回行って判別すればよいから、変換レンジの切り替えに際しても良好な追従性が得られる。
　〔１１〕＜基準となる区間のデジタルオフセットデータの生成＞
　項１０のデータ処理システムは第１のＤＡ変換回路（１１４）及び第２のＤＡ変換回路（１１５）を有し、前記制御回路は第１処理乃至第５処理の制御を行う。第１処理は、特定の前記分割レンジの任意電圧を前記第１のＤＡ変換回路で生成し、これを前記ＡＤ変換回路で変換した第１データを取得する処理である。第２処理は、前記第１データの下位側に当該分割レンジに応じてｎビット分のビット拡張を行って第２データを取得する処理である。第３処理は、前記特定の分割レンジの任意電圧を前記第１のＤＡ変換回路で生成すると共に、当該分割レンジの電圧範囲を前記ＡＤ変換回路の入力レンジの電圧範囲に拡大するためのアンプオフセットを前記第２のＤＡ変換回路で生成し、生成されたアンプオフセットと目的ゲイン２ｎとを設定した前記プログラマブルゲインアンプで前記第１のＤＡ変換回路で生成した任意電圧を増幅し、増幅された信号を前記ＡＤ変換回路で変換して第３データを取得する処理である。第４処理は、前記第３データを下位側にｎビット拡張し且つ拡張されたデータを前記実測ゲインで除算して第４データを取得する処理である。第５処理は、前記第２データから第４データを減算して当該特定の分割レンジのデジタルオフセットデータを取得する処理である。
　これにより、特定の前記分割レンジの電圧範囲において、プログラマブルゲインアンプにより増幅された入力レンジの電圧範囲をAD変換した結果をnビット拡張して前記実測ゲインで除算した値に前記デジタルオフセットデータを加算した値と、プログラマブルゲインアンプを介さず直接AD変換した値とは、実質的に一致するようになる。
　〔１２〕＜デジタルオフセットデータ既知区間の上位側デジタルオフセットデータの生成＞
　項１１のデータ処理システムにおいて、前記特定の分割レンジのデジタルオフセットデータを生成した後に、当該分割レンジの上位側の分割レンジのデジタルオフセットデータを生成するとき前記制御回路は第６処理乃至第９処理を行う。第６処理は、前記特定の分割レンジの最大電圧を前記第１のＤＡ変換回路で生成すると共に、当該分割レンジの電圧範囲を前記ＡＤ変換回路の入力レンジの電圧範囲に拡大するためのアンプオフセットを前記第２のＤＡ変換回路で生成し、生成したアンプオフセットと目的ゲイン２ｎとを設定した前記プログラマブルゲインアンプで前記第１のＤＡ変換回路で生成された最大電圧を増幅し、増幅された信号を前記ＡＤ変換回路で変換して第６データを取得する処理である。第７処理は、前記第６データを下位側にｎビット拡張し且つ拡張されたデータを前記実測ゲインで除算してこれに前記特定の分割レンジのデジタルオフセットデータを加算した第７データを取得する処理である。第８処理は、前記上位側の分割レンジの最小電圧を前記第１のＤＡ変換回路で生成すると共に、当該分割レンジの電圧範囲を前記ＡＤ変換回路の入力レンジの電圧範囲に拡大するアンプオフセットを前記第２のＤＡ変換回路で生成し、生成したアンプオフセットと目的ゲイン２ｎとを設定した前記プログラマブルゲインアンプで前記第１のＤＡ変換回路で生成された最小電圧を増幅し、増幅された信号を前記ＡＤ変換回路で変換して第８データを取得する処理である。第９処理は前記第８データを下位側にｎビット拡張し且つ拡張されたデータを前記実測ゲインで除算し、これを前記第７データから減算して前記上位側分割レンジのデジタルオフセットデータとする処理である。
　これにより、既知のデジタルオフセットデータを求めた特定分割レンジとこれに隣接する上位側分割レンジとの接続点の電圧が双方の分割レンジで一致するように既知のデジタルオフセットデータを用いて演算されるから、特定分割レンジとこれに隣接する上位側分割レンジとの連続性を保証することができる。さらに当該分割レンジの電圧範囲において、プログラマブルゲインアンプにより増幅された入力レンジの電圧範囲をAD変換した結果をnビット拡張して前記実測ゲインで除算した値に前記デジタルオフセットデータを加算した値と、プログラマブルゲインアンプを介さず直接AD変換した値とは、実質的に一致する。特に、それぞれの分割レンジでＡＤ変換された値に対してはｎビットのビット拡張とそれに対する実測ゲインによる除算を行なうので、プログラマブルゲインアンプのゲイン誤差の影響を排除することができ、その連続性を高精度に保証することができる。
　〔１３〕＜デジタルオフセットデータ既知区間の下位側デジタルオフセットデータの生成＞
　項１１のデータ処理システムにおいて、前記特定の分割レンジのデジタルオフセットデータを生成した後に、当該分割レンジの下位側の分割レンジのデジタルオフセットデータを生成するとき前記制御回路は第１０乃至第１３処理を行う。第１０処理は、前記特定の分割レンジの最小電圧を前記第１のＤＡ変換回路で生成すると共に、当該分割レンジの電圧範囲を前記ＡＤ変換回路の入力レンジの電圧範囲に拡大するアンプオフセットを前記第２のＤＡ変換回路で生成し、生成したアンプオフセットと目的ゲイン２ｎとを設定した前記プログラマブルゲインアンプで前記第１のＤＡ変換回路で生成された最小電圧を増幅し、増幅された信号を前記ＡＤ変換回路で変換して第１０データを取得する処理である。第１１処理は、前記第１０データを下位側にｎビット拡張し且つ拡張されたデータを前記実測ゲインで除算し、これに特定の分割レンジのデジタルオフセットデータを加算して第１１データを取得する処理である。第１２処理は、前記下位側の分割レンジの最大電圧を前記第１のＤＡ変換回路で生成すると共に、当該分割レンジの電圧範囲を前記ＡＤ変換回路の入力レンジの電圧範囲に拡大するアンプオフセットを前記第２のＤＡ変換回路で生成し、生成したアンプオフセットと目的ゲイン２ｎとを設定した前記プログラマブルゲインアンプで前記第１のＤＡ変換回路で生成された最大電圧を増幅し、増幅された信号を前記ＡＤ変換回路で変換して第１２データを取得する処理である。第１３処理は、前記第１２データを下位側にｎビット拡張し且つ拡張されたデータを前記実測ゲインで除算し、これを前記第１１データから減算して前記下位側分割レンジのデジタルオフセットデータとする処理である。
　これにより、既知のデジタルオフセットデータを求めた特定分割レンジとこれに隣接する下位側分割レンジとの接続点の電圧が双方の分割レンジで一致するように既知の基準デジタルオフセットデータを用いて演算されるから、特定分割レンジとこれに隣接する下位側分割レンジとの連続性を保証することができる。さらに当該分割レンジの電圧範囲において、プログラマブルゲインアンプにより増幅された入力レンジの電圧範囲をAD変換した結果をnビット拡張して前記実測ゲインで除算した値に前記デジタルオフセットデータを加算した値と、プログラマブルゲインアンプを介さず直接AD変換した値とは、実質的に一致する。特に、それぞれの分割レンジでＡＤ変換された値に対してはｎビットのビット拡張とそれに対する実測ゲインによる除算を行なうので、プログラマブルゲインアンプのゲイン誤差の影響を排除することができ、その連続性を高精度に保証することができる。
　〔１４〕＜隣接する分割レンジの境界部分を交錯させる＞
　項１０のデータ処理システムにおいて、前記制御回路は隣接する分割レンジの境界部分を交錯させるように前記アンプオフセットを設定する。
　これにより、プログラマブルゲインアンプの増幅特性に従ってリニアリティーを保証することが難しい最小及び最大入力近傍の入力に対する増幅機能を用いないようにすることができ、この点でＡＤ変換誤差の低減に資することができる。
　〔１５〕＜サンプルホールド＞
　項１０のデータ処理システムにおいて、被測定アナログ信号を入力するサンプルホールド回路（２０１）をさらに有し、前記制御回路（１１０Ａ，１１０Ｂ）は、前記サンプルホールド回路にサンプリングされた同じ被測定アナログ信号を用いて、分割レンジの判別と、判別された分割レンジの電圧範囲を前記ＡＤ変換回路の入力レンジの電圧範囲とするＡＤ変換とを行う。
　これにより、分割レンジの判別と、判別された分割レンジの電圧範囲を前記ＡＤ変換回路の入力レンジの電圧範囲とするＡＤ変換とを同じ被測定アナログ信号に対して行うことができるから、誤って異なる分割レンジを用いてＡＤ変換が行われる事態の発生を未然に防止することができる。
　〔１６〕＜入力レンジの分割数を奇数とする＞
　項１０のデータ処理システムにおいて、前記制御回路は、被測定アナログ信号の中央値がＡＤ変換回路の入力レンジの中央値に近いとき前記ＡＤ変換回路の入力レンジの分割数を奇数に設定してＡＤ変換のための前記処理を行う。
　これにより、被測定アナログ信号の中央値が分割レンジの境界近傍になることを抑制する事ができる。それが分割レンジの境界近傍になると被測定アナログ信号がその中央値を越えて変化するたびに分割レンジを変更する処理を行わなければならなくなり、ＡＤ変換処理効率が低下する。
　〔１７〕＜アンプオフセット生成用とアンプ入力信号生成用のＤＡＣを個別化＞
　項１０のデータ処理システムにおいて、前記プログラマブルゲインアンプに前記アンプオフセットを出力するＤＡ変換回路（１１５）と、選択的に前記プログラマブルゲインアンプに設定用アナログ信号を出力するＤＡ変換回路（１１４）とを別々に持つ。
　これにより、アンプオフセットの設定と設定用アナログ信号の生成とを並列的に行うことができるから、デジタルオフセットを取得するときの処理効率の向上に資することができる。
　〔１８〕＜アンプオフセット生成用とアンプ入力信号生成用のＤＡＣを共通化＞
　項１０のデータ処理システムにおいて、選択的に前記被測定アナログ信号に代えて設定用アナログ信号をサンプルホールドして前記プログラマブルゲインアンプに出力するサンプルホールド回路（２０１）と、アンプオフセットの生成と設定用アナログ信号の生成に兼用されるＤＡ変換回路（図２１の１１４）と、前記ＤＡ変換回路で生成されたアンプオフセットを前記プログラマブルゲインアンプに出力する経路又は前記ＤＡ変換回路で生成された設定用アナログ信号を前記サンプルホールド回路に供給する経路を選択する選択回路とを有する。
　これにより、アンプオフセットの設定と設定用アナログ信号の生成とを直列的に行わなければならないがＤＡ変換回路の兼用によって回路規模の縮小に資することができる。
　〔１９〕＜ＡＤＣの分割入力レンジ毎に入力の増幅、ＡＤ変換、ビット拡張、実測ゲインで除算を行う＞
　本発明の更に別の実施の形態に係るデータ処理システム（１００，２００，３００）は、ＡＤ変換回路（１１３）と、プログラマブルゲインアンプ（１０２）と、ＤＡ変換回路（１１４，１１５）と、前記プログラマブルゲインアンプのゲイン校正処理、デジタルオフセットデータの生成処理、被測定アナログ信号に対する入力区間の判別処理、及び被測定アナログ信号に対して判別された区間を前記ＡＤ変換回路の入力レンジの電圧範囲とする拡張ＡＤ変換処理を行う制御回路（１１０，１１０Ａ，１１０Ｂ）とを有する。前記入力区間の判別処理は、前記ＡＤ変換回路による被測定アナログ信号に対する変換結果が当該ＡＤ変換回路の入力レンジの電圧範囲をｍ（正の整数）分割した何れの分割レンジに属するかを判別する処理である。前記拡張ＡＤ変換処理は、判別された分割レンジの電圧範囲を前記ＡＤ変換回路の入力レンジの電圧範囲に拡大するアンプオフセットと目的ゲイン２ｎ（ｎは正の整数、２ｎ≦ｍ）とを前記プログラマブルゲインアンプに設定し、設定されたプログラマブルゲインアンプによる前記被測定アナログ信号の増幅信号を前記ＡＤ変換回路で変換し、変換されたデジタルデータに対するｎビットのビット拡張と拡張されたデータに対するプログラマブルゲインアンプの実測ゲインによる除算を行い、除算されたデータに、前記判別された分割レンジの最小値に応ずるデジタルオフセットデータを加算して、ビット精度をｎビット拡張したＡＤ変換結果とする。
　これにより、ＡＤ変換回路の入力レンジに対する分割数ｍに応じて、２ｎ≦ｍの関係を満足する範囲でビット精度をｎビット拡張したＡＤ変換結果を最終的に得ることができる。このときと、判別された分割レンジの範囲をＡＤ変換回路の入力レンジの電圧範囲とするためのアンプオフセットとゲインの指定をプログラマブルゲインアンプに与えて増幅を行うので、プログラマブルゲインアンプはゲイン２ｎ若しくはその近傍で増幅を行うことになる。このとき、ＡＤ変換回路の分割入力レンジ毎に入力の増幅、ＡＤ変換、ｎビット拡張、及びプログラマブルゲインアンプの実測ゲインで除算を行なうことによって、プログラマブルゲインアンプのゲイン誤差に対する補正が行なわれる。更に分割レンジの最小の値を与えるデジタルオフセットはその下位に隣接する分割レンジの最大の値と同一である。従って、ＡＤ変換回路の変換レンジの全域にわたる高分解能のＡＤ変換結果に対して変換誤差の小さな高い変換精度を実現することができる。更に、変換レンジの選択に際してもプログラマブルゲインアンプによる増幅を行わずにＡＤ変換回路でＡＤ変換を１回行って判別すればよいから、変換レンジの切り替えに際しても良好な追従性が得られる。
　〔２０〕＜基準となる区間のデジタルオフセットデータの生成＞
　項１９のデータ処理システムは前記ＤＡ変換回路として第１のＤＡ変換回路（１１４）及び第２のＤＡ変換回路（１１５）を有する。前記デジタルオフセットデータの生成処理は第１処理乃至第５処理を含む。第1処理は、特定の前記分割レンジの任意電圧を前記第１のＤＡ変換回路で生成し、これを前記ＡＤ変換回路で変換した第１データを取得する処理である。第２処理は、前記第１データの下位側にｎビットのビット拡張を行って第２データを取得する処理である。第３処理は、前記特定の分割レンジの任意電圧を前記第１のＤＡ変換回路で生成すると共に、当該分割レンジの電圧範囲を前記ＡＤ変換回路の入力レンジの電圧範囲に拡大するアンプオフセットを前記第２のＤＡ変換回路で生成し、生成されたアンプオフセットと目的ゲイン２ｎとを設定した前記プログラマブルゲインアンプで前記第１のＤＡ変換回路で生成した任意電圧を増幅し、増幅された信号を前記ＡＤ変換回路で変換して第３データを取得する処理である。第４処理は、前記第３データを下位側にｎビット拡張し且つ拡張されたデータを前記実測ゲインで除算して第４データを取得する処理である。第５処理は、前記第２データから第４データを減算して当該特定の分割レンジのデジタルオフセットデータを取得する処理である。
　これにより、特定の前記分割レンジの電圧範囲において、プログラマブルゲインアンプにより増幅された入力レンジの電圧範囲をAD変換した結果をnビット拡張して前記実測ゲインで除算した値に前記デジタルオフセットデータを加算した値と、プログラマブルゲインアンプを介さず直接AD変換した値とは、実質的に一致するようになる。
　〔２１〕＜デジタルオフセットデータ既知区間の上位側デジタルオフセットデータの生成＞
　項２０のデータ処理システムにおいて、前記デジタルオフセットデータの生成処理は、前記特定の分割レンジのデジタルオフセットデータを生成した後に、当該分割レンジの上位側の分割レンジのデジタルオフセットデータを生成するために第６乃至第９処理を含む。第６処理は、前記特定の分割レンジの最大電圧を前記第１のＤＡ変換回路で生成すると共に、当該分割レンジの電圧範囲を前記ＡＤ変換回路の入力レンジの電圧範囲に拡大するアンプオフセットを前記第２のＤＡ変換回路で生成し、生成したアンプオフセットと目的ゲイン２ｎとを設定した前記プログラマブルゲインアンプで前記第１のＤＡ変換回路で生成された最大電圧を増幅し、増幅された信号を前記ＡＤ変換回路で変換して第６データを取得する処理である。第７処理は、前記第６データを下位側にｎビット拡張し且つ拡張されたデータを前記実測ゲインで除算してこれに前記基準デジタルオフセットデータを加算して第７データを取得する処理である。第８処理は、前記上位側の分割レンジの最小電圧を前記第１のＤＡ変換回路で生成すると共に、当該分割レンジの電圧範囲を前記ＡＤ変換回路の入力レンジの電圧範囲に拡大するアンプオフセットを前記第２のＤＡ変換回路で生成し、生成したアンプオフセットと目的ゲイン２ｎとを設定した前記プログラマブルゲインアンプで前記第１のＤＡ変換回路で生成された最小電圧を増幅し、増幅された信号を前記ＡＤ変換回路で変換して第８データを取得する処理である。第９処理は、前記第８データを下位側にｎビット拡張し且つ拡張されたデータを前記実測ゲインで除算して、これを前記第７データから減算して前記上位側分割レンジのデジタルオフセットデータとする処理である。
　これにより、既知のデジタルオフセットデータを求めた特定分割レンジとこれに隣接する上位側分割レンジとの接続点の電圧が双方の分割レンジで一致するように既知のデジタルオフセットデータを用いて演算されるから、特定分割レンジとこれに隣接する上位側分割レンジとの連続性を保証することができる。さらに当該分割レンジの電圧範囲において、プログラマブルゲインアンプにより増幅された入力レンジの電圧範囲をAD変換した結果をnビット拡張して前記実測ゲインで除算した値に前記デジタルオフセットデータを加算した値と、プログラマブルゲインアンプを介さず直接AD変換した値とは、実質的に一致する。特に、それぞれの分割レンジでＡＤ変換された値に対してはｎビットのビット拡張とそれに対する実測ゲインによる除算を行なうので、プログラマブルゲインアンプのゲイン誤差の影響をデジタルオフセットデータから排除することができ、その連続性を高精度に保証することができる。
　〔２２〕＜デジタルオフセットデータ既知区間の下位側デジタルオフセットデータの生成＞
　項２０のデータ処理システムにおいて、前記デジタルオフセットデータの生成処理は、前記特定の分割レンジのデジタルオフセットデータを生成した後に、当該分割レンジの下位側の分割レンジのデジタルオフセットデータを生成するために第１０乃至第１３処理を含む、第１０処理は、前記特定の分割レンジの最小電圧を前記第１のＤＡ変換回路で生成すると共に、当該分割レンジの電圧範囲を前記ＡＤ変換回路の入力レンジの電圧範囲に拡大するアンプオフセットを前記第２のＤＡ変換回路で生成し、生成したアンプオフセットと目的ゲイン２ｎとを設定した前記プログラマブルゲインアンプで前記第１のＤＡ変換回路で生成された最小電圧を増幅し、増幅された信号を前記ＡＤ変換回路で変換して第１０データを取得する処理である。第１１処理は、前記第１０データを下位側にｎビット拡張し且つ拡張されたデータを前記実測ゲインで除算し、これに前記基準デジタルオフセットデータを加算して第１１データを取得する処理である。第１２処理は、前記下位側の分割レンジの最大電圧を前記第１のＤＡ変換回路で生成すると共に、当該分割レンジの電圧範囲を前記ＡＤ変換回路の入力レンジの電圧範囲に拡大するアンプオフセットを前記第２のＤＡ変換回路で生成し、生成したアンプオフセットと目的ゲイン２ｎとを設定した前記プログラマブルゲインアンプで前記第１のＤＡ変換回路で生成された最大電圧を増幅し、増幅された信号を前記ＡＤ変換回路で変換して第１２データを取得する処理である。第１３処理は、前記第１２データを下位側にｎビット拡張し且つ拡張されたデータを前記実測ゲインで除算し、これを前記第１１データから減算して前記下位側分割レンジのデジタルオフセットデータとする処理である。
　これにより、既知のデジタルオフセットデータを求めた特定分割レンジとこれに隣接する下位側分割レンジとの接続点の電圧が双方の分割レンジで一致するように既知のデジタルオフセットデータを用いて演算されるから、特定分割レンジとこれに隣接する下位側分割レンジとの連続性を保証することができる。さらに当該分割レンジの電圧範囲において、プログラマブルゲインアンプにより増幅された入力レンジの電圧範囲をAD変換した結果をnビット拡張して前記実測ゲインで除算した値に前記デジタルオフセットデータを加算した値と、プログラマブルゲインアンプを介さず直接AD変換した値とは、実質的に一致する。特に、それぞれの分割レンジでＡＤ変換された値に対してはｎビットのビット拡張とそれに対する実測ゲインによる除算を行なうので、プログラマブルゲインアンプのゲイン誤差の影響をデジタルオフセットデータから排除することができ、その連続性を高精度に保証することができる。
　〔２３〕＜隣接する分割レンジの境界部分を交錯させる＞
　項１９のデータ処理システムにおける前記拡張ＡＤ変換処理において、判別された分割レンジの電圧範囲を前記ＡＤ変換回路の入力レンジの電圧範囲に拡大するアンプオフセットを前記プログラマブルゲインアンプに設定するとき、隣接する分割レンジの境界部分を交錯させるように前記アンプオフセットを設定する。
　これにより、プログラマブルゲインアンプの増幅特性に従ってリニアリティーを保証することが難しい最小及び最大入力近傍の入力に対する増幅機能を用いないようにすることができ、この点でＡＤ変換誤差の低減に資することができる。
　〔２４〕＜実測ゲインの取得＞
　項１９のデータ処理システムにおいて、前記ゲイン校正処理は、前記第１のＤＡ変換回路から出力したアナログ信号を前記プログラマブルゲインアンプで増幅して前記ＡＤ変換回路で変換して得られるデータと、前記アナログ信号を前記プログラマブルゲインアンプで増幅せずに前記ＡＤ変換回路で変換して得られるデータとに基づいて、前記増幅回路のゲインを演算し取得する処理を含む。
　これにより、プログラマブルゲインアンプによる増幅誤差を相殺するために用いる実測ゲインを容易に取得することができる。
　〔２５〕＜属する分割レンジの判別＞
　項１９のデータ処理システムにおいて、前記区間判別処理は、ＡＤ変換回路の各分割レンジの境界電圧の入力電圧に対するＡＤ変換データに基づいて被測定電圧が属する入力レンジを判別する処理を含む。
　これにより、被測定信号が属する分割レンジを容易に判別することができるようになる。
　２．実施の形態の詳細
　実施の形態について更に詳述する。
　《実施の形態１》
　図１には本発明の第１の実施の形態に係るデータ処理システムが例示される。同図に示されるデータ処理システム１００は、特に制限されないが、相補型ＭＯＳ集積回路製造技術などにより単結晶シリコンなどの１個の半導体基板に形成されたシステムオンチップの半導体装置として構成される。データ処理システム１００は、代表的に示されたマイクロコンピュータ（ＭＣＵ）１０１、プログラマブルゲインアンプ（ＰＧＡ）１０２、及びセレクタ（ＳＷ１）１０３を有する。特に図示はしないがメモリやアクセラレータなどのその他の回路が集積されていて良いことはいうまでもない。
　マイクロコンピュータ１０１は、特に制限されないが、制御回路としてプログラムを実行する中央処理装置（ＣＰＵ）１１０、電気的に書き換え可能にプログラムやデータを格納するフラッシュメモリなどの不揮発性メモリ（ＦＬＡＳＨ）１１１、ＣＰＵ１１０のワーク領域などに利用されるＲＡＭ１１２、アナログ信号をデジタル信号に変換するＡＤ変換回路（ＡＤＣ）１１３、デジタル信号をアナログ信号に変換する第１ＤＡ変換回路（ＤＡＣ１）１１４、デジタル信号をアナログ信号に変換する第２ＤＡ変換回路（ＤＡＣ２）１１５、デジタル入出力ポート１１６、アナログ入力ポート１１７、タイマカウンタやシリアルインタフェースなどのその他の周辺回路モジュール（ＰＲＰＨ）１１８、及びセレクタ（ＳＷ２）１１９を備える。
　プログラマブルゲインアンプ１０２に対するゲインの設定はＣＰＵ１１０が信号１２０で行う。第２ＤＡ変換回路１１５はＣＰＵ１１０から供給されるアンプオフセットデータをＤＡ変換してプログラマブルゲインアンプ１０２にアンプオフセット１２１を供給する。第２ＤＡ変換回路１１５はＣＰＵ１１０から供給されるデータをＤＡ変換して出力する。セレクタ１０３はアナログ入力ポート１１７から供給されるＡＤ変換対象とされる被測定アナログ信号１２３又は第１ＤＡ変換回路１１４から出力される信号１２２を選択してプログラマブルゲインアンプ１０２に供給する。セレクタ１１９はセレクタ１０３の出力又はプログラマブルゲインアンプ１０２の出力を選択してＡＤ変換回路１１３に供給する。ＡＤ変換回路１１３で変換されたデータはＣＰＵ１１０が参照する。前記セレクタ１０３，１１９のスイッチ制御はＣＰＵ１１０が行う。
　図１にはＡＤ変換回路１１３の分解能に対してそのビット精度を拡張したＡＤ変換結果を得る機能に着目した構成を主にしている。特に、ＣＰＵ１１０のプログラム制御に従ってＡＤ変換回路１１３の入力レンジの全域にわたってその分解能を高くしてＡＤ変換結果を得ることができるようにしたものである。以下、そのＡＤ変換機能について詳述する。
　先ず、本実施の形態に係るＡＤ変換の原理を説明する。
　図２には本実施の形態に係るＡＤ変換の原理が全体的に例示される。ここではＡＤ変換回路１１３の分解能を１０ビットとする。変換精度を２ビット拡張するものとし、それに応じて、ＡＤ変換回路１１３の入力レンジ（便宜上、ＡＤ変換回路１１３の入力レンジの電圧範囲を０．５Ｖ～４．５Ｖとする）を４分割し、分割された夫々の電圧範囲である分割レンジの区間（０．５Ｖ～１．５Ｖ，１．５Ｖ～２．５Ｖ、２．５Ｖ～３．５Ｖ、３．５Ｖ～４．５Ｖ）毎に各分割レンジの１２ビットのデジタルオフセット（ＤＦＳ１，ＤＦＳ２，ＤＦＳ３，ＤＦＳ４）を予め用意する。被計測アナログ信号に対するＡＤ変換動作では、被計測アナログ信号が属する分割レンジの区間の電圧をＡＤ変換回路１１３の入力レンジの電圧範囲に増幅するためのアンプオフセットと目的ゲイン４（＝２２）をプログラマブルゲインアンプ１０２に設定して、その被測定アナログ信号を４倍に増幅する。増幅された信号はＡＤ変換回路１１３で１０ビットのデータに変換され、変換された１０ビットのデータに対して下位側に２ビットのビット拡張、例えば２ビットの０拡張を行い、ビット拡張されたデータに対してプログラマブルゲインアンプ１０２の実測ゲインで除算することによって、当該プログラマブルゲインアンプ１０２のゲイン誤差を相殺した当該分割レンジにおける１２ビットのＡＤ変換データを取得する。このＡＤ変換データに、対応する分割レンジの１２ビットのデジタルオフセット（ＤＦＳ１，ＤＦＳ２，ＤＦＳ３，ＤＦＳ４）を加算することによって、ビット精度が１２ビットに拡張されたＡＤ変換データが得られる。上述の如く被計測信号が属する分割レンジで得られる１０ビットのＡＤ変換データに対しては２ビットのビット拡張と実測ゲインによる除算によりプログラマブルゲインアンプ１０２のゲイン誤差が相殺され、また、各分割レンジのデジタルオフセットで決まる電圧は下位側の分割レンジの最大の電圧に一致するようにされていて、分割レンジの各区間におけるＡＤ変換結果の連続性が保証されるようになっている。以下、それらについて詳述する。
　先ず、プログラマブルゲインアンプ１０２に対するアンプオフセットの設定は図３に例示されるように、フルレンジに対して４分割された区間２に着目すると、電圧Ｖｘを区間２の最小電圧とすると、入力電圧Ｖａ＝ＶｘのときＶo＝０Ｖになるように、Ｖo＝Ｖａ（Ｒ１＋Ｒ２）／Ｒ１－ＶｂＲ２／Ｒ１の関係式から得られる電圧Ｖｂをアンプオフセットとすれば、区間２の入力電圧は、その区間の電圧範囲がＡＤ変換回路１１３の入力レンジの電圧範囲となるように増幅される。
　本実施の形態に係るＡＤ変換の原理を分割レンジの区間に着目して示すと例えば図４及び図５のようになる。即ち、図４には、分割レンジの区間２（この例では便宜上ＡＤ変換回路１１３の入力レンジの電圧範囲を０Ｖ～５Ｖとしており図２の説明とは整合しない）の被測定アナログ信号をプログラマブルゲインアンプ１０２で４倍に増幅し、増幅された信号をＡＤ変換回路１１３で１０ビットのデータに変換し、そのデータに対する２ビットの０拡張と拡張されたデータに対する実測ゲインによる除算とを行い、これにデジタルオフセットＤＦＳ２を加算して、ビット精度が拡張された１２ビットのＡＤ変換データを取得するときの原理が例示される。図５には分割レンジの区間３（この例では便宜上ＡＤ変換回路１１３の入力レンジの電圧範囲を０Ｖ～５Ｖとしており図２の説明とは整合しない）の被測定アナログ信号を４倍に増幅してＡＤ変換し、ＡＤ変換された１０ビットのデータに対する下位側２ビットの０拡張と拡張されたデータに対する実測ゲインによる除算とを行なう、これにデジタルオフセットＤＦＳ３を加算して、ビット精度が拡張された１２ビットのＡＤ変換データを取得するときの原理が例示される。
　図６及び図７には同じく本実施の形態に係るＡＤ変換の原理を分割レンジの区間に着目して示してあるが、ここでは特にプログラマブルゲインアンプ１０２が増幅動作の直線性を保つ電圧範囲内で区間を交錯させるようにした場合について示し、図２と整合している。プログラマブルゲインアンプ１０２の一般的な特性として最小入力電圧及び最大入力電圧の近傍では増幅動作の直線性を良好に保証できない場合があり、ゲイン誤差が大きくならないように、隣接部分で区間を交錯させる。例えば入力レンジの１０％として交錯区間の電圧範囲をそれぞれ０．５Ｖ確保している。例えば図６の区間３の例では、２．５Ｖ～３．５Ｖの区間３の入力電圧範囲が０．５Ｖ～４．５Ｖのレンジになるようにアンプオフセットを決めればよい。区間３のデジタルオフセットは、区間２の最大の電圧が区間３の最小の電圧に一致するように決定されればよく、その詳細は後で説明する。図７の区間２の例では、１．５Ｖ～２．５Ｖの区間２の入力電圧範囲がＡＤ変換回路の入力レンジの電圧範囲０．５Ｖ～４．５Ｖになるようにアンプオフセットを決めればよい。区間２のデジタルオフセットは、区間１の最大の電圧が区間２の最小の電圧に一致するように決定されればよく、その詳細は後で説明する。
　図８には上記原理に則った本実施の形態に係るＡＤ変換処理ルーチンが全体的に示される。このＡＤ変換処理は、プログラマブルゲインアンプのゲイン校正処理（ＲＴ１）及びデジタルオフセットの算出処理（ＲＴ２）を予め行ない、その後、本実施の形態に係るＡＤ変換処理の実行中止が指示されず、かつ、ＡＤ変換の指示がある限りにおいて、被測定アナログ信号に基づく入力区間の判別処理（ＲＴ３）、被測定アナログ信号に対するＡＤ変換回路によるＡＤ変換処理（ＲＴ４）、及びＡＤ変換処理（ＲＴ４）の結果に対するゲイン補正及びデジタルオフセット加算処理（ＲＴ５）が行われる。ＡＤ変換処理（ＲＴ４）とゲイン補正及びデジタルオフセット加算処理（ＲＴ５）は、被測定アナログ信号に対する判別された区間をＡＤ変換回路１１３の入力レンジの電圧範囲としてＡＤ変換を行う拡張ＡＤ変換処理を構成する。
　前記ゲイン校正処理（ＲＴ１）は、目的ゲイン（２ｎ、例えばｎ＝２で４倍）を設定したプログラマブルゲインアンプ１０２の出力をＡＤ変換回路１１３で変換したデジタル値と、そのときプログラマブルゲインアンプ１０２に供給するアナログ信号の生成に用いたデジタル値との差分から目的ゲインに対する実測ゲインを取得する処理を行う。即ち、前記第１のＤＡ変換回路１１４から出力したアナログ信号を前記プログラマブルゲインアンプ１０２で増幅して前記ＡＤ変換回路１１３で変換して得られるデータと、前記アナログ信号を前記プログラマブルゲインアンプ１１３で増幅せずに前記ＡＤ変換回路１１３で変換して得られるデータとに基づいてプログラマブルゲインアンプのゲインを演算して取得する。実測ゲインは拡張ＡＤ変換処理におけるゲイン補正に用いる。
　前記入力区間の判別処理（ＲＴ３）は、前記ＡＤ変換回路１１３による被測定アナログ信号に対する変換結果が当該ＡＤ変換回路１１３の入力レンジをｍ（正の整数）分割した何れの分割レンジに属するかを判別する処理である。例えばこの判別処理（ＲＴ３）は、ＡＤ変換回路１１３の各分割レンジの境界電圧に応ずる電圧のＡＤ変換データに基づいて被測定電圧が属する入力レンジを判別する処理とされる。
　前記ＡＤ変換処理（ＲＴ４）は、判別された分割レンジの電圧範囲を前記ＡＤ変換回路の入力レンジの電圧範囲に拡大するアンプオフセットと共に目的ゲインとして２ｎ（ここではｎ＝２）を前記プログラマブルゲインアンプ１０２に設定し、設定されたプログラマブルゲインアンプ１０２による前記被測定アナログ信号の増幅信号を前記ＡＤ変換回路１１３によってＡＤ変換する処理である。
　前記ゲイン補正及びデジタルオフセット加算処理（ＲＴ５）は、ＡＤ変換処理ＲＴ４で変換された１０ビットデジタルデータの下位側に２ビットの０拡張を行い、拡張された１２ビットのデータを実測ゲイン（その目的ゲイン２ｎに対して実測されたゲイン）で除算し、除算された１２ビットのデータに対応する分割レンジの最小電圧に応ずるデジタルオフセットデータを加算して、１２ビットの変換精度が拡張されたＡＤ変換結果を取得する処理である。
　デジタルオフセット生成処理（ＲＴ２）は、図９に例示される基準となる区間のデジタルオフセットデータの生成処理、図１０に例示される基準となる区間の上位側デジタルオフセットデータの生成処理、及び図１１に例示される基準となる区間の下位側デジタルオフセットデータの生成処理に大別される。
　図９に例示されるデジタルオフセットデータＤＦＳ２の生成処理では、まず、特定の前記分割レンジの任意電圧（例えば区間２の電圧２．１Ｖ）を前記第１のＤＡ変換回路１１４で生成し（Ｓ１）、これをセレクタ１０３，１１９の端子ａ，ｄを介して前記ＡＤ変換回路１１３に与えてＡＤ変換した第１データを取得する（Ｓ２）、第１処理を行う。これにより、デジタルオフセットデータＤＦＳ２のもとになる１０ビットのデータを得る。ＣＰＵ１１０はこの第１データＭ２を取り込み（Ｓ３）、取り込んだ第１データＭ２の下位側に２ビットの０拡張を行って１２ビットの第２データＭ２＿ｅｂを取得する（Ｓ４）、第２処理を行う。次に、当該分割レンジの電圧範囲（１．５Ｖ～２．５Ｖ）を前記ＡＤ変換回路の入力レンジ（０．５Ｖ～４．５Ｖ）の電圧範囲に拡大するアンプオフセットを前記第２のＤＡ変換回路１１５で生成し（Ｓ５）、生成されたアンプオフセットと目的ゲイン近傍である実測ゲインを持つ前記プログラマブルゲインアンプ１０２で前記第１のＤＡ変換回路１１４で生成した前記任意電圧を増幅し、増幅された信号を前記ＡＤ変換回路１１３で変換し（Ｓ６）、変換して得られた第３データＡ２をＣＰＵ１１０が取り込む（Ｓ７）、第３処理を行う。ＣＰＵ１１０は前記第３データＡ２の下位側に２ビットの０拡張を行って、前記実測ゲインで除算を行い、第４データＡ２＿ｅｂ＿ｇを取得する第４処理を行う（Ｓ８）。最後に、前記第２データＭ２＿ｅｂから第４データＡ２＿ｅｂ＿ｇを減算して当該特定の分割レンジの基準デジタルオフセットデータＤＦＳ２（第５データ）を取得する第５処理を行う（Ｓ９）。
　図９の処理によれば、デジタルオフセットデータＤＦＳ２はプログラマブルゲインアンプ１０２を介さずＡＤ変換回路１１３の入力レンジの電圧範囲で前記任意電圧をＡＤ変換した値と実質的に一致するようになる。そして、基準とした区間の電圧範囲において、プログラマブルゲインアンプにより増幅された入力レンジの電圧範囲をAD変換した結果をnビット拡張して前記実測ゲインで除算した値にデジタルオフセットデータＤＦＳ２を加算した値と、プログラマブルゲインアンプを介さず直接AD変換した値とは、実質的に一致するようになる。
　図１０に例示される区間２の上位側である区間３のデジタルオフセットデータＤＦＳ３の生成処理では、前記デジタルオフセットデータＤＦＳ２が生成された後に、まず、前記特定の分割レンジである区間２の最大電圧２．５Ｖを前記第１のＤＡ変換回路１１４で生成する（Ｓ１０）と共に、当該分割レンジ（区間２）の電圧範囲（１．５Ｖ～２．５Ｖ）を前記ＡＤ変換回路１１３の入力レンジの電圧範囲（０Ｖ～５Ｖ）に拡大するアンプオフセットを前記第２のＤＡ変換回路１１５で生成し（Ｓ１１）、生成したアンプオフセットと目的ゲインとを設定した前記プログラマブルゲインアンプ１０２で前記第１のＤＡ変換回路１１４で生成された区間２の最大電圧２．５Ｖを増幅し、増幅された信号を前記ＡＤ変換回路１１３で変換して（Ｓ１２）第６データＡ２ｍａｘを取得する（Ｓ１３）、第６処理を行う。ＣＰＵ１１０は第６データＡ２ｍａｘの下位側に２ビットの０拡張を行なって仮の１２ビットのデータ（Ａ２ｍａｘ＿ｅｂ）を生成し（Ｓ１４）、このデータＡ２ｍａｘ＿ｅｂに前記実測ゲインで除算を行ってデータＡ２ｍａｘ＿ｅｂ＿ｇを生成し（Ｓ１５）、このデータＡ２ｍａｘ＿ｅｂ＿ｇに、前記デジタルオフセットデータＤＦＳ２を加算して１２ビットのＡＤ変換データである第７データＡ２ｍａｘ＿１２ｂを取得する（Ｓ１６）、第７処理を行う。
　そしてＣＰＵ１１０は、前記上位側分割レンジ（区間３）の電圧範囲（２．５Ｖ～３．５Ｖ）を前記ＡＤ変換回路の入力レンジに拡大するアンプオフセットを前記第２のＤＡ変換回路１１５で生成し（Ｓ１７）、区間３の最小電圧２．５Ｖとして増幅された信号を前記ＡＤ変換回路１１３で変換して（Ｓ１８）、第８データＡ３ｍｉｎを取得する（Ｓ１９）、第８処理を行う。最後に、第８データＡ３ｍｉｎの下位側に２ビットの０拡張を行って、前記実測ゲインで除算を行ってデータＡ３ｍｉｎ＿ｅｂ＿ｇを生成し（Ｓ２０）、生成したデータＡ３ｍｉｎ＿ｅｂ＿ｇを、前記第７データＡ２ｍａｘ＿１２ｂから減算して、前記上位側分割レンジ（区間３）のデジタルオフセットデータＤＦＳ３（第９データ）を取得する（Ｓ２１）、第９処理を行う。
　これにより、区間２のＡＤ変換データと区間３のＡＤ変換データの連続性が確保される。すなわち、上記処理により、既知のデジタルオフセットデータＤＦＳ２を求めた特定分割レンジ（区間２）とこれに隣接する上位側分割レンジ（区間３）との接続点の電圧（２．５Ｖ）が双方の分割レンジで一致するように既知のデジタルオフセットデータＤＦＳ２を用いて演算されるから、特定分割レンジ（区間２）とこれに隣接する上位側分割レンジ（区間３）との連続性を保証することができる。換言すれば、上位側分割レンジの電圧範囲において、プログラマブルゲインアンプにより増幅された入力レンジの電圧範囲をAD変換した結果をnビット拡張して前記実測ゲインで除算した値に前記デジタルオフセットデータＤＦＳ３を加算した値と、プログラマブルゲインアンプを介さず直接AD変換した値とは、実質的に一致する。特に、それぞれの分割レンジでＡＤ変換された値に対してはｎビットのビット拡張とそれに対する実測ゲインによる除算を行なうので、プログラマブルゲインアンプ１０２のゲイン誤差の影響を排除することができ、その連続性を高精度に保証することができる。
　なお、デジタルオフセットデータＤＦＳ４は、既知のデジタルオフセットデータＤＦＳ３を基に図１０と同様の処理で求めればよいため、その詳細な説明は省略する。
　図１１に例示される既知のデジタルオフセットデータＤＦＳ２の下位側デジタルオフセットデータＤＦＳ１の生成処理では、前記デジタルオフセットデータＤＦＳ２が生成された後に、まず、前記特定の分割レンジ（区間２）の最小電圧（１．５Ｖ）を前記第１のＤＡ変換回路１１４で生成すると共に（Ｓ２２）、当該分割レンジ（区間２）の電圧範囲（１．５Ｖ～２．５Ｖ）を前記ＡＤ変換回路１１３の入力レンジ（０Ｖ～５Ｖ）に拡大するアンプオフセットを前記第２のＤＡ変換回路１１５で生成し（Ｓ２３）、生成したアンプオフセットと目的ゲインとを設定した前記プログラマブルゲインアンプ１０２で前記第１のＤＡ変換回路１１４で生成された最小電圧２．５Ｖを増幅し、増幅された信号を前記ＡＤ変換回路１１３で変換して（Ｓ２４）第１０データＡ２ｍｉｎを取得する（Ｓ２５）第１０処理を行う。ＣＰＵ１１０は第１０データＡ２ｍｉｎの下位側に２ビットの０拡張を行った仮の１２ビットのデータＡ２ｍｉｎ＿ｅｂを生成すると共に（Ｓ２６）、このデータＡ２ｍｉｎ＿ｅｂを前記実測ゲインで除算し、データＡ２ｍｉｎ＿ｅｂ＿ｇを生成し（Ｓ２７）、このデータＡ２ｍｉｎ＿ｅｂ＿ｇに、前記デジタルオフセットデータＤＦＳ２を加算して１２ビットのＡＤ変換データである第１１データ（Ａ２ｍｉｎ＿１２ｂ）を取得する（Ｓ２８）、第１１処理を行う。
　次にＣＰＵ１１０は、前記下位側の分割レンジ（区間１）の最大電圧（１．５Ｖ）を前記第１のＤＡ変換回路１１４で生成すると共に、当該分割レンジの電圧範囲（０．５Ｖ～１．５Ｖ）を前記ＡＤ変換回路１１３の入力レンジ（０Ｖ～５Ｖ）に拡大するアンプオフセットを前記第２のＤＡ変換回路１１５で生成し（Ｓ２９）、生成したアンプオフセットと目的ゲインとを設定した前記プログラマブルゲインアンプ１０２で前記第１のＤＡ変換回路１１４で生成された最大電圧（１．５Ｖ）を増幅し、増幅された信号を前記ＡＤ変換回路１１３で変換して（Ｓ３０）第１２データＡ１ｍａｘを取得する（Ｓ３１）、第１２処理を行う。最後にＣＰＵ１１０は、前記第１２データＡ１ｍａｘの下位側に２ビットの０拡張を行って、前記実測ゲインで除算を行い、データＡ１ｍａｘ＿ｅｂ＿ｇを生成し（Ｓ３２）、生成したデータＡ１ｍａｘ＿ｅｂ＿ｇを、前記第１１データＡ２ｍｉｎ＿１２ｂから減算して、前記下位側分割レンジ（区間１）のデジタルオフセットデータＤＦＳ１を取得する（Ｓ３３）、第１３処理を行う。
　これにより、区間２のＡＤ変換データと区間１のＡＤ変換データの連続性が確保される。すなわち、上記処理により、既知のデジタルオフセットデータＤＦＳ２を求めた特定分割レンジ（区間２）とこれに隣接する下位側分割レンジ（区間１）との接続点の電圧（１．５Ｖ）が双方の分割レンジで一致するように既知のデジタルオフセットデータＤＦＳ２を用いて演算されるから、特定分割レンジ（区間２）とこれに隣接する下位側分割レンジ（区間１）との連続性を保証することができる。換言すれば、下位側分割レンジの電圧範囲において、プログラマブルゲインアンプにより増幅された入力レンジの電圧範囲をAD変換した結果をnビット拡張して前記実測ゲインで除算した値に前記デジタルオフセットデータＤＦＳ１を加算した値と、プログラマブルゲインアンプを介さず直接AD変換した値とは、実質的に一致する。特に、それぞれの分割レンジでＡＤ変換された値に対してはｎビットのビット拡張とそれに対する実測ゲインによる除算を行なうので、プログラマブルゲインアンプのゲイン誤差の影響を排除することができ、その連続性を高精度に保証することができる。
　図１２には前記入力区間の判別処理（ＲＴ３）及び前記ＡＤ変換処理（ＲＴ４）の詳細が例示される。セレクタ１０３を入力端子ｂ、セレクタ１１９を入力端子ｄに選択して（Ｓ４０）、ＡＤ変換回路１１３で被計測アナログ信号をＡＤ変換する（Ｓ４１，Ｓ４２）。ＣＰＵ１１０はそのＡＤ変換結果を取り込んで（Ｓ４３）、そのＡＤ変換結果が区間３と４の境界値よりも大きいかを判別し（Ｓ４４）、大きければ、アンプオフセット用のＤＡ変換レジスタに区間４のアンプオフセットデータを設定し（Ｓ４５）、第１のＤＡ変換回路１１４の変換動作の安定を待つ（Ｓ４６）。そのＡＤ変換結果が区間３と４の境界値よりも小さいときは、そのＡＤ変換結果が区間２と３の境界値よりも大きいかを判別し（Ｓ４７）、大きければ、アンプオフセット用のＤＡ変換レジスタに区間３のアンプオフセットデータを設定し（Ｓ４８）、第１のＤＡ変換回路１１４の変換動作の安定を待つ（Ｓ４９）。同様に、そのＡＤ変換結果が区間２と３の境界値よりも小さいときは、そのＡＤ変換結果が区間１と２の境界値よりも大きいかを判別し（Ｓ５０）、大きければ、アンプオフセット用のＤＡ変換レジスタに区間２のアンプオフセットデータを設定し（Ｓ５１）、第１のＤＡ変換回路１１４の変換動作の安定を待つ（Ｓ５２）。同様に、そのＡＤ変換結果が区間１と２の境界値よりも小さいときは、アンプオフセット用のＤＡ変換レジスタに区間１のアンプオフセットデータを設定し（Ｓ５３）、第１のＤＡ変換回路１１４の変換動作の安定を待つ（Ｓ５４）。それぞれの安定待ち時間（例えば３μｓ）経過後に、セレクタ１１９の入力をＰＧＡ１０２の出力に接続する（Ｓ５５）。これにより、判別された分割レンジの電圧範囲を前記ＡＤ変換回路１１３の入力レンジに拡大するアンプオフセットと共に目的ゲインとして２ｎ（ここではゲイン４）が前記プログラマブルゲインアンプ１０２に設定され、設定されたプログラマブルゲインアンプ１０２による前記被測定アナログ信号の増幅信号を前記ＡＤ変換回路１１３で変換する処理が行われる。
　図１３には前記ゲイン補正及びデジタルオフセット加算処理（ＲＴ５）の詳細が例示される。ＣＰＵ１１０は、前記ＡＤ変換処理（ＲＴ４）によってＡＤ変換回路１１３で変換されたデジタルデータに対してその下位側にｎビット（ここでは２ビット）の０拡張を行って１２ビットのデータＡＥ１を生成すると共に（Ｓ６０）、そのデータＡＥ１に対して実測ゲインで除算を行い（Ｓ６１）、演算結果のデータ（Ｖ１）を保持すると共に前記入力区間の判別処理（ＲＴ３）による判別結果を参照する（Ｓ６２）。ＣＰＵ１１０は、前記入力区間の判別処理（ＲＴ３）による判別結果が区間４であれば演算結果データＶ１に区間４のデジタルオフセットを加算し（Ｓ６３，Ｓ６４）、前記入力区間の判別処理（ＲＴ３）による判別結果が区間３であれば演算結果データＶ１に区間３のデジタルオフセットを加算し（Ｓ６５，Ｓ６６）、前記入力区間の判別処理（ＲＴ３）による判別結果が区間２であれば演算結果データＶ１に区間２のデジタルオフセットを加算し（Ｓ６７，Ｓ６８）、前記入力区間の判別処理（ＲＴ３）による判別結果が区間１であれば演算結果データＶ１に区間１のデジタルオフセットを加算し（Ｓ６９）、加算結果のデータが１２ビットに拡張されたＡＤ変換結果として保持される（Ｓ７０）。
　図１４には、本実施の形態に係るＡＤ機能によるＡＤ変換動作のタイミングチャートが例示される。図に示されるようにＡＤ変換回路１１３によるＡＤ変換のための被測定アナログ信号のサンプリングとＡＤ変換動作は、上記入力区間判別用の動作（モニタリングＡＤ変換）と、拡張ＡＤ変換のための入力測定動作（本番ＡＤ変換）の順に行われる。モニタリングＡＤ変換の後にそれを用いて分割区間の判別が行われ（ＯＰＲ１）、本番ＡＤ変換の後にビット拡張、ゲイン補正、及びデジタルオフセットの付加などの操作が行われる（ＯＰＲ２）。例えば1回のサンプリングと変換に２μｓ費やし、併せて３０μｓで本実施の形態に係るＡＤ変換による１２ビットに拡張されたＡＤ変換結果を得ることができるので、一般的なΔΣＡＤコンバータより、高速に処理ができる。
　以上説明した第１の実施の形態によれば、ＡＤ変換回路１１３の入力レンジに対する分割数ｍに応じて、２ｎ≦ｍの関係を満足する範囲でｎビットのビット拡張されたＡＤ変換結果を最終的に得ることができる。このとき、判別された分割レンジの範囲をＡＤ変換回路１１３のフルレンジとするアンプオフセットを第2のＤＡ変換回路１１５からプログラマブルゲインアンプ１０２に与えて増幅を行うこととの整合性より、プログラマブルゲインアンプ１０２はゲイン２ｎ若しくはその近傍で増幅を行う。これにより、ＡＤ変換回路１１３の変換レンジの全域にわたってその分解能を高くすることができる。変換レンジの選択に際してもプログラマブルゲインアンプ１０２による増幅を行わずにＡＤ変換回路１１３でＡＤ変換を１回行って判別すればよいため、変換レンジの切り替えに対しても良好な追従性を得ることができる。更に、夫々の分割レンジのデジタルオフセットには、分割レンジの接続点の値が双方の分割レンジで同一となる値が得られるため、ＡＤ変換回路１１３の変換レンジの全域にわたる高分解能のＡＤ変換結果に対して変換誤差を小さくすることができる。また、分割レンジの入力をＡＤ変換回路１１３の入力レンジの電圧範囲でＡＤ変換したデジタルデータに対してビット拡張を行い、拡張したデータを実測ゲインで除算するから、プログラマブルゲインアンプのゲイン誤差の影響を排除することができる。
　《実施の形態２》
　実施の形態２では実施の形態１とは異なる方法によって夫々の分割レンジのデジタルオフセットを求める処理について説明する。ここでは特に図示はしないが、たとえば、特定の基準となる区間のデジタルオフセットは、特定の区間の最小電圧と実質的に一致することから、特定区間の最小電圧をＡＤ変換回路１１３でＡＤ変換し、下位側に２ビットの０拡張を行った１２ビットのデータを基準となる区間のデジタルオフセットとすることができる。例えば２．５VをＤＡＣ１から出力しＰＧＡ１０２で増幅することなくＡＤＣ１１３でＡＤ変換し、変換結果データに下記２ビットのビット拡張を行なって、これを基準となる区間のデジタルオフセットとする。
　前記特定の区間の上位側区間のデジタルオフセットは、前記特定の区間の最大電圧と実質的に一致することから、特定区間の最小電圧をＡＤ変換回路１１３でＡＤ変換し、下位側に２ビットの０拡張を行なって実測ゲインによる除算を行ない、その除算結果に、既知の基準とした区間のデジタルオフセットデータを加算し、これによって得られた１２ビットの拡張ＡＤ変換結果をそのデジタルオフセットとすることができる。尚、当該上位側区間に対して更にその上位側区間のデジタルオフセットについても当該上位側区間の既知のデジタルオフセットに基づいて同様の処理によって得ることができる。
　前記特定の区間の下位側区間のデジタルオフセットは、前記特定の区間の最小電圧との差分に実質的に一致することから、特定区間の最小電圧をＡＤ変換回路１１３でＡＤ変換し、下位側に２ビットの０拡張を行なって実測ゲインによる除算を行ない、その除算結果と既知の基準とした区間のデジタルオフセットデータとの差分をそのデジタルオフセットとすることができる。尚、当該下位側区間に対して更にその下位側区間のデジタルオフセットについても当該下位側区間の既知のデジタルオフセットに基づいて同様の処理によって得ることができる。
　実施の形態２の処理によれば、デジタルオフセットを取得する処理効率の向上に資することができる。
《実施の形態３》
　図１５には本発明の第２の実施の形態に係るデータ処理システムが例示される。同図に示されるデータ処理システム２００は図１のデータ処理システム１００に比べてサンプルホールド回路２０１が追加され、それに応じた制御を行うＣＰＵ１１０Ａを採用した点が相違される。即ち、被測定アナログ信号１２３を入力するサンプルホールド回路２０１を有し、ＣＰＵ１１０Ａは、前記サンプルホールド回路２０１にサンプリングされた同じ被測定アナログ信号１２３を用いて、分割レンジの判別と、その判別結果を利用した前記拡張ＡＤ変換のための処理を行う。サンプルホールド回路２０１はサンプリングスイッチ（ＳＭＰ１）２１１、サンプリング容量（ＳＣ１）２１２、出力バッファ（ＢＵＦ）２１３、及び出力選択スイッチ（ＳＷ３）２１４を備えて構成される。その他の構成について図１と同じ構成要素については同一参照符号を付してその詳細な説明を省略する。
　図１６には被測定アナログ信号のサンプルホールド動作が例示される。サンプリング容量２１２に必要な電荷信号を蓄積した後、サンプリングスイッチ２１１が閉じられる。
　図１７にはサンプルホールド回路２０１にホールドされた情報をＰＧＡ１０２をスルーしてＡＤＣ１１３でＡＤ変換する動作が例示される。このモニタリング動作によって得られたＡＤ変換データを用いて図8で説明した入力区間の判別処理（ＲＴ３）及び被測定電圧ＡＤ変換処理（ＲＴ４）が行われる。
　図１８にはゲイン補正及びデジタルオフセット加算処理（ＲＴ５）における動作が例示される。この動作において被測定信号はサンプル容量２１２から受け取ればよく、改めて外部から被測定アナログ信号を入力することを要しない。
　第２の実施の形態によれば、分割レンジの判別と、その判別結果を利用した前記ＡＤ変換とを同じ被測定アナログ信号に対して行うことができるから、誤って異なる分割レンジを用いてＡＤ変換が行われる事態の発生を未然に防止することができる。
　《実施の形態４》
　上記実施の形態の説明では入力レンジの分割数ｍを４として説明した。即ち、本実施の形態に係るＡＤによるＡＤ変換結果の拡張ビット数ｎ＝２としたとき、分割数を２ｎ＝２２とした。理論上、分割数ｍは２ｎ≦ｍの関係を満足する範囲で任意に決定することができる。
　このとき、周期信号に代表されるような動的信号に対してＡＤ変換回路の性能（分解能）を最大限に活用するには動的信号の中点をＡＤ変換回路の入力電圧範囲の半分にすることが得策と一般に考えられる。上記実施の形態で説明したように入力レンジを分割するＡＤ変換方式の場合、分割数を偶数にするとＡＤ変換回路の入力電圧範囲の半分のところが隣接する分割レンジの境界になる。この点で、分割数ｍとして偶数または奇数の何れを採用するかによって本実施の形態に係るＡＤの変換に処理効率の差を生ずることになる。第３の実施の形態ではこの点について説明する。
　図１９には被測定アナログ信号の中央値がＡＤ変換回路１１３の入力レンジの中央値に近いとき前記ＡＤ変換回路１１３の入力レンジの分割数を偶数に設定して本実施の形態に係るＡＤの変換処理を行う場合が例示される。図より明らかなように周期信号の中央値の電圧２．５Ｖが区間２と区間３の境界の電圧になる。この場合、上述した実施の形態によるＡＤ変換動作において一つの周期信号の値が隣接する異なる区間２，３の双方に属する結果、被計測アナログ信号の値に応じて頻繁にアンプオフセットの切換えを行わなければならず、それによるＡＤＣ１１３の安定を待つ時間が長くなり、本実施の形態に係るＡＤによる変換処理効率が低下する。
　これを回避するには、図２０に例示されるように、ＣＰＵ１１０（１１０Ａ）は、被測定アナログ信号の中央値がＡＤ変換回路１１３の入力レンジの中央値に近いとき前記ＡＤ変換回路１１３の入力レンジの分割数を奇数例えば５分割に設定して本実施の形態に係るＡＤの変換処理を行うように制御すればよい。これにより、被測定アナログ信号１２３の中央値が分割レンジの境界近傍になることを抑制する事ができる。したがって、被計測アナログ信号の変化の範囲を一つの区間に納めることが容易になり、被測定アナログ信号がその中央値を越えて変化するたびに分割レンジを変更する処理を行うことを要せず、上記ビット精度を拡張したＡＤ変換処理の効率を向上させることができる。
　特に図２０の例では、各分割レンジの電圧範囲は上記実施の形態１と同様に１Ｖであり、拡張ビット数ｎ＝２に対してプログラマブルゲインアンプ１０２の目的ゲインを２２のままとし、ＡＤ変換器１１３による入力レンジが例えば０．１Ｖから４．９Ｖのように広がっている。要するに、入力レンジの両端の部分でＡＤ変換回路１１３の能力に応じたマージンを考慮すればよい。
　《実施の形態５》
　図２１には第４の実施の形態に係るデータ処理システムが例示される。同図に示されるデータ処理システム３００は図1のデータ処理システム１００に比べてサンプルホールド回路２０１が追加され、且つＤＡ変換回路が一つのＤＡ変換回路（ＤＡＣ１）１１４に集約され、ＤＡ変換回路１１４の出力がセレクタ２２０を介して選択的にＰＧＡ１０２又はセレクタ１０３に供給可能にされ、それに応じた制御を行うＣＰＵ１１０Ｂを採用した点が相違される。即ち、選択的に前記被測定アナログ信号１２３に代えて設定用アナログ信号１２２をサンプルホールドして前記プログラマブルゲインアンプ１０２に出力するサンプルホールド回路２０１と、アンプオフセットの生成と設定用アナログ信号の生成に兼用されるＤＡ変換回路（ＤＡＣ１）１１４と、前記ＤＡ変換回路１１４で生成されたアンプオフセット１２１を前記プログラマブルゲインアンプ１０２に出力する経路又は前記ＤＡ変換回路で生成された設定用アナログ信号１２２を前記サンプルホールド回路２０１に供給する経路を選択するセレクタ２２０とが設けられる。ＣＰＵ１１０Ｂは、前記アンプオフセット１２１の生成と設定用アナログ信号１２２の生成とでＤＡ変換回路１１４を使い分けセレクタ２２０の選択制御を行う。サンプルホールド回路２０１はサンプリングスイッチ（ＳＭＰ１）２１１、サンプリング容量（ＳＣ１）２１２、出力バッファ（ＢＵＦ）２１３、及び出力選択スイッチ（ＳＷ３）２１４を備えて構成される。その他の構成について図１と同じ構成要素については同一参照符号を付してその詳細な説明を省略する。
　第１及び第２の実施の形態で説明したようにプログラマブルゲインアンプ１０２にアンプオフセット１２１を出力するＤＡ変換回路１１５と、選択的に前記被測定アナログ信号に代えて設定用アナログ信号１２２を前記プログラマブルゲインアンプ１０２に出力するＤＡ変換回路１１４とを別々に持つ場合には、アンプオフセットの設定と設定用アナログ信号の生成とを並列的に行うことができるため、デジタルオフセットを取得するときの処理効率の向上に資することができる。一方、第４の実施の形態の如く、アンプオフセットの生成と設定用アナログ信号の生成に兼用されるＤＡ変換回路１１４を採用する場合にはアンプオフセットの設定と設定用アナログ信号の生成とを直列的に行わなければならないがＤＡ変換回路の兼用によって回路規模の縮小に資することができる。
　ＤＡ変換回路が１個に集約されたことにより、ＰＧＡ１０２に対するゲイン校正は例えば図２２の概要に示されるように処理ＲＴ１０乃至ＲＴ１６を順次行えばよい。すなわち、図２２に例示される実測ゲイン取得処理では、セレクタ１０３の端子をａ、セレクタ２２０をｇとし、ＤＡ変換回路１１４よりアナログ電圧をｘ１の出力し、サンプルホールド回路２０１に内蔵されたスイッチ２１１（ＳＭＰ１）をオン、スイッチ２１４（ＳＷ３）をオフとし、容量２１２（ＳＣ１）に電圧ｘ１を保存する（ＲＴ１０）。電圧ｘ１保存後、スイッチ２１１をオフ、スイッチ２１４をオンとし、セレクタ２２０をｆに設定し、ＤＡ変換回路１１４よりＰＧＡ１０２のアンプオフセットとして任意の電圧O（例えば０V）を出力する。
　セレクタ１１９の端子をｄとし、ＡＤ変換回路１１３で容量２１２に保存された電圧ｘ１をＰＧＡ１０２の無い経路でＡＤ変換し、ＡＤ変換結果ｙ１を得る（ＲＴ１１）。次にセレクタ１１９の端子をｃとし、ＡＤ変換回路１１３で容量２１２に保存された電圧ｘ１をＰＧＡ１０２で増幅し、ＡＤ変換しＡＤ変換結果Ｙ１を得る（ＲＴ１２）。
　同様にＤＡ変換回路１１４よりアナログ電圧ｘ２を出力し、サンプルホールド回路２０１で電圧ｘ２を保存し（ＲＴ１３）、電圧ｘ２保存後、スイッチ２１１をオフ、スイッチ２１４をオン、セレクタ２２０をｆに設定し、ＤＡ変換回路１１４より前記アンプオフセット電圧Oを出力する。
　容量２１２に蓄積された電圧ｘ２をＰＧＡ１０２の無い経路でＡＤ変換回路１１３によりＡＤ変換結果ｙ２を取得し（ＲＴ１４）、次にＰＧＡ１０２で増幅した電圧ｘ２をＡＤ変換器１１３によりＡＤ変換結果Ｙ２を得る（ＴＲ１５）。
　最後にＣＰＵ１１０ＢはＰＧＡ１０２の実測ゲインＧをＧ＝（Ｙ２－Ｙ１）／（ｙ２－ｙ１）により演算し、実測ゲインを取得する（ＲＴ１６）。このように異なる２つの電圧についてＰＧＡ１０２の無い経路でのＡＤ変換結果とＰＧＡ１０２により増幅した電圧のＡＤ変換結果の比率から実測ゲインＧを算出する。
　尚、上記ではｘ１＜ｘ２として処理が行なわれる。また、ｘ１及びｘ２の電圧は、ＰＧＡ１０２で増幅後の電圧がＡＤ変換回路の入力レンジが超えない範囲で任意に選択される。
　図２３には処理ＲＴ１０とＲＴ１１の詳細が例示される。図２４には処理ＲＴ１２の詳細が例示される。図２５には処理ＲＴ１３とＲＴ１４の詳細が例示される。図２６には処理ＲＴ１５の詳細が例示される。図２７には区間３のデジタルオフセットを算出するときのフローチャートにおけるＡ及びＢ部分の詳細が例示され、図２８には区間３のデジタルオフセットを算出するときのフローチャートにおけるＣ部分の詳細が例示される。その他の区間のデジタルオフセットの算出フローについては図示を省略するが図２７及び図２８に準じた処理によって生成すればよい。
　以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
　例えば、マイクロコンピュータのような制御部によるビット拡張や実測ゲインによる除算の処理は固定小数点演算だけでなく浮動小数点演算で行ってもよい。デジタルオフセットの生成処理などにおいてビット精度を広げるためのビット拡張処理と実測ゲインによる除算とを行なう順番は基本的にビット拡張を行なってから除算を行なうことが演算制度上望ましい場合には其の順番で行なうことが必要であるが、演算手法によりそうでなければ逆にすることも可能である。ＡＤ変換回路のビット精度、拡張ビット数、区間の分割数については上記実施の形態に限定されず、適宜変更可能である。また、データ処理システムは１チップの半導体装置に限定されず、マルチチップで構成することも可能である。例えばマイクロコンピュータ（ＭＣＵ）１０１，１０１Ａ，１０１Ｂを１チップで構成し、その他の回路を外付け部品で構成することも可能である。
　上記それぞれの実施の形態は相互に組み合わせて構成することも可能である。
　本発明は、ＡＤ変換機能を有するデータ処理システムに関し、特にＡＤ変換回路のビット精度よりも高いビット精度を得るための技術に広く適用することができる。
　１００　データ処理システム
　１０１　マイクロコンピュータ（ＭＣＵ）
　１０２　プログラマブルゲインアンプ（ＰＧＡ）
　１０３　セレクタ（ＳＷ１）
　１１０　中央処理装置（ＣＰＵ）
　１１１　不揮発性メモリ（ＦＬＡＳＨ）
　１１２　ＲＡＭ
　１１３　ＡＤ変換回路（ＡＤＣ）
　１１４　第１ＤＡ変換回路（ＤＡＣ１）
　１１５　第２ＤＡ変換回路（ＤＡＣ２）
　１１６　デジタル入出力ポート
　１１７　アナログ入力ポート
　１１８　周辺回路モジュール（ＰＲＰＨ）
　１１９　セレクタ（ＳＷ２）
　２００　データ処理システム
　２０１　サンプルホールド回路
　１１０Ａ　ＣＰＵ
　１０１Ａ　マイクロコンピュータ
　３００　データ処理システム
　１１０Ｂ　ＣＰＵ
　１０１Ｂ　マイクロコンピュータ

Claims (25)

  1. 　ＡＤ変換回路の分解能に対してｎ（ｎは正の整数）ビット拡張したＡＤ変換結果を得るデータ処理システムであって、
    　ＡＤ変換回路、プログラマブルゲインアンプ、及び制御回路を有し、
    　前記制御回路は、前記ＡＤ変換回路の入力レンジをｍ（２ｎ≦ｍ）分割し、各分割レンジの接続点の電圧が隣接するもの同士で同一となるデジタルオフセットを用意し、被測定アナログ信号に対して前記ＡＤ変換回路によるＡＤ変換結果が何れの分割レンジに属するかを判別し、判別した分割レンジの電圧範囲を前記ＡＤ変換回路の入力レンジの電圧範囲とするアンプオフセットとゲインの指定とを前記プログラマブルゲインアンプに与えて増幅し、増幅された信号を前記ＡＤ変換回路で変換し、その変換結果に対してｎビット拡張と前記プログラマブルゲインアンプの実測ゲインによる除算とを行なって、これに対応する分割レンジのデジタルオフセットを加算してビット精度をｎビット拡張したＡＤ変換結果とする、データ処理システム。
  2. 　前記制御回路から前記プログラマブルゲインアンプに与えられるゲインの指示は２ｎであり、
    　前記制御回路によるｎビット拡張はＡＤ変換結果の下位ビットに対する０拡張である、請求項１記載のデータ処理システム。
  3. 　前記制御回路は、目的ゲインとして前記２ｎを前記プログラマブルゲインアンプに設定し、設定されたプログラマブルゲインアンプによるアナログ信号の増幅出力をＡＤ変換回路で変換したデジタル値と、そのときプログラマブルゲインアンプに供給するアナログ信号の生成に用いたデジタル値との差に基づいて目的ゲインに対する実測ゲインを取得する、請求項２記載のデータ処理システム。
  4. 　前記制御回路は、隣接する分割レンジの境界部分を交錯させるように前記アンプオフセットを設定する、請求項１記載のデータ処理システム。
  5. 　前記制御回路は、前記ＡＤ変換回路の各分割レンジの境界電圧の入力電圧に対するＡＤ変換結果データに基づいて被測定電圧が属する入力レンジを判別する、請求項１記載のデータ処理システム。
  6. 　被測定アナログ信号を入力するサンプルホールド回路をさらに有し、
    　前記制御回路は、前記サンプルホールド回路にサンプリングされた同じ被測定アナログ信号を用いて、分割レンジの判別と、判別された分割レンジの電圧範囲を前記ＡＤ変換回路の入力レンジの電圧範囲とするＡＤ変換とを行う、請求項１記載のデータ処理システム。
  7. 　前記制御回路は、被測定アナログ信号の中央値がＡＤ変換回路の入力レンジの中央値に近いとき前記ＡＤ変換回路の入力レンジの分割数を奇数に設定してＡＤ変換のための前記処理を行う、請求項１記載のデータ処理システム。
  8. 　前記プログラマブルゲインアンプに前記アンプオフセットを出力するＤＡ変換回路と、選択的に前記プログラマブルゲインアンプに設定用アナログ信号を出力するＤＡ変換回路とを別々に持つ、請求項１記載のデータ処理システム。
  9. 　選択的に前記被測定アナログ信号に代えて設定用アナログ信号をサンプルホールドして前記プログラマブルゲインアンプに出力するサンプルホールド回路と、アンプオフセットの生成と設定用アナログ信号の生成に兼用されるＤＡ変換回路と、前記ＤＡ変換回路で生成されたアンプオフセットを前記プログラマブルゲインアンプに出力する経路又は前記ＤＡ変換回路で生成された設定用アナログ信号を前記サンプルホールド回路に供給する経路を選択する選択回路と、を有する請求項１記載のデータ処理システム。
  10. 　ＡＤ変換回路、プログラマブルゲインアンプ、及び制御回路を有するデータ処理システムであって、
    　前記制御回路は、被測定アナログ信号が前記ＡＤ変換回路の入力レンジをｍ（正の整数）分割した何れの分割レンジに属するかを判別し、判別した分割レンジの電圧範囲を前記ＡＤ変換回路の入力レンジの電圧範囲に拡大するためのアンプオフセットと目的ゲイン２ｎ（ｎは正の整数、２ｎ≦ｍ）を前記プログラマブルゲインアンプに設定し、設定されたプログラマブルゲインアンプによる前記被測定アナログ信号の増幅信号を前記ＡＤ変換回路で変換し、変換されたデータに対するｎビットのビット拡張と拡張されたデータに対する前記プログラマブルゲインアンプの実測ゲインによる除算とを行い、除算結果に当該分割レンジのデジタルオフセットデータを加算して、ビット精度をｎビット拡張したＡＤ変換結果とする、データ処理システム。
  11. 　第１のＤＡ変換回路及び第２のＤＡ変換回路を有し、
    　前記制御回路は、特定の前記分割レンジの任意電圧を前記第１のＤＡ変換回路で生成し、これを前記ＡＤ変換回路で変換した第１データを取得する第１処理と、
    　前記第１データの下位側にｎビットのビット拡張を行って第２データを取得する第２処理と、
    　前記特定の分割レンジの任意電圧を前記第１のＤＡ変換回路で生成すると共に、当該分割レンジの電圧範囲を前記ＡＤ変換回路の入力レンジの電圧範囲に拡大するためのアンプオフセットを前記第２のＤＡ変換回路で生成し、生成されたアンプオフセットと目的ゲイン２ｎとを設定した前記プログラマブルゲインアンプで前記第１のＤＡ変換回路で生成した任意電圧を増幅し、増幅された信号を前記ＡＤ変換回路で変換して第３データを取得する第３処理と、
    　前記第３データを下位側にｎビット拡張し且つ拡張されたデータを前記実測ゲインで除算して第４データを取得する第４処理と、
    　前記第２データから第４データを減算して当該特定の分割レンジのデジタルオフセットデータを取得する第５処理とを制御する、請求項１０記載のデータ処理システム。
  12. 　前記制御回路は、前記特定の分割レンジのデジタルオフセットデータを生成した後に、当該分割レンジの上位側の分割レンジのデジタルオフセットデータを生成するとき、
    　前記特定の分割レンジの最大電圧を前記第１のＤＡ変換回路で生成すると共に、当該分割レンジの電圧範囲を前記ＡＤ変換回路の入力レンジの電圧範囲に拡大するためのアンプオフセットを前記第２のＤＡ変換回路で生成し、生成したアンプオフセットと目的ゲイン２ｎとを設定した前記プログラマブルゲインアンプで前記第１のＤＡ変換回路で生成された最大電圧を増幅し、増幅された信号を前記ＡＤ変換回路で変換して第６データを取得する第６処理と、
    　前記第６データを下位側にｎビット拡張し且つ拡張されたデータを前記実測ゲインで除算してこれに前記デジタルオフセットデータを加算した第７データを取得する第７処理と、
    　前記上位側の分割レンジの最小電圧を前記第１のＤＡ変換回路で生成すると共に、当該分割レンジの電圧範囲を前記ＡＤ変換回路の入力レンジの電圧範囲に拡大するためのアンプオフセットを前記第２のＤＡ変換回路で生成し、生成したアンプオフセットと目的ゲイン２ｎとを設定した前記プログラマブルゲインアンプで前記第１のＤＡ変換回路で生成された最小電圧を増幅し、増幅された信号を前記ＡＤ変換回路で変換して第８データを取得する第８処理と、
    　前記第８データを下位側にｎビット拡張し且つ拡張されたデータを前記実測ゲインで除算し、これを前記第７データから減算して前記上位側分割レンジのデジタルオフセットデータとする第９処理とを制御する、請求項１１記載のデータ処理システム。
  13. 　前記制御回路は、前記特定の分割レンジのデジタルオフセットデータを生成した後に、当該分割レンジの下位側の分割レンジのデジタルオフセットデータを生成するとき、
    　前記特定の分割レンジの最小電圧を前記第１のＤＡ変換回路で生成すると共に、当該分割レンジの電圧範囲を前記ＡＤ変換回路の入力レンジの電圧範囲に拡大するアンプオフセットを前記第２のＤＡ変換回路で生成し、生成したアンプオフセットと目的ゲイン２ｎとを設定した前記プログラマブルゲインアンプで前記第１のＤＡ変換回路で生成された最小電圧を増幅し、増幅された信号を前記ＡＤ変換回路で変換して第１０データを取得する第１０処理と、
    　前記第１０データを下位側にｎビット拡張し且つ拡張されたデータを前記実測ゲインで除算し、これに前記デジタルオフセットデータを加算して第１１データを取得する第１１処理と、
    　前記下位側の分割レンジの最大電圧を前記第１のＤＡ変換回路で生成すると共に、当該分割レンジの電圧範囲を前記ＡＤ変換回路の入力レンジの電圧範囲に拡大するアンプオフセットを前記第２のＤＡ変換回路で生成し、生成したアンプオフセットと理想２ｎとを設定した前記プログラマブルゲインアンプで前記第１のＤＡ変換回路で生成された最大電圧を増幅し、増幅された信号を前記ＡＤ変換回路で変換して第１２データを取得する第１２処理と、
    　前記第１２データを下位側にｎビット拡張し且つ拡張されたデータを前記実測ゲインで除算し、これを前記第１１データから減算して前記下位側分割レンジのデジタルオフセットデータとする第１３処理とを制御する、請求項１１記載のデータ処理システム。
  14. 　前記制御回路は、隣接する分割レンジの境界部分を交錯させるように前記アンプオフセットを設定する、請求項１０記載のデータ処理システム。
  15. 　被測定アナログ信号を入力するサンプルホールド回路をさらに有し、
    　前記制御回路は、前記サンプルホールド回路にサンプリングされた同じ被測定アナログ信号を用いて、分割レンジの判別と、判別された分割レンジの電圧範囲を前記ＡＤ変換回路の入力レンジの電圧範囲とするＡＤ変換とを行う、請求項１０記載のデータ処理システム。
  16. 　前記制御回路は、被測定アナログ信号の中央値がＡＤ変換回路の入力レンジの中央値に近いとき前記ＡＤ変換回路の入力レンジの分割数を奇数に設定してＡＤ変換のための前記処理を行う、請求項１０記載のデータ処理システム。
  17. 　前記プログラマブルゲインアンプに前記アンプオフセットを出力するＤＡ変換回路と、選択的に前記プログラマブルゲインアンプに設定用アナログ信号を出力するＤＡ変換回路とを別々に持つ、請求項１０記載のデータ処理システム。
  18. 　選択的に前記被測定アナログ信号に代えて設定用アナログ信号をサンプルホールドして前記プログラマブルゲインアンプに出力するサンプルホールド回路と、アンプオフセットの生成と設定用アナログ信号の生成に兼用されるＤＡ変換回路と、前記ＤＡ変換回路で生成されたアンプオフセットを前記プログラマブルゲインアンプに出力する経路又は前記ＤＡ変換回路で生成された設定用アナログ信号を前記サンプルホールド回路に供給する経路を選択する選択回路と、を有する請求項１０記載のデータ処理システム。
  19. 　ＡＤ変換回路と、プログラマブルゲインアンプと、ＤＡ変換回路と、前記プログラマブルゲインアンプのゲイン校正処理、デジタルオフセットデータの生成処理、被測定アナログ信号に対する入力区間の判別処理、及び被測定アナログ信号に対して判別された区間を前記ＡＤ変換回路の入力レンジの電圧範囲とする拡張ＡＤ変換処理を行う制御回路とを有するデータ処理システムであって、
    　前記入力区間の判別処理は、前記ＡＤ変換回路による被測定アナログ信号に対する変換結果が当該ＡＤ変換回路の入力レンジの電圧範囲をｍ（正の整数）分割した何れの分割レンジに属するかを判別する処理であり、
    　前記拡張ＡＤ変換処理は、判別された分割レンジの電圧範囲を前記ＡＤ変換回路の入力レンジの電圧範囲に拡大するアンプオフセットと目的ゲイン２ｎ（ｎは正の整数、２ｎ≦ｍ）とを前記プログラマブルゲインアンプに設定し、設定されたプログラマブルゲインアンプによる前記被測定アナログ信号の増幅信号を前記ＡＤ変換回路で変換し、変換されたデジタルデータに対するｎビットのビット拡張と拡張されたデータに対するプログラマブルゲインアンプの実測ゲインによる除算を行い、除算されたデータに、前記判別された分割レンジの起点に応ずるデジタルオフセットデータを加算して、ビット精度をｎビット拡張したＡＤ変換結果とする、データ処理システム。
  20. 　前記ＤＡ変換回路として第１のＤＡ変換回路及び第２のＤＡ変換回路を有し、
    　前記デジタルオフセットデータの生成処理は、
    　特定の前記分割レンジの任意電圧を前記第１のＤＡ変換回路で生成し、これを前記ＡＤ変換回路で変換した第１データを取得する第１処理と、
    　前記第１データの下位側にｎビットのビット拡張を行って第２データを取得する第２処理と、
    　前記特定の分割レンジの任意電圧を前記第１のＤＡ変換回路で生成すると共に、当該分割レンジの電圧範囲を前記ＡＤ変換回路の入力レンジの電圧範囲に拡大するアンプオフセットを前記第２のＤＡ変換回路で生成し、生成されたアンプオフセットと目的ゲイン２ｎとを設定した前記プログラマブルゲインアンプで前記第１のＤＡ変換回路で生成した任意電圧を増幅し、増幅された信号を前記ＡＤ変換回路で変換して第３データを取得する第３処理と、
    　前記第３データを下位側にｎビット拡張し且つ拡張されたデータを前記実測ゲインで除算して第４データを取得する第４処理と、
    　前記第２データから第４データを減算して当該特定の分割レンジのデジタルオフセットデータを取得する第５処理とを含む、請求項１９記載のデータ処理システム。
  21. 　前記デジタルオフセットデータの生成処理は、前記特定の分割レンジのデジタルオフセットデータを生成した後に、当該分割レンジの上位側の分割レンジのデジタルオフセットデータを生成するため、
    　前記特定の分割レンジの最大電圧を前記第１のＤＡ変換回路で生成すると共に、当該分割レンジの電圧範囲を前記ＡＤ変換回路の入力レンジの電圧範囲に拡大するアンプオフセットを前記第２のＤＡ変換回路で生成し、生成したアンプオフセットと目的ゲイン２ｎとを設定した前記プログラマブルゲインアンプで前記第１のＤＡ変換回路で生成された最大電圧を増幅し、増幅された信号を前記ＡＤ変換回路で変換して第６データを取得する第６処理と、
    　前記第６データを下位側にｎビット拡張し且つ拡張されたデータを前記実測ゲインで除算してこれに前記デジタルオフセットデータを加算して第７データを取得する第７処理と、
    　前記上位側の分割レンジの最小電圧を前記第１のＤＡ変換回路で生成すると共に、当該分割レンジの電圧範囲を前記ＡＤ変換回路の入力レンジの電圧範囲に拡大するアンプオフセットを前記第２のＤＡ変換回路で生成し、生成したアンプオフセットと目的ゲイン２ｎとを設定した前記プログラマブルゲインアンプで前記第１のＤＡ変換回路で生成された最小電圧を増幅し、増幅された信号を前記ＡＤ変換回路で変換して第８データを取得する第８処理と、
    　前記第８データを下位側にｎビット拡張し且つ拡張されたデータを前記実測ゲインで除算して、これを前記第７データから減算して前記上位側分割レンジのデジタルオフセットデータとする第９処理とを含む、請求項２０記載のデータ処理システム。
  22. 　前記デジタルオフセットデータの生成処理は、前記特定の分割レンジのデジタルオフセットデータを生成した後に、当該分割レンジの下位側の分割レンジのデジタルオフセットデータを生成するため、
    　前記特定の分割レンジの最小電圧を前記第１のＤＡ変換回路で生成すると共に、当該分割レンジの電圧範囲を前記ＡＤ変換回路の入力レンジの電圧範囲に拡大するアンプオフセットを前記第２のＤＡ変換回路で生成し、生成したアンプオフセットと目的ゲイン２ｎとを設定した前記プログラマブルゲインアンプで前記第１のＤＡ変換回路で生成された最小電圧を増幅し、増幅された信号を前記ＡＤ変換回路で変換して第１０データを取得する第１０処理と、
    　前記第１０データを下位側にｎビット拡張し且つ拡張されたデータを前記実測ゲインで除算し、これに前記デジタルオフセットデータを加算して第１１データを取得する第１１処理と、
    　前記下位側の分割レンジの最大電圧を前記第１のＤＡ変換回路で生成すると共に、当該分割レンジの電圧範囲を前記ＡＤ変換回路の入力レンジの電圧範囲に拡大するアンプオフセットを前記第２のＤＡ変換回路で生成し、生成したアンプオフセットと目的ゲイン２ｎとを設定した前記プログラマブルゲインアンプで前記第１のＤＡ変換回路で生成された最大電圧を増幅し、増幅された信号を前記ＡＤ変換回路で変換して第１２データを取得する第１２処理と、
    　前記第１２データを下位側にｎビット拡張し且つ拡張されたデータを前記実測ゲインで除算し、これを前記第１１データから減算して前記下位側分割レンジのデジタルオフセットデータとする第１３処理とを含む、請求項２０記載のデータ処理システム。
  23. 　前記拡張ＡＤ変換処理において、判別された分割レンジの電圧範囲を前記ＡＤ変換回路の入力レンジの電圧範囲に拡大するアンプオフセットを前記プログラマブルゲインアンプに設定するとき、隣接する分割レンジの境界部分を交錯させるように前記アンプオフセットを設定する、請求項１９記載のデータ処理システム。
  24. 　前記ゲイン校正処理は、前記第１のＤＡ変換回路から出力したアナログ信号を前記プログラマブルゲインアンプで増幅して前記ＡＤ変換回路で変換して得られるデータと、前記アナログ信号を前記プログラマブルゲインアンプで増幅せずに前記ＡＤ変換回路で変換して得られるデータとに基づいて、前記増幅回路のゲインを演算し取得する処理を含む、請求項１９記載のデータ処理システム。
  25. 　前記区間判別処理は、前記ＡＤ変換回路の各分割レンジの境界電圧の入力電圧に対するＡＤ変換データに基づいて被測定電圧が属する入力レンジを判別する処理を含む、請求項１９記載のデータ処理システム。
PCT/JP2012/059758 2011-04-22 2012-04-10 データ処理システム WO2012144375A1 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2013510956A JP5657783B2 (ja) 2011-04-22 2012-04-10 データ処理システム
CN201280019587.XA CN103493378B (zh) 2011-04-22 2012-04-10 数据处理系统
US14/113,213 US8860593B2 (en) 2011-04-22 2012-04-10 Data processing system
US14/458,406 US9065467B2 (en) 2011-04-22 2014-08-13 Data processing system
US14/745,627 US9337858B2 (en) 2011-04-22 2015-06-22 Data processing system

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2011095819 2011-04-22
JP2011-095819 2011-04-22

Related Child Applications (2)

Application Number Title Priority Date Filing Date
US14/113,213 A-371-Of-International US8860593B2 (en) 2011-04-22 2012-04-10 Data processing system
US14/458,406 Continuation US9065467B2 (en) 2011-04-22 2014-08-13 Data processing system

Publications (1)

Publication Number Publication Date
WO2012144375A1 true WO2012144375A1 (ja) 2012-10-26

Family

ID=47041487

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2012/059758 WO2012144375A1 (ja) 2011-04-22 2012-04-10 データ処理システム

Country Status (4)

Country Link
US (3) US8860593B2 (ja)
JP (1) JP5657783B2 (ja)
CN (1) CN103493378B (ja)
WO (1) WO2012144375A1 (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103995226A (zh) * 2013-12-27 2014-08-20 杭州长川科技有限公司 用于提高模拟集成电路测试系统精度的方法
EP2936687A1 (en) * 2012-12-18 2015-10-28 Apator Miitors ApS Utility meter controlling the conversion range of an adc
JP2017034624A (ja) * 2015-08-06 2017-02-09 アズビル株式会社 Ａｄ変換装置
KR102217903B1 (ko) * 2019-11-19 2021-02-19 엘아이지넥스원 주식회사 신호 계측 회로를 이용한 신호 계측 장치 및 방법

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8860593B2 (en) * 2011-04-22 2014-10-14 Renesas Electric Corporation Data processing system
US10056924B2 (en) 2013-08-19 2018-08-21 Analog Devices, Inc. High output power digital-to-analog converter system
US8970418B1 (en) * 2013-08-19 2015-03-03 Analog Devices, Inc. High output power digital-to-analog converter system
US9706269B2 (en) * 2015-07-24 2017-07-11 Hong Kong Applied Science and Technology Research Institute Company, Limited Self-powered and battery-assisted CMOS wireless bio-sensing IC platform
US10079989B2 (en) 2015-12-15 2018-09-18 Ricoh Company, Ltd. Image capturing device
US9774343B1 (en) * 2016-07-13 2017-09-26 The Boeing Company Method and apparatus for improving the resolution of digitally sampled analog data
CN108736851B (zh) * 2017-04-19 2022-06-28 中芯国际集成电路制造(上海)有限公司 一种可编程增益放大器及电子装置
PL3392767T3 (pl) * 2017-04-21 2023-04-03 Aerobits Sp. z o.o. Sposób przetwarzania szybkich sygnałów analogowych w czasie rzeczywistym i układ do stosowania tego sposobu
JP2019005323A (ja) * 2017-06-27 2019-01-17 ルネサスエレクトロニクス株式会社 身長測定装置、ヘルスケア機器および回転ゲート
CN107976647A (zh) * 2018-01-24 2018-05-01 镇江市计量实验工厂 一种高压高阻检定仪智能校准装置
CN111193510A (zh) * 2018-11-14 2020-05-22 华为技术有限公司 数据转换装置、系统及方法
KR102180180B1 (ko) * 2019-07-19 2020-11-18 엘지전자 주식회사 분해능 제어 장치 및 분해능 제어 방법
DE102020102647A1 (de) 2020-02-03 2021-08-05 Hanon Systems Anordnung und Verfahren zur Erzeugung eines Verstärkungssignals für Messverstärker
CN112234991B (zh) * 2020-09-18 2024-05-17 芯创智（北京）微电子有限公司 一种高精度增量型模数转换器及其转换方法
CN112994636B (zh) * 2021-02-04 2024-03-29 珠海市丰润自动化科技有限公司 消除自重的方法、存储介质及终端
EP4099572A1 (en) 2021-05-31 2022-12-07 Infineon Technologies AG Environmental sensor
CN113659987B (zh) * 2021-08-20 2023-07-11 合肥御微半导体技术有限公司 一种信号处理装置及其方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58127429A (ja) * 1982-01-25 1983-07-29 Hitachi Ltd Ａ／ｄ変換拡張方式
JPH04370801A (ja) * 1991-06-19 1992-12-24 Matsushita Electric Ind Co Ltd アナログ信号検出装置

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0514201A (ja) 1991-06-27 1993-01-22 Tdk Corp Ａ／ｄ変換装置
US5422643A (en) * 1993-02-24 1995-06-06 Antel Optronics Inc. High dynamic range digitizer
JPH06334523A (ja) 1993-05-20 1994-12-02 Jeco Co Ltd アナログ−ディジタル変換装置
US6252536B1 (en) * 1999-03-31 2001-06-26 Cirrus Logic, Inc. Dynamic range extender apparatus, system, and method for digital image receiver system
US7142486B2 (en) * 2001-04-02 2006-11-28 Ricoh Company, Ltd. Signal processing method and signal processing apparatus
US6720902B2 (en) * 2001-06-08 2004-04-13 Amersham Biosciences (Su) Corp High dynamic range digital converter
US6975251B2 (en) * 2002-06-20 2005-12-13 Dakota Technologies, Inc. System for digitizing transient signals with waveform accumulator
US7085328B2 (en) * 2002-12-24 2006-08-01 Realtek Semiconductor Corp. QAM receiver having joint gain, carrier recovery and equalization adaptation system
US6791484B1 (en) * 2003-07-18 2004-09-14 National Semiconductor Corporation Method and apparatus of system offset calibration with overranging ADC
US7215266B2 (en) * 2004-05-21 2007-05-08 Wionics Research Hybrid DC offset cancellation scheme for wireless receiver
US7405683B1 (en) * 2004-05-27 2008-07-29 Cypress Semiconductor Corporation Extending the dynamic range in an energy measurement device
JP2006121146A (ja) * 2004-10-19 2006-05-11 Renesas Technology Corp 無線受信機のフィルタ制御方法および装置およびそれを用いた無線受信機用集積回路
TW200704154A (en) * 2005-07-12 2007-01-16 Pixart Imaging Inc Reading circuit of image sensor and analog/digital conversion method thereof
US7643573B2 (en) * 2006-03-17 2010-01-05 Cirrus Logic, Inc. Power management in a data acquisition system
US7656327B2 (en) * 2006-07-24 2010-02-02 Qualcomm, Incorporated Saturation detection for analog-to-digital converter
GB2446844B (en) * 2006-12-05 2011-05-25 Wolfson Microelectronics Plc Callibration circuit and asociated method
FR2938081B1 (fr) * 2008-10-31 2020-09-11 Thales Sa Procede de correction des decentrages en amplitude et en phase d'un modulateur sigma-delta et modulateur mettant en oeuvre le procede
JP5465965B2 (ja) * 2009-03-31 2014-04-09 ルネサスエレクトロニクス株式会社 データ処理装置及びデータ処理システム
WO2010137168A1 (ja) * 2009-05-29 2010-12-02 三菱電機株式会社 アナログユニット
US8860593B2 (en) * 2011-04-22 2014-10-14 Renesas Electric Corporation Data processing system
JP5779511B2 (ja) * 2012-01-20 2015-09-16 ルネサスエレクトロニクス株式会社 半導体集積回路装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58127429A (ja) * 1982-01-25 1983-07-29 Hitachi Ltd Ａ／ｄ変換拡張方式
JPH04370801A (ja) * 1991-06-19 1992-12-24 Matsushita Electric Ind Co Ltd アナログ信号検出装置

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2936687A1 (en) * 2012-12-18 2015-10-28 Apator Miitors ApS Utility meter controlling the conversion range of an adc
CN103995226A (zh) * 2013-12-27 2014-08-20 杭州长川科技有限公司 用于提高模拟集成电路测试系统精度的方法
JP2017034624A (ja) * 2015-08-06 2017-02-09 アズビル株式会社 Ａｄ変換装置
KR102217903B1 (ko) * 2019-11-19 2021-02-19 엘아이지넥스원 주식회사 신호 계측 회로를 이용한 신호 계측 장치 및 방법

Also Published As

Publication number Publication date
US9065467B2 (en) 2015-06-23
JP5657783B2 (ja) 2015-01-21
US9337858B2 (en) 2016-05-10
JPWO2012144375A1 (ja) 2014-07-28
US8860593B2 (en) 2014-10-14
CN103493378A (zh) 2014-01-01
US20140055291A1 (en) 2014-02-27
CN103493378B (zh) 2016-10-12
US20150288377A1 (en) 2015-10-08
US20140347199A1 (en) 2014-11-27

Similar Documents

Publication Publication Date Title
JP5657783B2 (ja) データ処理システム
JP4153026B2 (ja) Ａｄ変換器およびａｄ変換方法
US9369137B2 (en) Clock generation circuit, successive comparison A/D converter, and integrated circuit device
US7893860B2 (en) Successive approximation register analog-digital converter and method of driving the same
US9362938B2 (en) Error measurement and calibration of analog to digital converters
KR102636356B1 (ko) 감소된 커패시터 어레이 dac를 이용한 sar adc에서의 오프셋 보정을 위한 방법 및 장치
US8207882B1 (en) Analog-to-digital converter (ADC) having a folding stage and multiple ADC stages
US20140354458A1 (en) Sar analog-to-digital conversion method and sar analog-to-digital conversion circuit
JP6407528B2 (ja) 半導体装置
JP4120889B2 (ja) ディジタル的に自己校正するパイプラインａｄｃ及びその方法
JP4684028B2 (ja) パイプラインａ／ｄ変換器
TW201713045A (zh) 用於提高之解析度之混合信號自動增益控制
JP2009246752A (ja) パイプラインａ／ｄ変換器
KR20160084685A (ko) Cds를 적용한 sar 방식의 adc 장치 및 샘플링 방법
JP5973893B2 (ja) サブレンジング型ａ／ｄ変換器
US6700523B2 (en) Analog to digital converter selecting reference voltages in accordance with feedback from prior stages
JP4529650B2 (ja) 逐次比較型ａｄ変換器
JP2008092195A (ja) 半導体集積回路、自動誤差計算プログラム及び自動誤差計算方法
KR20150072972A (ko) 타이밍 켈리브레이션을 이용한 인터폴레이션을 위한 아날로그 디지털 변환기
CN110620583B (zh) 逐次逼近式模拟数字转换器和其校正方法
US6816096B2 (en) Response-based analog-to-digital conversion apparatus and method
JP5190014B2 (ja) 積分型ａｄ変換回路およびａｄ変換方法
JP2006304365A (ja) Ａｄ変換器の故障検出装置
KR102242402B1 (ko) 아날로그 신호를 복수의 비트의 디지털 정보로 변환하는 방법
KR101175230B1 (ko) 아날로그 디지탈 변환 장치

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 12774485

Country of ref document: EP

Kind code of ref document: A1

ENP Entry into the national phase

Ref document number: 2013510956

Country of ref document: JP

Kind code of ref document: A

WWE Wipo information: entry into national phase

Ref document number: 14113213

Country of ref document: US

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 12774485

Country of ref document: EP

Kind code of ref document: A1