JP2017034624A - Ａｄ変換装置 - Google Patents

Abstract

【課題】回路が１チップに集積化されている場合でも調整を可能にする。
【解決手段】ＡＤ変換装置は、８ビットＤＡ変換器（ＤＡＣ）１と、アナログ入力信号ＶｉｎとＤＡＣ１の出力との差を増幅する差動アンプ２と、信号Ｖｉｎと差動アンプ２の出力のうちいずれかを選択的に出力可能なマルチプレクサ３と、マルチプレクサ３の出力をデジタル信号に変換する１２ビットＡＤ変換器（ＡＤＣ）４と、マルチプレクサ３が差動アンプ２の出力を選択したときのＡＤＣ４のカウント値とＤＡＣ１に設定されたカウント値とゲインＧＡＩＮとオフセットＯＦＦＳＥＴに基づいて計算したカウント値を出力する出力部５と、マルチプレクサ３に信号Ｖｉｎを選択させたときのＡＤＣ４の出力に応じたカウント値をＤＡＣ１に設定し、ゲインＧＡＩＮとオフセットＯＦＦＳＥＴを求める調整部６とから構成される。
【選択図】 図１

Description

本発明は、ＡＤ変換装置に係り、特に回路を１チップに集積化した構成に好適な高精度ＡＤ変換装置に関するものである。

電磁流量計の校正検査装置（キャリブレータ）は校正用の信号電圧を発生させるだけでなく、励磁電流や４〜２０ｍＡ電流出力も校正できるようにしている。このため、電磁流量計の励磁電流や４〜２０ｍＡ電流出力を取り込むための高精度なＡＤ（Analog-to-Digital）変換装置をキャリブレータに搭載する必要がある。

従来、ＡＤ変換装置のＡＤ変換精度を向上させる方法として、ＤＡ（Digital to Analog）変換器とＡＤ変換器と差動アンプを用いる方法が開示されている（特許文献１参照）。図８は特許文献１に開示されたＡＤ変換装置の構成を示すブロック図である。ＡＤ変換装置は、アナログ入力信号Ｖｉｎにオフセットを与えるための８ビットＤＡ変換器（以下、ＤＡＣ）１００と、アナログ入力信号ＶｉｎとＤＡＣ１００の出力信号との差を増幅する差動アンプ１０１と、差動アンプ１０１の出力信号をデジタル信号に変換する１２ビットＡＤ変換器（以下、ＡＤＣ）１０２とから構成される。

このようなＡＤ変換装置で高精度なＡＤ変換を行なうためには、以下のようなゲイン・オフセット調整が必要になる。まず、ＤＡＣ１００のカウント値を０にしたときのＤＡＣ１００の出力電圧Ｖ０と、ＤＡＣ１００のカウント値を２５５にしたときのＤＡＣ１００の出力電圧Ｖ２５５と、ＡＤＣ１０２の入力電圧を０ＶにしたときのＡＤＣ１０２のカウント値Ｃ０と、ＡＤＣ１０２の入力電圧を５ＶにしたときのＡＤＣ１０２のカウント値Ｃ０５とを測定すると、アナログ入力信号Ｖｉｎが入力されたときのＡＤＣ１０２のカウント値ＣａｄとＣ０，Ｃ０５とから差動アンプ１０１の出力電圧（Ｖｉｎ−Ｖｄａｃ）×α（αは差動アンプ１０１の電圧増幅度）は次式のようになる。
（Ｖｉｎ−Ｖｄａｃ）×α＝５×（Ｃａｄ−Ｃ０）／（Ｃ０５−Ｃ０） ・・（１）

ＤＡＣ１００にセットしたカウント値ＣｄａとＶ０，Ｖ２５５とから、ＤＡＣ１００の出力電圧は次式のように求まる。
Ｖｄａｃ＝Ｃｄａ×（Ｖ２５５−Ｖ０）／２５６ ・・・（２）

式（１）、式（２）を加算することにより、Ｖｉｎの電圧が求まる。
Ｖｉｎ＝５×（Ｃａｄ−Ｃ０）／（Ｃ０５−Ｃ０）
＋Ｃｄａ×（Ｖ２５５−Ｖ０）／２５６ ・・・（３）

式（３）で計算できる値が実際に入力したアナログ入力信号Ｖｉｎの電圧と一致するように、上記のＶ０，Ｖ２５５，Ｃ０，Ｃ０５を設定すればよい。このようなゲイン・オフセット調整により、１〜５Ｖのアナログ入力信号Ｖｉｎの電圧を１５ビット相当でＡＤ変換したのと同程度の精度で測定することができる。

特許第３６０００６４号公報

近年、ＤＡＣ、ＡＤＣ、差動アンプといった回路をＣＰＵチップの中に複数実装してコンフィグレーションで結線する方式が増えている。図８に示した従来のＡＤ変換装置では、Ｖ０，Ｖ２５５，Ｃ０，Ｃ０５の４点の調整が必要であるが、この調整のためには、ＤＡＣ１００の出力を外部に引き出し、また外部からＡＤＣ１０２の入力に電圧を入力できるようにしておく必要がある。しかし、ＤＡＣ１００と差動アンプ１０１とＡＤＣ１０２とが１チップになっていると、このような入出力が困難なので、図８に示したＡＤ変換装置の調整ができないという問題点があった。

本発明は、上記課題を解決するためになされたもので、回路が１チップに集積化されている場合でも調整が可能で、高精度なＡＤ変換を実現することができるＡＤ変換装置を提供することを目的とする。

本発明のＡＤ変換装置は、ｍビットＤＡ変換手段と、アナログ入力信号と前記ＤＡ変換手段の出力信号との差を増幅する差動アンプと、前記アナログ入力信号と前記差動アンプの出力信号のうちいずれか１つを選択的に出力可能なマルチプレクサと、このマルチプレクサの出力信号をデジタル信号に変換するｎビットＡＤ変換手段と、前記マルチプレクサに前記アナログ入力信号を選択させたときの前記ＡＤ変換手段の出力に応じたカウント値を前記ＤＡ変換手段に設定して出力電圧を発生させ、ＡＤ変換装置のゲインＧＡＩＮとオフセットＯＦＦＳＥＴとを求める調整手段と、前記マルチプレクサが前記差動アンプの出力を選択したときの前記ＡＤ変換手段のカウント値と前記ＤＡ変換手段に設定されたカウント値と前記ゲインＧＡＩＮと前記オフセットＯＦＦＳＥＴとに基づいて計算したカウント値を出力する出力手段とを備え、前記調整手段は、調整時に、前記マルチプレクサに第１の電圧の前記アナログ入力信号を選択させたときの前記ＡＤ変換手段のカウント値Ｃ１と、このカウント値Ｃ１に応じたカウント値を前記ＤＡ変換手段に設定すると共に、前記第１の電圧のアナログ入力信号が入力されている状態で前記マルチプレクサに前記差動アンプの出力を選択させたときの前記ＡＤ変換手段のカウント値Ｃ１’と、前記マルチプレクサに第２の電圧の前記アナログ入力信号を選択させたときの前記ＡＤ変換手段のカウント値Ｃ５と、このカウント値Ｃ５に応じたカウント値を前記ＤＡ変換手段に設定すると共に、前記第２の電圧のアナログ入力信号が入力されている状態で前記マルチプレクサに前記差動アンプの出力を選択させたときの前記ＡＤ変換手段のカウント値Ｃ５’とを取得し、これらカウント値Ｃ１，Ｃ１’，Ｃ５，Ｃ５’から前記ゲインＧＡＩＮと前記オフセットＯＦＦＳＥＴとを計算することを特徴とするものである。

また、本発明のＡＤ変換装置の１構成例は、さらに、前記ＤＡ変換手段と前記差動アンプの反転入力端子との間に設けられ、前記ＤＡ変換手段の出力と接地電圧のうちいずれか１つを選択的に出力可能なスイッチを備え、前記調整手段は、調整時に、前記スイッチに接地電圧を選択させると共に前記マルチプレクサに第３の電圧の前記アナログ入力信号を選択させたときの前記ＡＤ変換手段のカウント値Ｃ００５と、前記スイッチに接地電圧を選択させると共に、前記第３の電圧のアナログ入力信号が入力されている状態で前記マルチプレクサに前記差動アンプの出力を選択させたときの前記ＡＤ変換手段のカウント値Ｃ０５とを取得し、これらカウント値Ｃ０５とＣ００５の倍率ＭＡＧを計算し、前記スイッチに前記ＤＡ変換手段の出力を選択させると共に前記マルチプレクサに第１の電圧の前記アナログ入力信号を選択させたときの前記ＡＤ変換手段のカウント値Ｃ１と、このカウント値Ｃ１に応じたカウント値を前記ＤＡ変換手段に設定し前記スイッチに前記ＤＡ変換手段の出力を選択させると共に、前記第１の電圧のアナログ入力信号が入力されている状態で前記マルチプレクサに前記差動アンプの出力を選択させたときの前記ＡＤ変換手段のカウント値Ｃ１’と、前記スイッチに前記ＤＡ変換手段の出力を選択させると共に前記マルチプレクサに第２の電圧の前記アナログ入力信号を選択させたときの前記ＡＤ変換手段のカウント値Ｃ５と、このカウント値Ｃ５に応じたカウント値を前記ＤＡ変換手段に設定し前記スイッチに前記ＤＡ変換手段の出力を選択させると共に、前記第２の電圧のアナログ入力信号が入力されている状態で前記マルチプレクサに前記差動アンプの出力を選択させたときの前記ＡＤ変換手段のカウント値Ｃ５’とを取得し、これらカウント値Ｃ１，Ｃ１’，Ｃ５，Ｃ５’と前記倍率ＭＡＧとから前記ゲインＧＡＩＮと前記オフセットＯＦＦＳＥＴとを計算することを特徴とするものである。

また、本発明のＡＤ変換装置の１構成例において、前記調整手段は、前記差動アンプの電圧増幅度をα、前記差動アンプの入力オフセット電圧Ｖｏｆｆと等価またはそれ以上の電圧を発生する前記ＤＡ変換手段のカウント値をｋとしたとき、ＧＡＩＮ＝（（Ｃ５×α−Ｃ５’）−（Ｃ１×α−Ｃ１’））／（（Ｃ５−Ｃ１）×２＾（ｍ−ｎ））、ＯＦＦＳＥＴ＝（Ｃ１×α−Ｃ１’）−（Ｃ１×２＾（ｍ−ｎ）−ｋ）×ＧＡＩＮにより、前記ゲインＧＡＩＮと前記オフセットＯＦＦＳＥＴとを計算することを特徴とするものである。
また、本発明のＡＤ変換装置の１構成例において、前記出力手段は、前記ＤＡ変換手段に設定されたカウント値が０以下の場合、前記マルチプレクサが前記差動アンプの出力を選択したときの前記ＡＤ変換手段のカウント値を精度拡張後のカウント値Ｃａｄ’として出力し、前記ＤＡ変換手段に設定されたカウント値が０より大きい場合、前記マルチプレクサが前記差動アンプの出力を選択したときの前記ＡＤ変換手段のカウント値Ｃａｄと前記ＤＡ変換手段に設定されたカウント値Ｃｄａと前記ゲインＧＡＩＮと前記オフセットＯＦＦＳＥＴとに基づいて、精度拡張後のカウント値Ｃａｄ’をＣａｄ’＝Ｃａｄ＋（Ｃｄａ×ＧＡＩＮ）＋ＯＦＦＳＥＴにより計算して出力することを特徴とするものである。
また、本発明のＡＤ変換装置の１構成例において、前記調整手段は、前記差動アンプの電圧増幅度をα、前記差動アンプの入力オフセット電圧Ｖｏｆｆと等価またはそれ以上の電圧を発生する前記ＤＡ変換手段のカウント値をｋとしたとき、前記第１の電圧のアナログ入力信号に対応する精度拡張後のカウント値Ｃ１Ｖと、前記第２の電圧のアナログ入力信号に対応する精度拡張後のカウント値Ｃ５Ｖとを、Ｃ１Ｖ＝α×Ｃ１＝Ｃ１’＋ＧＡＩＮ×（Ｃ１×２＾（ｍ−ｎ）−ｋ）＋ＯＦＦＳＥＴ、Ｃ５Ｖ＝α×Ｃ５＝Ｃ５’＋ＧＡＩＮ×（Ｃ５×２＾（ｍ−ｎ）−ｋ）＋ＯＦＦＳＥＴにより計算することを特徴とするものである。

また、本発明のＡＤ変換装置の１構成例において、前記調整手段は、前記差動アンプの入力オフセット電圧Ｖｏｆｆと等価またはそれ以上の電圧を発生する前記ＤＡ変換手段のカウント値をｋとしたとき、ＧＡＩＮ＝（（Ｃ５×ＭＡＧ−Ｃ５’）−（Ｃ１×ＭＡＧ−Ｃ１’））／（（Ｃ５−Ｃ１）×２＾（ｍ−ｎ））、ＯＦＦＳＥＴ＝（Ｃ１×ＭＡＧ−Ｃ１’）−（Ｃ１×２＾（ｍ−ｎ）−ｋ）×ＧＡＩＮにより、前記ゲインＧＡＩＮと前記オフセットＯＦＦＳＥＴとを計算することを特徴とするものである。
また、本発明のＡＤ変換装置の１構成例において、前記出力手段は、前記ＤＡ変換手段に設定されたカウント値が０以下の場合、前記マルチプレクサが前記差動アンプの出力を選択したときの前記ＡＤ変換手段のカウント値を精度拡張後のカウント値Ｃａｄ’として出力し、前記ＤＡ変換手段に設定されたカウント値が０より大きい場合、前記マルチプレクサが前記差動アンプの出力を選択したときの前記ＡＤ変換手段のカウント値Ｃａｄと前記ＤＡ変換手段に設定されたカウント値Ｃｄａと前記ゲインＧＡＩＮと前記オフセットＯＦＦＳＥＴとに基づいて、精度拡張後のカウント値Ｃａｄ’をＣａｄ’＝Ｃａｄ＋（Ｃｄａ×ＧＡＩＮ）＋ＯＦＦＳＥＴにより計算して出力することを特徴とするものである。
また、本発明のＡＤ変換装置の１構成例において、前記調整手段は、前記差動アンプの入力オフセット電圧Ｖｏｆｆと等価またはそれ以上の電圧を発生する前記ＤＡ変換手段のカウント値をｋとしたとき、前記第１の電圧のアナログ入力信号に対応する精度拡張後のカウント値Ｃ１Ｖと、前記第２の電圧のアナログ入力信号に対応する精度拡張後のカウント値Ｃ５Ｖとを、Ｃ１Ｖ＝ＭＡＧ×Ｃ１＝Ｃ１’＋ＧＡＩＮ×（Ｃ１×２＾（ｍ−ｎ）−ｋ）＋ＯＦＦＳＥＴ、Ｃ５Ｖ＝ＭＡＧ×Ｃ５＝Ｃ５’＋ＧＡＩＮ×（Ｃ５×２＾（ｍ−ｎ）−ｋ）＋ＯＦＦＳＥＴにより計算することを特徴とするものである。

また、本発明のＡＤ変換装置の１構成例において、前記第１の電圧をＶ１、前記第２の電圧をＶ５としたとき、前記出力手段は、前記カウント値Ｃａｄ’を、Ｖａｌｕｅ＝（Ｖ５−Ｖ１）×（Ｃａｄ’−Ｃ１Ｖ）／（Ｃ５Ｖ−Ｃ１Ｖ）＋Ｖ１により電圧値Ｖａｌｕｅに変換して出力することを特徴とするものである。
また、本発明のＡＤ変換装置の１構成例において、前記調整手段は、前記ＤＡ変換手段から前記アナログ入力信号と一致する電圧が出力されるときの前記ＤＡ変換手段のカウント値から所定値ｋを減算した値を、前記マルチプレクサに前記アナログ入力信号を選択させたときの前記ＡＤ変換手段のカウント値に基づいて計算し、計算したカウント値を前記ＤＡ変換手段に設定するものであり、前記所定値ｋは、前記差動アンプの入力オフセット電圧Ｖｏｆｆと等価またはそれ以上の電圧を発生する前記ＤＡ変換手段のカウント値である。

本発明によれば、ｍビットＤＡ変換手段と、差動アンプと、マルチプレクサと、ｎビットＡＤ変換手段と、調整手段と、出力手段とを設けることにより、ゲイン・オフセット調整の際にはアナログ入力信号を与えてＡＤ変換手段のカウント値を取得するだけでよいので、ＡＤ変換装置の回路が１チップに集積化されている場合でも調整が可能であり、ｎビットのα倍（αは差動アンプの電圧増幅度）相当の高精度なＡＤ変換を実現することができる。本発明では、ＩＣチップに内蔵のＡＤ変換装置だけでＡＤ変換精度を向上させることができ、外付けの高精度ＡＤ変換器を不要にすることができる。また、調整作業も、従来のＡＤ変換装置を使った場合と同等の手間で行なうことができる。

また、本発明では、ＤＡ変換手段と差動アンプの反転入力端子との間にスイッチを設けることにより、差動アンプの電圧増幅度に誤差がある場合でも、高精度なＡＤ変換を実現することができる。

また、本発明では、ＤＡ変換手段からアナログ入力信号と一致する電圧が出力されるときのＤＡ変換手段のカウント値から所定値ｋ（差動アンプの入力オフセット電圧と等価またはそれ以上の電圧を発生するＤＡカウント値）を減算した値を、マルチプレクサにアナログ入力信号を選択させたときのＡＤ変換手段のカウント値に基づいて計算し、計算したカウント値をＤＡ変換手段に設定することにより、差動アンプの動作を安定させることができる。

本発明の第１の実施の形態に係るＡＤ変換装置の構成を示すブロック図である。 本発明の第１の実施の形態に係るＡＤ変換装置のゲイン・オフセット調整方法を説明するフローチャートである。 本発明の第１の実施の形態に係るＡＤ変換装置の測定時の動作を説明するフローチャートである。 本発明の第２の実施の形態に係るＡＤ変換装置の構成を示すブロック図である。 本発明の第２の実施の形態に係るＡＤ変換装置のゲイン・オフセット調整方法を説明するフローチャートである。 本発明の第２の実施の形態におけるゲイン・オフセット調整の初期段階のスイッチの状態を示す図である。 本発明の第２の実施の形態におけるゲインとオフセットとカウント値の計算例を示す図である。 従来のＡＤ変換装置の構成を示すブロック図である。

［第１の実施の形態］
以下、本発明の実施の形態について図面を参照して説明する。図１は本発明の第１の実施の形態に係るＡＤ変換装置の構成を示すブロック図である。本実施の形態のＡＤ変換装置は、８ビットＤＡ変換器（以下、ＤＡＣ）１と、アナログ入力信号ＶｉｎとＤＡＣ１の出力信号との差を増幅する差動アンプ２と、アナログ入力信号Ｖｉｎと差動アンプ２の出力信号のうちいずれか１つを選択的に出力可能なマルチプレクサ３と、マルチプレクサ３の出力信号をデジタル信号に変換する１２ビットＡＤ変換器（以下、ＡＤＣ）４と、マルチプレクサ３が差動アンプ２の出力を選択したときの１２ビットＡＤＣ４のカウント値と８ビットＤＡＣ１に設定されたカウント値とゲインＧＡＩＮとオフセットＯＦＦＳＥＴとに基づいて計算したカウント値を出力する出力部５と、マルチプレクサ３にアナログ入力信号Ｖｉｎを選択させたときの１２ビットＡＤＣ４の出力に応じたカウント値を８ビットＤＡＣ１に設定して出力電圧を発生させ、ゲインＧＡＩＮとオフセットＯＦＦＳＥＴとを求める調整部６とから構成される。

本実施の形態では、２点の電圧の調整だけでＡＤ変換装置のゲイン・オフセット調整が完了し、ＤＡＣ１の出力や差動アンプ２の出力など回路の途中の値を計測しなくても済む方法を提供する。
そこで、本実施の形態では、マルチプレクサ３を設けて、１〜５Ｖのアナログ入力信号ＶｉｎをＡＤＣ４で直接測定できるようにする。

ＤＡＣ１と差動アンプ２とマルチプレクサ３とＡＤＣ４としては、マイクロコンピュータに内蔵されているものを用いる。すなわち、ＤＡＣ１と差動アンプ２とマルチプレクサ３とＡＤＣ４とＣＰＵ（Central Processing Unit）とメモリとが、同一のＩＣチップ上に搭載されている。このようなＩＣチップとしては、例えばルネサスエレクトロニクス株式会社製のスマートアナログＭＣＵがある（http://japan.renesas.com/products/smart_analog/smart_analog_mcu/index.jsp）。コンピュータのＣＰＵは、コンピュータのメモリに格納されたプログラムに従って以下のような処理を実行し、出力部５と調整部６として機能する。

なお、通常のマイクロコンピュータ内蔵のＡＤＣは多チャンネル用意されており、１つのＡＤＣをマルチプレクサで切り替えて多チャンネル化しているので、同じ入力電圧であればＡＤＣの出力はどのチャンネルも同じカウント値になる。
本実施の形態では、差動アンプ２の電圧増幅度αを１０とする。

以下、本実施の形態のＡＤ変換装置のゲイン・オフセット調整方法について図２を参照して説明する。
まず、調整部６は、図示しない外部の電圧発生手段を制御してアナログ入力信号Ｖｉｎ＝１Ｖを発生させ（図２ステップＳ１００）、次にマルチプレクサ３を制御して、アナログ入力信号Ｖｉｎを選択させ（図２ステップＳ１０１）、このときの１２ビットＡＤＣ４のカウント値（デジタル値）Ｃ１を取得する（図２ステップＳ１０２）。

続いて、調整部６は、同様にアナログ入力信号Ｖｉｎ＝１Ｖを発生させ（図２ステップＳ１０３）、８ビットＤＡＣ１に（Ｃ１／１６−２０）のカウント値を設定して、このカウント値に対応する電圧を８ビットＤＡＣ１から出力させ（図２ステップＳ１０４）、さらにマルチプレクサ３を制御して、差動アンプ２の出力信号を選択させて（図２ステップＳ１０５）、このときの１２ビットＡＤＣ４のカウント値Ｃ１’を取得する（図２ステップＳ１０６）。

アナログ入力信号Ｖｉｎを１２ビットＡＤＣ４に入力したときの１２ビットＡＤＣ４のカウント値を１６で除算して、この除算の結果のカウント値を８ビットＤＡＣ１に設定すれば、８ビットＤＡＣ１はアナログ入力信号Ｖｉｎに近い電圧を発生することができる。しかし、アナログ入力信号Ｖｉｎと共に、このアナログ入力信号Ｖｉｎと一致する電圧を８ビットＤＡＣ１から差動アンプ２に入力すると、差動アンプ２の動作が不安定となるため、（Ｃ１／１６）から本差動アンプの入力オフセット電圧相当のカウント値（２０カウント）小さめの値を８ビットＤＡＣ１に設定するようにしている。

次に、調整部６は、図示しない外部の電圧発生手段を制御してアナログ入力信号Ｖｉｎ＝５Ｖを発生させ（図２ステップＳ１０７）、次にマルチプレクサ３を制御して、アナログ入力信号Ｖｉｎを選択させ（図２ステップＳ１０８）、このときの１２ビットＡＤＣ４のカウント値Ｃ５を取得する（図２ステップＳ１０９）。

続いて、調整部６は、同様にアナログ入力信号Ｖｉｎ＝５Ｖを発生させ（図２ステップＳ１１０）、８ビットＤＡＣ１に（Ｃ５／１６−２０）のカウント値を設定して、このカウント値に対応する電圧を８ビットＤＡＣ１から出力させ（図２ステップＳ１１１）、さらにマルチプレクサ３を制御して、差動アンプ２の出力信号を選択させて（図２ステップＳ１１２）、このときの１２ビットＡＤＣ４のカウント値Ｃ５’を取得する（図２ステップＳ１１３）。８ビットＤＡＣ１の設定値を（Ｃ５／１６−２０）とする理由は上記と同じである。

次に、調整部６は、取得した４点の１２ビットＡＤＣ４のカウント値Ｃ１，Ｃ１’，Ｃ５，Ｃ５’から本実施の形態のＡＤ変換装置のゲインＧＡＩＮとオフセットＯＦＦＳＥＴの値を次式のように算出する（図２ステップＳ１１４）。
ＧＡＩＮ＝（（Ｃ５×α−Ｃ５’）−（Ｃ１×α−Ｃ１’））
／（（Ｃ５−Ｃ１）×２＾（ｍ−ｎ）） ・・・（４）
ＯＦＦＳＥＴ＝（Ｃ１×α−Ｃ１’）−（Ｃ１×２＾（ｍ−ｎ）−ｋ）×ＧＡＩＮ
・・・（５）

式（４）、式（５）におけるαは上記のとおり差動アンプ２の電圧増幅度、ｍはＤＡＣ１のビット数（本実施の形態ではｍ＝８）、ｎはＡＤＣ４のビット数（本実施の形態ではｎ＝１２）、ｋは差動アンプ２の入力オフセット電圧Ｖｏｆｆと等価またはそれ以上の電圧を発生する８ビットＤＡＣ１のカウント値である。

さらに、調整部６は、アナログ入力信号Ｖｉｎ＝１Ｖに対応する１５ビット精度拡張後のカウント値Ｃ１Ｖと、アナログ入力信号Ｖｉｎ＝５Ｖに対応する１５ビット精度拡張後のカウント値Ｃ５Ｖとを次式のように算出する（図２ステップＳ１１５）。
Ｃ１Ｖ＝α×Ｃ１＝Ｃ１’＋ＧＡＩＮ×（Ｃ１×２＾（ｍ−ｎ）−ｋ）＋ＯＦＦＳＥＴ
・・・（６）
Ｃ５Ｖ＝α×Ｃ５＝Ｃ５’＋ＧＡＩＮ×（Ｃ５×２＾（ｍ−ｎ）−ｋ）＋ＯＦＦＳＥＴ
・・・（７）

そして、調整部６は、算出したゲインＧＡＩＮとオフセットＯＦＦＳＥＴとカウント値Ｃ１Ｖ，Ｃ５Ｖとを出力部５に設定する（図２ステップＳ１１６）。以上で、ゲイン・オフセット調整が終了する。

次に、式（４）、式（５）の求め方について説明すると、差動アンプ２の電圧増幅度α＝１０が正確だとすると、アナログ入力信号Ｖｉｎ＝１Ｖに対応する１５ビット精度拡張後のカウント値（Ｃ１×１０）と、アナログ入力信号Ｖｉｎ＝５Ｖに対応する１５ビット精度拡張後のカウント値（Ｃ５×１０）は次のようになるはずである。
Ｃ５×１０＝Ｃ５’＋ＧＡＩＮ×（Ｃ５／１６−２０）＋ＯＦＦＳＥＴ ・・（８）
Ｃ１×１０＝Ｃ１’＋ＧＡＩＮ×（Ｃ１／１６−２０）＋ＯＦＦＳＥＴ ・・（９）

式（４）、式（５）は、式（８）、式（９）をゲインＧＡＩＮとオフセットＯＦＦＳＥＴに関する連立方程式として解いたものである。
なお、１５ビット相当（１２ビットの８倍）のアナログ入力信号Ｖｉｎの電圧は、次式により算出できる。
Ｖｉｎ＝４．０×（（Ｃａｄ＋ＧＡＩＮ×Ｃｄａ＋ＯＦＦＳＥＴ−Ｃ１Ｖ）
／（Ｃ５Ｖ−Ｃ１Ｖ））＋１．０ ・・・（１０）

式（１０）におけるＣａｄは１２ビットＡＤＣ４のカウント値、Ｃｄａは８ビットＤＡＣ１のカウント値である。
次に、本実施の形態のゲイン・オフセット調整の計算例を示す。上記のステップＳ１００〜Ｓ１１３の処理によりカウント値Ｃ１＝８５２、Ｃ１‘＝５１２、Ｃ５＝４１１０、Ｃ５’＝１０２４が得られたとすると、式（４）〜式（７）によりＧＡＩＮ＝１６０．３４、ＯＦＦＳＥＴ＝−９、Ｃ１Ｖ＝８５２０、Ｃ５Ｖ＝４１１００という調整結果が得られる。アナログ入力信号Ｖｉｎの電圧は次式のように計算できる。
Ｖｉｎ＝４．０×（（Ｃａｄ＋１６０．３４×Ｃｄａ−９−８５２０）
／（４１１９０−８５２０））＋１．０ ・・・（１１）

次に、本実施の形態のＡＤ変換装置の測定時の動作について図３を参照して説明する。まず、調整部６は、測定に際してマルチプレクサ３を制御して、アナログ入力信号Ｖｉｎを一時的に選択させ（図３ステップＳ２００）、アナログ入力信号ＶｉｎをＡＤ変換した結果である１２ビットＡＤＣ４のカウント値Ｃｉｎを取得する（図３ステップＳ２０１）。

続いて、調整部６は、８ビットＤＡＣ１に（Ｃｉｎ／１６−２０）のカウント値を設定して、このカウント値に対応する電圧を８ビットＤＡＣ１から出力させ（図３ステップＳ２０２）、さらにマルチプレクサ３を制御して、差動アンプ２の出力信号を選択させる（図３ステップＳ２０３）。８ビットＤＡＣ１の設定値を（Ｃｉｎ／１６−２０）とする理由は上記と同じである。

出力部５は、８ビットＤＡＣ１に設定するカウント値（Ｃｉｎ／１６−２０）が０以下の場合、１２ビットＡＤＣ４のカウント値をそのまま１５ビット相当のカウント値Ｃａｄ’として出力する（図３ステップＳ２０４）。

また、出力部５は、８ビットＤＡＣ１に設定するカウント値（Ｃｉｎ／１６−２０）が０より大きい場合、差動アンプ２の出力信号をＡＤ変換した結果である１２ビットＡＤＣ４のカウント値Ｃａｄと、８ビットＤＡＣ１に設定するカウント値Ｃｄａ＝（Ｃｉｎ／１６−２０）と、ゲインＧＡＩＮと、オフセットＯＦＦＳＥＴとから、１５ビット相当のカウント値Ｃａｄ’を次式のように計算する（ステップＳ２０４）
Ｃａｄ’＝Ｃａｄ＋（Ｃｄａ×ＧＡＩＮ）＋ＯＦＦＳＥＴ ・・・（１２）

なお、出力部５は、カウント値（デジタル値）Ｃａｄ’を電圧値Ｖａｌｕｅに変換したい場合には、次式により計算すればよい。
Ｖａｌｕｅ＝（Ｖ５−Ｖ１）×（Ｃａｄ’−Ｃ１Ｖ）／（Ｃ５Ｖ−Ｃ１Ｖ）＋Ｖ１
・・・（１３）

式（１３）におけるＶ１はアナログ入力信号Ｖｉｎの第１の電圧（本実施の形態では１Ｖ）、Ｖ５はアナログ入力信号Ｖｉｎの第２の電圧（本実施の形態では５Ｖ）である。

以上のように、本実施の形態では、調整値としてはゲインＧＡＩＮとオフセットＯＦＦＳＥＴとカウント値Ｃ１Ｖ，Ｃ５Ｖの４点が必要であるが、ゲイン・オフセット調整の際にはアナログ入力信号Ｖｉｎを与えて１２ビットＡＤＣ４のカウント値を取得するだけでよいので、ＡＤ変換装置の回路が１チップに集積化されている場合でも調整が可能であり、高精度なＡＤ変換を実現することができる。本実施の形態では、ＩＣチップに内蔵のＡＤ変換装置だけでＡＤ変換精度を向上させることができ、外付けの高精度ＡＤ変換器を不要にすることができる。また、調整作業も、図８に示した従来のＡＤ変換装置を使った場合と同等の手間で行なうことができる。

［第２の実施の形態］
次に、本発明の第２の実施の形態について説明する。図４は本発明の第２の実施の形態に係るＡＤ変換装置の構成を示すブロック図であり、図１と同一の構成には同一の符号を付してある。本実施の形態のＡＤ変換装置は、８ビットＤＡＣ１と、差動アンプ２と、マルチプレクサ３と、１２ビットＡＤＣ４と、出力部５と、調整部６ａと、８ビットＤＡＣ１の出力と差動アンプ２の反転入力端子との間に設けられたスイッチ７とから構成される。

第１の実施の形態では、差動アンプ２の電圧増幅度αが正確に１０であることを前提としているが、本実施の形態では、差動アンプ２の電圧増幅度αに誤差があることを想定している。そこで、本実施の形態では、スイッチ７を設け、８ビットＤＡＣ１の出力電圧と接地電圧ＧＮＤのうちいずれか１つを選択的に差動アンプ２の反転入力端子に入力できるようにしている。

本実施の形態においても、８ビットＤＡＣ１と差動アンプ２とマルチプレクサ３と１２ビットＡＤＣ４とスイッチ７としては、コンピュータに内蔵されているものを用いる。このコンピュータのＣＰＵは、コンピュータのメモリに格納されたプログラムに従って処理を実行し、出力部５と調整部６ａとして機能する。

以下、本実施の形態のＡＤ変換装置のゲイン・オフセット調整方法について図５を参照して説明する。
まず、調整部６ａは、スイッチ７を制御して、図６に示すようにスイッチ７に接地電圧ＧＮＤを選択させ（図５ステップＳ１１７）、図示しない外部の電圧発生手段を制御してアナログ入力信号Ｖｉｎ＝０．５Ｖを発生させ（図５ステップＳ１１８）、次にマルチプレクサ３を制御して、アナログ入力信号Ｖｉｎを選択させ（図５ステップＳ１１９）、このときの１２ビットＡＤＣ４のカウント値（デジタル値）Ｃ００５を取得する（図５ステップＳ１２０）。

続いて、調整部６ａは、同様にアナログ入力信号Ｖｉｎ＝０．５Ｖを発生させ（図５ステップＳ１２１）、マルチプレクサ３を制御して、差動アンプ２の出力信号を選択させて（図５ステップＳ１２２）、このときの１２ビットＡＤＣ４のカウント値Ｃ０５を取得する（図５ステップＳ１２３）。

そして、調整部６ａは、カウント値Ｃ０５とＣ００５の倍率ＭＡＧを次式のように算出する（図５ステップＳ１２４）。
ＭＡＧ＝Ｃ０５／Ｃ００５ ・・・（１４）

この倍率ＭＡＧは、差動アンプ２の電圧増幅度αを表している。倍率ＭＡＧの算出後、調整部６ａは、スイッチ７を制御して、図４に示した状態に戻し、スイッチ７に８ビットＤＡＣ１の出力を選択させる（図５ステップＳ１２５）。以降の全ての動作では、スイッチ７は８ビットＤＡＣ１の出力を選択し、第１の実施の形態と同様に８ビットＤＡＣ１の出力電圧が差動アンプ２の反転入力端子に入力される。

ステップＳ１００〜Ｓ１１３の処理は第１の実施の形態で説明したとおりである。次に、調整部６ａは、倍率ＭＡＧと、取得した４点の１２ビットＡＤＣ４のカウント値Ｃ１，Ｃ１’，Ｃ５，Ｃ５’とからゲインＧＡＩＮとオフセットＯＦＦＳＥＴの値を次式のように算出する（図５ステップＳ１１４ａ）。
ＧＡＩＮ＝（（Ｃ５×ＭＡＧ−Ｃ５’）−（Ｃ１×ＭＡＧ−Ｃ１’））
／（（Ｃ５−Ｃ１）×２＾（ｍ−ｎ）） ・・・（１５）
ＯＦＦＳＥＴ＝（Ｃ１×ＭＡＧ−Ｃ１’）−（Ｃ１×２＾（ｍ−ｎ）−ｋ）×ＧＡＩＮ
・・・（１６）

また、調整部６ａは、アナログ入力信号Ｖｉｎ＝１Ｖに対応する１５ビット精度拡張後のカウント値Ｃ１Ｖと、アナログ入力信号Ｖｉｎ＝５Ｖに対応する１５ビット精度拡張後のカウント値Ｃ５Ｖとを次式のように算出する（図５ステップＳ１１５ａ）。
Ｃ１Ｖ＝ＭＡＧ×Ｃ１＝Ｃ１’＋ＧＡＩＮ×（Ｃ１×２＾（ｍ−ｎ）−ｋ）
＋ＯＦＦＳＥＴ ・・・（１７）
Ｃ５Ｖ＝ＭＡＧ×Ｃ５＝Ｃ５’＋ＧＡＩＮ×（Ｃ５×２＾（ｍ−ｎ）−ｋ）
＋ＯＦＦＳＥＴ ・・・（１８）

そして、調整部６ａは、算出したゲインＧＡＩＮとオフセットＯＦＦＳＥＴとカウント値Ｃ１Ｖ，Ｃ５Ｖとを出力部５に設定する（図５ステップＳ１１６）。以上で、本実施の形態のゲイン・オフセット調整が終了する。

本実施の形態においても、ＡＤ変換装置の測定時の動作は図３で説明したとおりであり、電圧値Ｖａｌｕｅの算出方法も式（１３）に示したとおりである。
本実施の形態のゲインＧＡＩＮとオフセットＯＦＦＳＥＴとカウント値Ｃ１Ｖ，Ｃ５Ｖの計算例を図７に示す。

以上のように、本実施の形態によれば、差動アンプ２の電圧増幅度αに誤差がある場合でも、高精度なＡＤ変換を実現することができる。

なお、本実施の形態では、８ビットＤＡＣ１と１２ビットＡＤＣ４を用いているが、これに限るものではなく、ＤＡＣ１としてはｍビットＤＡＣを用いればよく、ＡＤＣ４としてはｎビットＡＤＣを用いればよい。これにより、ｎビットのα倍（αは差動アンプの電圧増幅度）相当の高精度なＡＤ変換を実現することができる。

本発明は、ＡＤ変換装置に適用することができる。

１…８ビットＤＡ変換器、２…差動アンプ、３…マルチプレクサ、４…１２ビットＡＤ変換器、５…出力部、６，６ａ…調整部、７…スイッチ。

Claims (10)

1. ｍビットＤＡ変換手段と、
   アナログ入力信号と前記ＤＡ変換手段の出力信号との差を増幅する差動アンプと、
   前記アナログ入力信号と前記差動アンプの出力信号のうちいずれか１つを選択的に出力可能なマルチプレクサと、
   このマルチプレクサの出力信号をデジタル信号に変換するｎビットＡＤ変換手段と、
   前記マルチプレクサに前記アナログ入力信号を選択させたときの前記ＡＤ変換手段の出力に応じたカウント値を前記ＤＡ変換手段に設定して出力電圧を発生させ、ＡＤ変換装置のゲインＧＡＩＮとオフセットＯＦＦＳＥＴとを求める調整手段と、
   前記マルチプレクサが前記差動アンプの出力を選択したときの前記ＡＤ変換手段のカウント値と前記ＤＡ変換手段に設定されたカウント値と前記ゲインＧＡＩＮと前記オフセットＯＦＦＳＥＴとに基づいて計算したカウント値を出力する出力手段とを備え、
   前記調整手段は、調整時に、前記マルチプレクサに第１の電圧の前記アナログ入力信号を選択させたときの前記ＡＤ変換手段のカウント値Ｃ１と、このカウント値Ｃ１に応じたカウント値を前記ＤＡ変換手段に設定すると共に、前記第１の電圧のアナログ入力信号が入力されている状態で前記マルチプレクサに前記差動アンプの出力を選択させたときの前記ＡＤ変換手段のカウント値Ｃ１’と、前記マルチプレクサに第２の電圧の前記アナログ入力信号を選択させたときの前記ＡＤ変換手段のカウント値Ｃ５と、このカウント値Ｃ５に応じたカウント値を前記ＤＡ変換手段に設定すると共に、前記第２の電圧のアナログ入力信号が入力されている状態で前記マルチプレクサに前記差動アンプの出力を選択させたときの前記ＡＤ変換手段のカウント値Ｃ５’とを取得し、これらカウント値Ｃ１，Ｃ１’，Ｃ５，Ｃ５’から前記ゲインＧＡＩＮと前記オフセットＯＦＦＳＥＴとを計算することを特徴とするＡＤ変換装置。
2. 請求項１記載のＡＤ変換装置において、
   さらに、前記ＤＡ変換手段と前記差動アンプの反転入力端子との間に設けられ、前記ＤＡ変換手段の出力と接地電圧のうちいずれか１つを選択的に出力可能なスイッチを備え、
   前記調整手段は、調整時に、前記スイッチに接地電圧を選択させると共に前記マルチプレクサに第３の電圧の前記アナログ入力信号を選択させたときの前記ＡＤ変換手段のカウント値Ｃ００５と、前記スイッチに接地電圧を選択させると共に、前記第３の電圧のアナログ入力信号が入力されている状態で前記マルチプレクサに前記差動アンプの出力を選択させたときの前記ＡＤ変換手段のカウント値Ｃ０５とを取得し、これらカウント値Ｃ０５とＣ００５の倍率ＭＡＧを計算し、前記スイッチに前記ＤＡ変換手段の出力を選択させると共に前記マルチプレクサに第１の電圧の前記アナログ入力信号を選択させたときの前記ＡＤ変換手段のカウント値Ｃ１と、このカウント値Ｃ１に応じたカウント値を前記ＤＡ変換手段に設定し前記スイッチに前記ＤＡ変換手段の出力を選択させると共に、前記第１の電圧のアナログ入力信号が入力されている状態で前記マルチプレクサに前記差動アンプの出力を選択させたときの前記ＡＤ変換手段のカウント値Ｃ１’と、前記スイッチに前記ＤＡ変換手段の出力を選択させると共に前記マルチプレクサに第２の電圧の前記アナログ入力信号を選択させたときの前記ＡＤ変換手段のカウント値Ｃ５と、このカウント値Ｃ５に応じたカウント値を前記ＤＡ変換手段に設定し前記スイッチに前記ＤＡ変換手段の出力を選択させると共に、前記第２の電圧のアナログ入力信号が入力されている状態で前記マルチプレクサに前記差動アンプの出力を選択させたときの前記ＡＤ変換手段のカウント値Ｃ５’とを取得し、これらカウント値Ｃ１，Ｃ１’，Ｃ５，Ｃ５’と前記倍率ＭＡＧとから前記ゲインＧＡＩＮと前記オフセットＯＦＦＳＥＴとを計算することを特徴とするＡＤ変換装置。
3. 請求項１記載のＡＤ変換装置において、
   前記調整手段は、前記差動アンプの電圧増幅度をα、前記差動アンプの入力オフセット電圧Ｖｏｆｆと等価またはそれ以上の電圧を発生する前記ＤＡ変換手段のカウント値をｋとしたとき、ＧＡＩＮ＝（（Ｃ５×α−Ｃ５’）−（Ｃ１×α−Ｃ１’））／（（Ｃ５−Ｃ１）×２＾（ｍ−ｎ））、ＯＦＦＳＥＴ＝（Ｃ１×α−Ｃ１’）−（Ｃ１×２＾（ｍ−ｎ）−ｋ）×ＧＡＩＮにより、前記ゲインＧＡＩＮと前記オフセットＯＦＦＳＥＴとを計算することを特徴とするＡＤ変換装置。
4. 請求項１または３記載のＡＤ変換装置において、
   前記出力手段は、前記ＤＡ変換手段に設定されたカウント値が０以下の場合、前記マルチプレクサが前記差動アンプの出力を選択したときの前記ＡＤ変換手段のカウント値を精度拡張後のカウント値Ｃａｄ’として出力し、前記ＤＡ変換手段に設定されたカウント値が０より大きい場合、前記マルチプレクサが前記差動アンプの出力を選択したときの前記ＡＤ変換手段のカウント値Ｃａｄと前記ＤＡ変換手段に設定されたカウント値Ｃｄａと前記ゲインＧＡＩＮと前記オフセットＯＦＦＳＥＴとに基づいて、精度拡張後のカウント値Ｃａｄ’をＣａｄ’＝Ｃａｄ＋（Ｃｄａ×ＧＡＩＮ）＋ＯＦＦＳＥＴにより計算して出力することを特徴とするＡＤ変換装置。
5. 請求項４記載のＡＤ変換装置において、
   前記調整手段は、前記差動アンプの電圧増幅度をα、前記差動アンプの入力オフセット電圧Ｖｏｆｆと等価またはそれ以上の電圧を発生する前記ＤＡ変換手段のカウント値をｋとしたとき、前記第１の電圧のアナログ入力信号に対応する精度拡張後のカウント値Ｃ１Ｖと、前記第２の電圧のアナログ入力信号に対応する精度拡張後のカウント値Ｃ５Ｖとを、Ｃ１Ｖ＝α×Ｃ１＝Ｃ１’＋ＧＡＩＮ×（Ｃ１×２＾（ｍ−ｎ）−ｋ）＋ＯＦＦＳＥＴ、Ｃ５Ｖ＝α×Ｃ５＝Ｃ５’＋ＧＡＩＮ×（Ｃ５×２＾（ｍ−ｎ）−ｋ）＋ＯＦＦＳＥＴにより計算することを特徴とするＡＤ変換装置。
6. 請求項２記載のＡＤ変換装置において、
   前記調整手段は、前記差動アンプの入力オフセット電圧Ｖｏｆｆと等価またはそれ以上の電圧を発生する前記ＤＡ変換手段のカウント値をｋとしたとき、ＧＡＩＮ＝（（Ｃ５×ＭＡＧ−Ｃ５’）−（Ｃ１×ＭＡＧ−Ｃ１’））／（（Ｃ５−Ｃ１）×２＾（ｍ−ｎ））、ＯＦＦＳＥＴ＝（Ｃ１×ＭＡＧ−Ｃ１’）−（Ｃ１×２＾（ｍ−ｎ）−ｋ）×ＧＡＩＮにより、前記ゲインＧＡＩＮと前記オフセットＯＦＦＳＥＴとを計算することを特徴とするＡＤ変換装置。
7. 請求項２または６記載のＡＤ変換装置において、
   前記出力手段は、前記ＤＡ変換手段に設定されたカウント値が０以下の場合、前記マルチプレクサが前記差動アンプの出力を選択したときの前記ＡＤ変換手段のカウント値を精度拡張後のカウント値Ｃａｄ’として出力し、前記ＤＡ変換手段に設定されたカウント値が０より大きい場合、前記マルチプレクサが前記差動アンプの出力を選択したときの前記ＡＤ変換手段のカウント値Ｃａｄと前記ＤＡ変換手段に設定されたカウント値Ｃｄａと前記ゲインＧＡＩＮと前記オフセットＯＦＦＳＥＴとに基づいて、精度拡張後のカウント値Ｃａｄ’をＣａｄ’＝Ｃａｄ＋（Ｃｄａ×ＧＡＩＮ）＋ＯＦＦＳＥＴにより計算して出力することを特徴とするＡＤ変換装置。
8. 請求項７記載のＡＤ変換装置において、
   前記調整手段は、前記差動アンプの入力オフセット電圧Ｖｏｆｆと等価またはそれ以上の電圧を発生する前記ＤＡ変換手段のカウント値をｋとしたとき、前記第１の電圧のアナログ入力信号に対応する精度拡張後のカウント値Ｃ１Ｖと、前記第２の電圧のアナログ入力信号に対応する精度拡張後のカウント値Ｃ５Ｖとを、Ｃ１Ｖ＝ＭＡＧ×Ｃ１＝Ｃ１’＋ＧＡＩＮ×（Ｃ１×２＾（ｍ−ｎ）−ｋ）＋ＯＦＦＳＥＴ、Ｃ５Ｖ＝ＭＡＧ×Ｃ５＝Ｃ５’＋ＧＡＩＮ×（Ｃ５×２＾（ｍ−ｎ）−ｋ）＋ＯＦＦＳＥＴにより計算することを特徴とするＡＤ変換装置。
9. 請求項５または８記載のＡＤ変換装置において、
   前記第１の電圧をＶ１、前記第２の電圧をＶ５としたとき、前記出力手段は、前記カウント値Ｃａｄ’を、Ｖａｌｕｅ＝（Ｖ５−Ｖ１）×（Ｃａｄ’−Ｃ１Ｖ）／（Ｃ５Ｖ−Ｃ１Ｖ）＋Ｖ１により電圧値Ｖａｌｕｅに変換して出力することを特徴とするＡＤ変換装置。
10. 請求項１乃至９のいずれか１項に記載のＡＤ変換装置において、
    前記調整手段は、前記ＤＡ変換手段から前記アナログ入力信号と一致する電圧が出力されるときの前記ＤＡ変換手段のカウント値から所定値ｋを減算した値を、前記マルチプレクサに前記アナログ入力信号を選択させたときの前記ＡＤ変換手段のカウント値に基づいて計算し、計算したカウント値を前記ＤＡ変換手段に設定するものであり、
    前記所定値ｋは、前記差動アンプの入力オフセット電圧Ｖｏｆｆと等価またはそれ以上の電圧を発生する前記ＤＡ変換手段のカウント値であることを特徴とするＡＤ変換装置。

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