JP2006324745A - テスト回路及びテスト方法 - Google Patents
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Abstract
【課題】正確で迅速にADC回路のテストを行うことができるテスト回路及びテスト方法を提供する。
【解決手段】ADC回路11のテスト回路であって、ADC回路11からの複数ビットの変換出力値DBと、ADC回路11の入力信号AINに対応する複数ビットの期待値DAとの差の絶対値を計算する減算器13と、この減算器13から出力される複数ビットの減算出力値の隣り合う桁同士の排他的否定論理和を計算するENORゲート14とを備えている。
【選択図】 図1
【解決手段】ADC回路11のテスト回路であって、ADC回路11からの複数ビットの変換出力値DBと、ADC回路11の入力信号AINに対応する複数ビットの期待値DAとの差の絶対値を計算する減算器13と、この減算器13から出力される複数ビットの減算出力値の隣り合う桁同士の排他的否定論理和を計算するENORゲート14とを備えている。
【選択図】 図1
Description
本発明は、アナログ/デジタルコンバータ(ADC)のテスト回路及びテスト方法に関するものである。
図9は、ADC回路11と、このADC回路11からの出力に基づいて動作する内部ロジック回路12とを搭載した従来の集積回路(LSI)装置500における、ADC回路11のテスト方法を説明するための構成図である。従来の集積回路装置500においてADC回路11の性能をテストする際には、入力端子に入力信号AINを入力し、ADC回路11からの16ビットの出力信号が出力される出力端子(Monitor端子)をモニターすることによってADC回路11の性能を判定していた。
図10は、ADC回路11と、このADC回路11からの出力に基づいて動作する内部ロジック回路12とを搭載した従来の集積回路装置600における、ADC回路11のテスト方法を説明するための構成図である。従来の集積回路装置600においてADC回路11の性能をテストする際には、出力端子に外付デジタル/アナログコンバータ(外付DAC)装置を接続し、入力端子に入力信号AINを入力し、DAC装置21の出力端子(Monitor端子)をモニターすることによってADC回路11の性能を判定していた(例えば、特許文献1参照)。
しかしながら、図9に示される従来のテスト方法においては、ADC回路11の変換誤差を含めた判定、特に、ゼロクロス付近や桁上がり付近の判定ができなかった。具体的に言えば、例えば、8ビット、2の補数形式(2’sコンプリメント方式)のデータを1LSB(最下位ビットで1ビット)の誤差を許容範囲として合否(Pass/Fail)判定する場合には、上位7ビットのみを取り扱い(Care)、判定することになる。
ところが、ADC回路11の出力の期待値が“00000000”であり、1LSBの誤差を許容する場合には、出力値として“00000000”の他に、“00000001”と“11111111”を合格(Pass)としなければならない。出力値“00000001”をPassさせる場合は、LSBを、いずれの値をとってもよい(Don’t Care)ビットとすればよいが、出力値“11111111”をPassさせるのは困難であるという問題があった。
また、図10に示される従来のテスト方法においては、外付DAC21を用いてアナログ出力をモニターするが、外付DAC21の精度が測定結果に影響し、正確な値が測定できないという問題があった。また、外付DAC21のDA変換に時間を要するので、テスト時間が増大するという問題もあった。
そこで、本発明は、上記したような従来技術の課題を解決するためになされたものであり、その目的は、正確で迅速にADC回路のテストを行うことができるテスト回路及びテスト方法を提供することにある。
本発明のテスト回路は、アナログ/デジタルコンバータ回路のテスト回路であって、前記アナログ/デジタルコンバータ回路からの複数ビットの変換出力値と、前記アナログ/デジタルコンバータ回路の入力信号に対応する複数ビットの期待値との差を計算する減算手段と、前記減算手段から出力される複数ビットの減算出力値の隣り合う桁同士の排他的否定論理和を計算する演算手段とを有することを特徴としている。
また、本発明の他のテスト回路は、アナログ/デジタルコンバータ回路のテスト回路であって、前記アナログ/デジタルコンバータ回路からの複数ビットの変換出力値を遅延させる遅延手段と、前記遅延した変換出力値と前記アナログ/デジタルコンバータ回路から出力された現在の変換出力値とを比較する比較手段とを有することを特徴としている。
また、本発明のテスト方法回路は、アナログ/デジタルコンバータ回路のテスト方法であって、前記アナログ/デジタルコンバータ回路からの複数ビットの変換出力値と、前記アナログ/デジタルコンバータ回路の入力信号に対応する複数ビットの期待値との差を計算するステップと、前記複数ビットの減算出力値の隣り合う桁同士の排他的否定論理和を計算するステップとを有することを特徴としている。
また、本発明の他のテスト方法回路は、アナログ/デジタルコンバータ回路のテスト方法であって、前記アナログ/デジタルコンバータ回路からの複数ビットの変換出力値を遅延させるステップと、前記遅延した変換出力値と前記アナログ/デジタルコンバータ回路から出力された現在の変換出力値とを比較するステップとを有することを特徴としている。
本発明においては、アナログ/デジタルコンバータ回路からの複数ビットの変換出力値と複数ビットの期待値との差を計算し、この計算により得られた複数ビットの減算出力値の隣り合う桁同士の排他的否定論理和を計算しているので、この排他的否定論理和の値に基づいてアナログ/デジタルコンバータ回路の合否判定を行うことができる。このため、本発明によれば、アナログ/デジタルコンバータ回路の出力の期待値に対して1LSBの誤差を許容する場合であっても、正確かつ迅速に合否判定を行うことができるという効果を得ることができる。
<第1の実施形態>
図1は、本発明の第1の実施形態に係るテスト回路(すなわち、第1の実施形態に係るテスト方法を実施できる回路)を搭載したADC装置100の構成図である。
図1は、本発明の第1の実施形態に係るテスト回路(すなわち、第1の実施形態に係るテスト方法を実施できる回路)を搭載したADC装置100の構成図である。
図1に示されるように、ADC装置100は、アナログ入力信号AINを複数ビット(ここでは、16ビット)のデジタル信号(変換出力値)DBに変換するADC回路11と、このADC回路11からの複数ビットの変換出力値DBに基づいて動作する内部ロジック回路12とを有している。また、ADC装置100は、ADC回路11からの複数ビットの変換出力値DBと、外部からEXPECT端子を経由して入力される複数ビット(ここでは、16ビット)の期待値DAとの差分の絶対値(すなわち、|DB−DA|)を計算する減算器13と、この減算器13から出力される複数ビット(ここでは、16ビット)の減算出力値|DB−DA|の隣り合う桁同士の排他的否定論理和を計算する排他的否定論理和回路(複数のENORゲート)14とを有している。第1の実施形態においては、ENORゲート14の数は15個である。減算器13と複数のENORゲート14は、ADC回路11のテスト回路を構成している。期待値DAは、ADC回路11の入力信号AINに対応する複数ビット(ここでは、16ビット)のデジタル信号である。また、図1には、構成11から14までが同じ集積回路(LSI)として構成されているように図示されているが、テスト回路を構成する減算器13及びENORゲート14を、ADC回路11及び内部ロジック回路12を構成する集積回路とは別の外部装置としてもよい。
減算器13には、ADC回路11の出力値DBが入力され、これと同じタイミングでEXPECT端子から期待値DAが入力される。減算器13は、ADC回路11の複数ビットの出力値DBと期待値DAの差分の絶対値を計算する。減算器13からの複数ビットの出力値の隣同士(隣り合う桁)のビットは各ENORゲート14に入力され、各ENORゲート14は、隣同士のビットが一致する場合にはCHK端子に“H”を出力し、不一致の場合にはCHK端子に“L”を出力する。
図2は、第1の実施形態に係るテスト回路の動作(すなわち、第1の実施形態に係るテスト方法)を説明するためのタイムチャートである。なお、図2において、Strobe(1)〜(5)のそれぞれは、AD変換された信号をモニタリングするタイミングを表している。また、本出願においては、2進数には2重引用符「“ ”」を付し、16進数には「(H)」を付す。
図2を参照しながら、アナログ入力AINとして“0”レベルの電圧が入力され、ADC回路11の出力値DBが、
0000(H),0001(H),FFFF(H),0002(H),FFFE(H)
とばらつく場合を説明する。このとき、規格の上でADC回路11に許容される変換誤差を1LSBとする。また、EXPECT端子からは、アナログ入力“0”レベルに対応する期待値である0000(H)を入力する。従って、ADC回路11からの出力値が、0000(H),0001(H),FFFF(H)である場合にはPass判定となるが、ADC回路11からの出力値が、0002(H),FFFE(H)の場合にはFail判定となる。
0000(H),0001(H),FFFF(H),0002(H),FFFE(H)
とばらつく場合を説明する。このとき、規格の上でADC回路11に許容される変換誤差を1LSBとする。また、EXPECT端子からは、アナログ入力“0”レベルに対応する期待値である0000(H)を入力する。従って、ADC回路11からの出力値が、0000(H),0001(H),FFFF(H)である場合にはPass判定となるが、ADC回路11からの出力値が、0002(H),FFFE(H)の場合にはFail判定となる。
アナログ入力AINに“0”レベルの電圧が入力され、ADC回路11の出力値DBが、
0000(H),0001(H),FFFF(H),0002(H),FFFE(H)
であるとき、減算器13の出力値は、図2のタイムチャートに示すように、
0000(H),0001(H),0001(H),0002(H),0002(H)
となり、減算器13の出力値の隣同士のビットで一致/不一致を判定した結果(すなわち、排他的否定論理和)はCHK端子に現れ、
7FFF(H),7FFE(H),7FFE(H),7FFC(H),7FFC(H)
となる。
0000(H),0001(H),FFFF(H),0002(H),FFFE(H)
であるとき、減算器13の出力値は、図2のタイムチャートに示すように、
0000(H),0001(H),0001(H),0002(H),0002(H)
となり、減算器13の出力値の隣同士のビットで一致/不一致を判定した結果(すなわち、排他的否定論理和)はCHK端子に現れ、
7FFF(H),7FFE(H),7FFE(H),7FFC(H),7FFC(H)
となる。
ここで、CHK端子(15ビット)の期待値を“11111111111111x”(「x」は、Don’t Careを示す。)とすれば、ADC回路11の出力値DBの内、1LSBの誤差範囲内にある0000(H),0001(H),FFFF(H)はPass判定となり、2LSBの誤差をもつ0002(H),FFFE(H)はFail判定となる。
以上に説明したように、第1の実施形態に係るテスト回路又はテスト方法によれば、外付回路を用いることなく、ADC回路11の出力値の取り得るすべてのデータに対して、正確にPass/Fail判定が可能となり、さらにAD変換スピードと同じスピードでテストできるので、テスト時間の短縮を図ることもできる。
<第2の実施形態>
図3は、本発明の第2の実施形態に係るテスト回路(すなわち、第2の実施形態に係るテスト方法を実施できる回路)を搭載したADC装置200の構成図である。図3において、図1の構成と同一又は対応する構成には同じ符号を付す。
図3は、本発明の第2の実施形態に係るテスト回路(すなわち、第2の実施形態に係るテスト方法を実施できる回路)を搭載したADC装置200の構成図である。図3において、図1の構成と同一又は対応する構成には同じ符号を付す。
第2の実施形態に係るテスト回路は、外部からMASK端子を経由して入力されたマスク信号DMに基づいて複数ビットのマスク値を出力するビットマスク用デコーダ15と、ENORゲート14からの複数ビットの出力値と、ビットマスク用デコーダ15からのマスク値との論理和を計算する論理和回路(複数のORゲート)16と、論理和回路16からの複数ビットの出力値の論理積を計算する論理積回路(ANDゲート)17とを有する点が、上記第1の実施形態と相違する。ビットマスク用デコーダ15は、MASK端子からビットマスク用デコーダ15に入力される値と一致する数だけ、出力信号をLSBから順に“H”レベルにするものである。例えば、4ビットの5(H)がMASK端子から入力された場合、“000000000011111”と下位5ビットに“H”レベルを出力する。なお、ANDゲート17の出力は、CHK端子に接続されている。
図4は、第2の実施形態に係るテスト回路の動作(すなわち、第2の実施形態に係るテスト方法)を説明するためのタイムチャートである。なお、図4において、Strobe(1)〜(5)のそれぞれは、AD変換された信号をモニタリングするタイミングを表している。
図4を参照しながら、アナログ入力AINとして“0”レベルの電圧が入力され、ADC回路11の出力値DBが、
0000(H),0001(H),FFFF(H),0002(H),FFFE(H)
とばらつく場合を説明する。このとき、規格の上でADC回路11に許容される変換誤差を1LSBとする。また、EXPECT端子からは、アナログ入力“0”レベルに対応する期待値である0000(H)を入力する。従って、ADC回路11からの変換出力値が、0000(H),0001(H),FFFF(H)である場合にはPass判定となるが、ADC回路11からの変換出力値が、0002(H),FFFE(H)の場合にはFail判定となる。
0000(H),0001(H),FFFF(H),0002(H),FFFE(H)
とばらつく場合を説明する。このとき、規格の上でADC回路11に許容される変換誤差を1LSBとする。また、EXPECT端子からは、アナログ入力“0”レベルに対応する期待値である0000(H)を入力する。従って、ADC回路11からの変換出力値が、0000(H),0001(H),FFFF(H)である場合にはPass判定となるが、ADC回路11からの変換出力値が、0002(H),FFFE(H)の場合にはFail判定となる。
また、MASK端子には、Don’t Careとするビット数として、“0001”を入力する。減算器13からは、ADC回路11の出力値DBと期待値DAの差分の絶対値|DB−DA|が出力され、各出力の隣同士のビットの一致/不一致の判定をし、一致するビットからはORゲート16に“H”を出力し、不一致のビットからはORゲート16に“L”を出力する。ここで、ビットマスク用デコーダ15からは、Don’t Careとするビットに“H”レベルが出力されているので、各ビットのORゲート16からは、Don’t Careとするビット以外のENORゲート14の出力値が有効となり、すべてが“H”であればCHK端子が“H”(Pass判定)となる。
アナログ入力AINに“0”レベルの電圧が入力され、ADC回路11の出力値DBが、
0000(H),0001(H),FFFF(H),0002(H),FFFE(H)
であるとき、減算器13の出力値は、図4のタイムチャートに示すように、
0000(H),0001(H),0001(H),0002(H),0002(H)
となり、減算器13の出力値の隣同士のビットの一致/不一致を判定した結果(すなわち、排他的否定論理和)は、ORゲート16の一方の入力となり(図4には示さず。図2のCHK端子出力と同じになる。)、
7FFF(H),7FFE(H),7FFE(H),7FFC(H),7FFC(H)
となる。また、MASK端子の入力は“0001”であるから、ビットマスク用デコーダ15の出力は“000000000000001”と15ビットの内の下位1ビットに“H”レベルを出力する。
0000(H),0001(H),FFFF(H),0002(H),FFFE(H)
であるとき、減算器13の出力値は、図4のタイムチャートに示すように、
0000(H),0001(H),0001(H),0002(H),0002(H)
となり、減算器13の出力値の隣同士のビットの一致/不一致を判定した結果(すなわち、排他的否定論理和)は、ORゲート16の一方の入力となり(図4には示さず。図2のCHK端子出力と同じになる。)、
7FFF(H),7FFE(H),7FFE(H),7FFC(H),7FFC(H)
となる。また、MASK端子の入力は“0001”であるから、ビットマスク用デコーダ15の出力は“000000000000001”と15ビットの内の下位1ビットに“H”レベルを出力する。
ここで、ORゲートの最下位ビットは、ビットマスク用デコーダ15により“H”固定となっているため、ANDゲート17への入力は、ORゲート16の最下位ビット以外のデータが有効となる。
従って、CHK端子には“H”,“H”,“H”,“L”,“L”という順で信号が出力され、“H”をPass判定、“L”をFail判定とすれば、1LSBの誤差範囲内にある0000(H),0001(H),FFFF(H)はPass判定、2LSBの誤差をもつ0002(H),FFFE(H)はFail判定とすることができる。
以上説明したように、第2の実施形態に係るテスト回路又はテスト方法によれば、ADC回路11の許容誤差を可変にすることができ、またCHK端子を1本にしているため、第1の実施形態の効果に加え、さらにテスト端子の数を減らすことが可能になるという利点である。
なお、第2の実施形態において、上記以外の点は、上記第1の実施形態の場合と同じである。
<第3の実施形態>
図5は、本発明の第3の実施形態に係るテスト回路(すなわち、第3の実施形態に係るテスト方法を実施できる回路)を搭載したADC装置300の構成図である。図5において、図3の構成と同一又は対応する構成には同じ符号を付す。
図5は、本発明の第3の実施形態に係るテスト回路(すなわち、第3の実施形態に係るテスト方法を実施できる回路)を搭載したADC装置300の構成図である。図5において、図3の構成と同一又は対応する構成には同じ符号を付す。
第3の実施形態に係るテスト回路は、第1の実施形態におけるEXPECT端子に代えて、内部の期待値発生回路18と、TEST端子とを備えた点が、上記第2の実施形態と相違する。
期待値発生回路18には、予めアナログ入力AINの電圧に対応したコードが格納してあり、TEST端子を“H”にすることにより、期待値発生回路18からは、ADC回路11によるAD変換と同じ周期で期待値DAが出力され、減算器13へ入力される。このときADC回路11には、予め決めていた電圧を入力する。
図6は、第3の実施形態に係るテスト回路の動作(すなわち、第2の実施形態に係るテスト方法)を説明するためのタイムチャートである。なお、図6において、Strobe(1)〜(5)のそれぞれは、AD変換された信号をモニタリングするタイミングを表している。
まず、アナログ入力AINとして、図6に示すような予め決められたた電圧を入力する。ここでは、AD変換後の期待値DAが
0002(H),0004(H),0001(H),0000(H)
となるような電圧AINを入力し、実際のAD変換後の値DBが
0002(H),0004(H),0003(H),FFFF(H)
となる場合を説明する。また、ADC回路11の変換誤差の規格を1LSBとし、MASK端子には“0001”を設定し、複数のORゲート16の内の最下位ビットのものの出力を“H”に固定する。
0002(H),0004(H),0001(H),0000(H)
となるような電圧AINを入力し、実際のAD変換後の値DBが
0002(H),0004(H),0003(H),FFFF(H)
となる場合を説明する。また、ADC回路11の変換誤差の規格を1LSBとし、MASK端子には“0001”を設定し、複数のORゲート16の内の最下位ビットのものの出力を“H”に固定する。
次に、TEST端子を“H”レベルにすることにより、期待値発生回路18からはAD変換の周期に同期して、
0002(H),0004(H),0001(H),0000(H)
が出力される。このとき、減算器13の出力値は、
0000(H),0000(H),0002(H),0001(H)
となり、CHK端子は“H”,“H”,“L”,“H”となる。CHK端子が“H”のときはPass判定、“L”のときはFail判定とすれば、1LSBの誤差範囲内にある
0002(H),0004(H),FFFF(H)はPass判定となり、2LSBの誤差を持つ0003(H)はFail判定となる。
0002(H),0004(H),0001(H),0000(H)
が出力される。このとき、減算器13の出力値は、
0000(H),0000(H),0002(H),0001(H)
となり、CHK端子は“H”,“H”,“L”,“H”となる。CHK端子が“H”のときはPass判定、“L”のときはFail判定とすれば、1LSBの誤差範囲内にある
0002(H),0004(H),FFFF(H)はPass判定となり、2LSBの誤差を持つ0003(H)はFail判定となる。
以上に説明したように、第3の実施形態に係るテスト回路又はテスト方法によれば、期待値DAを内部回路により発生させているため、第2の実施形態の効果に加え、テスト端子の数を減らすことが可能であるという効果が得られ、また、テストプログラムもTEST端子を“H”にし、CHK端子の“H”をモニターするだけの単純なものにすることができるという効果がある。
なお、第3の実施形態において、上記以外の点は、上記第2の実施形態の場合と同じである。
<第4の実施形態>
図7は、本発明の第4の実施形態に係るテスト回路(すなわち、第4の実施形態に係るテスト方法を実施できる回路)を搭載したADC装置400の構成図である。図7において、図1の構成と同一又は対応する構成には同じ符号を付す。
図7は、本発明の第4の実施形態に係るテスト回路(すなわち、第4の実施形態に係るテスト方法を実施できる回路)を搭載したADC装置400の構成図である。図7において、図1の構成と同一又は対応する構成には同じ符号を付す。
図7に示されるように、ADC装置400は、アナログ入力信号AINを複数ビットのデジタル信号(変換出力値)DBに変換するADC回路11と、このADC回路11からの複数ビットの変換出力値DBに基づいて動作する内部ロジック回路12とを有している。また、ADC装置400は、ADC回路11からの複数ビットの変換出力値DBを遅延させるDフリップフロップ(DFF)回路19と、このDFF回路19からの遅延した変換出力値DBとADC回路11から出力された現在の変換出力値DAとを比較する比較器20とを有している。ここで、DFF回路19のクロック入力は、CLK端子に接続されている。また、比較器20の出力は、CHK端子に接続されている。比較器20は、DA>DBのときに、“H”を出力し、それ以外のときには“L”を出力する。なお、図7には、回路構成11,12,19,20が同じ集積回路(LSI)として示されているが、テスト回路を構成するDFF19と比較器20を、ADC回路11及び内部ロジック回路12を構成する集積回路とは別の外部装置として構成してもよい。
図8は、第4の実施形態に係るテスト回路の動作(すなわち、第4の実施形態に係るテスト方法)を説明するためのタイムチャートである。なお、図8において、Strobe(1)〜(5)のそれぞれは、AD変換された信号をモニタリングするタイミングを表している。
まず、アナログ入力AINとして、図8に示すような予め決められた電圧を入力する。ここでは、AD変換後の値が
0000(H),0001(H),0002(H),0001(H),0001(H)
となるような電圧AINを入力し、1周期遅延した信号DBの値が
0000(H),0001(H),0002(H),0001(H)
となる場合を説明する。アナログ入力AINとしては、入力範囲の最小値からAD変換の周期で最大値まで増加する信号が入力される。
0000(H),0001(H),0002(H),0001(H),0001(H)
となるような電圧AINを入力し、1周期遅延した信号DBの値が
0000(H),0001(H),0002(H),0001(H)
となる場合を説明する。アナログ入力AINとしては、入力範囲の最小値からAD変換の周期で最大値まで増加する信号が入力される。
AD変換後の値は、比較器20により比較される。比較器20は、現在のデータDAと1周期前のデータDBを比較し、現在の値の方が大きければ(すなわち、DA>DBであれば)、図8の2周期目(Strobe(2))及び3周期目(Strobe(3))に示すように、CHK端子に“H”を出力する。また、DA≦DBであれば、図8の4周期目(Strobe(4))及び5周期目(Strobe(5))に示すように、CHK端子に“L”を出力する。
以上に説明したように、第4の実施形態のテスト回路又はテスト方法によれば、前回と今回のデータを比較してPass/Fail判定しているため、ADC回路11の出力がゼロクロス付近であるか否かにかかわらず、また、少ない回路規模でPass/Fail判定を行うことができる。このため、第4の実施形態のテスト回路又はテスト方法は、簡易的なテストをする場合(すなわち、高い精度が要求されない場合)に好適である。
なお、第4の実施形態において、上記以外の点は、上記第1の実施形態の場合と同じである。
<変形例>
第1〜3の実施形態においては、絶対値演算の減算器13を用いているが、データ形式によっては必ずしも絶対値演算である必要はない。
第1〜3の実施形態においては、絶対値演算の減算器13を用いているが、データ形式によっては必ずしも絶対値演算である必要はない。
また、第1〜3の実施形態においては、パラレルインタフェースを使用しているが、シリアルインタフェースを使用することも可能である。
さらに、第1〜3の実施形態では、ENORゲート14、ORゲート16、又はANDゲート17で回路を構成しているが、同様の処理を実行できる回路であれば、他の回路であってもよい。
さらにまた、第4の実施形態では、データ増加をチェックする回路構成となっているが、減少をチェックする回路とすることも可能である。
また、第1〜4の実施形態では、16ビットADCを例に挙げているが、ビット数は任意に設定できる。
11 ADC回路、
12 内部ロジック回路、
13 減算器、
14 ENORゲート、
15 ビットマスク用デコーダ、
16 ORゲート、
17 ANDゲート、
18 期待値発生回路、
19 DFF回路、
20 比較器、
100,200,300,400 ADC装置。
12 内部ロジック回路、
13 減算器、
14 ENORゲート、
15 ビットマスク用デコーダ、
16 ORゲート、
17 ANDゲート、
18 期待値発生回路、
19 DFF回路、
20 比較器、
100,200,300,400 ADC装置。
Claims (12)
- アナログ/デジタルコンバータ回路のテスト回路において、
前記アナログ/デジタルコンバータ回路からの複数ビットの変換出力値と、前記アナログ/デジタルコンバータ回路の入力信号に対応する複数ビットの期待値との差を計算する減算手段と、
前記減算手段から出力される複数ビットの減算出力値の隣り合う桁同士の排他的否定論理和を計算する演算手段と
を有することを特徴とするテスト回路。 - 前記演算手段からの複数ビットの出力値と所定のマスク値との論理和を計算する論理和手段と、
前記論理和手段からの複数ビットの出力値の論理積を計算する論理積手段と
を有することを特徴とする請求項1に記載のテスト回路。 - 前記複数ビットの期待値が、外部から入力されることを特徴とする請求項1又は2のいずれかに記載のテスト回路。
- 前記複数ビットの期待値を発生させる期待値発生手段をさらに有することを特徴とする請求項1又は2のいずれかに記載のテスト回路。
- アナログ/デジタルコンバータ回路のテスト回路において、
前記アナログ/デジタルコンバータ回路からの複数ビットの変換出力値を遅延させる遅延手段と、
前記遅延した変換出力値と前記アナログ/デジタルコンバータ回路から出力された現在の変換出力値とを比較する比較手段と
を有することを特徴とするテスト回路。 - 前記アナログ/デジタルコンバータ回路を構成する集積回路の一部として構成されたことを特徴とする請求項1から5までのいずれかに記載のテスト回路。
- 前記アナログ/デジタルコンバータ回路を構成する集積回路とは異なる外部装置として構成されたことを特徴とする請求項1から5までのいずれかに記載のテスト回路。
- アナログ/デジタルコンバータ回路のテスト方法において、
前記アナログ/デジタルコンバータ回路からの複数ビットの変換出力値と、前記アナログ/デジタルコンバータ回路の入力信号に対応する複数ビットの期待値との差を計算するステップと、
前記複数ビットの減算出力値の隣り合う桁同士の排他的否定論理和を計算するステップと
を有することを特徴とするテスト方法。 - 前記排他的否定論理和の計算によって得られた複数ビットの出力値と所定のマスク値との論理和を計算するステップと、
前記論理和の計算によって得られた複数ビットの出力値の論理積を計算するステップと
を有することを特徴とする請求項8に記載のテスト方法。 - 前記複数ビットの期待値が、外部から入力されることを特徴とする請求項8又は9のいずれかに記載のテスト方法。
- 前記複数ビットの期待値を発生させるステップをさらに有することを特徴とする請求項8又は9のいずれかに記載のテスト方法。
- アナログ/デジタルコンバータ回路のテスト方法において、
前記アナログ/デジタルコンバータ回路からの複数ビットの変換出力値を遅延させるステップと、
前記遅延した変換出力値と前記アナログ/デジタルコンバータ回路から出力された現在の変換出力値とを比較するステップと
を有することを特徴とするテスト方法。
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