JP2006324745A - テスト回路及びテスト方法 - Google Patents

Abstract

【課題】正確で迅速にＡＤＣ回路のテストを行うことができるテスト回路及びテスト方法を提供する。
【解決手段】ＡＤＣ回路１１のテスト回路であって、ＡＤＣ回路１１からの複数ビットの変換出力値Ｄ_Ｂと、ＡＤＣ回路１１の入力信号Ａ_ＩＮに対応する複数ビットの期待値Ｄ_Ａとの差の絶対値を計算する減算器１３と、この減算器１３から出力される複数ビットの減算出力値の隣り合う桁同士の排他的否定論理和を計算するＥＮＯＲゲート１４とを備えている。
【選択図】 図１

Description

本発明は、アナログ／デジタルコンバータ（ＡＤＣ）のテスト回路及びテスト方法に関するものである。

図９は、ＡＤＣ回路１１と、このＡＤＣ回路１１からの出力に基づいて動作する内部ロジック回路１２とを搭載した従来の集積回路（ＬＳＩ）装置５００における、ＡＤＣ回路１１のテスト方法を説明するための構成図である。従来の集積回路装置５００においてＡＤＣ回路１１の性能をテストする際には、入力端子に入力信号Ａ_ＩＮを入力し、ＡＤＣ回路１１からの１６ビットの出力信号が出力される出力端子（Ｍｏｎｉｔｏｒ端子）をモニターすることによってＡＤＣ回路１１の性能を判定していた。

図１０は、ＡＤＣ回路１１と、このＡＤＣ回路１１からの出力に基づいて動作する内部ロジック回路１２とを搭載した従来の集積回路装置６００における、ＡＤＣ回路１１のテスト方法を説明するための構成図である。従来の集積回路装置６００においてＡＤＣ回路１１の性能をテストする際には、出力端子に外付デジタル／アナログコンバータ（外付ＤＡＣ）装置を接続し、入力端子に入力信号Ａ_ＩＮを入力し、ＤＡＣ装置２１の出力端子（Ｍｏｎｉｔｏｒ端子）をモニターすることによってＡＤＣ回路１１の性能を判定していた（例えば、特許文献１参照）。

特開平１１−３２６４６５号公報

しかしながら、図９に示される従来のテスト方法においては、ＡＤＣ回路１１の変換誤差を含めた判定、特に、ゼロクロス付近や桁上がり付近の判定ができなかった。具体的に言えば、例えば、８ビット、２の補数形式（２’ｓコンプリメント方式）のデータを１ＬＳＢ（最下位ビットで１ビット）の誤差を許容範囲として合否（Ｐａｓｓ／Ｆａｉｌ）判定する場合には、上位７ビットのみを取り扱い（Ｃａｒｅ）、判定することになる。

ところが、ＡＤＣ回路１１の出力の期待値が“００００００００”であり、１ＬＳＢの誤差を許容する場合には、出力値として“００００００００”の他に、“０００００００１”と“１１１１１１１１”を合格（Ｐａｓｓ）としなければならない。出力値“０００００００１”をＰａｓｓさせる場合は、ＬＳＢを、いずれの値をとってもよい（Ｄｏｎ’ｔ Ｃａｒｅ）ビットとすればよいが、出力値“１１１１１１１１”をＰａｓｓさせるのは困難であるという問題があった。

また、図１０に示される従来のテスト方法においては、外付ＤＡＣ２１を用いてアナログ出力をモニターするが、外付ＤＡＣ２１の精度が測定結果に影響し、正確な値が測定できないという問題があった。また、外付ＤＡＣ２１のＤＡ変換に時間を要するので、テスト時間が増大するという問題もあった。

そこで、本発明は、上記したような従来技術の課題を解決するためになされたものであり、その目的は、正確で迅速にＡＤＣ回路のテストを行うことができるテスト回路及びテスト方法を提供することにある。

本発明のテスト回路は、アナログ／デジタルコンバータ回路のテスト回路であって、前記アナログ／デジタルコンバータ回路からの複数ビットの変換出力値と、前記アナログ／デジタルコンバータ回路の入力信号に対応する複数ビットの期待値との差を計算する減算手段と、前記減算手段から出力される複数ビットの減算出力値の隣り合う桁同士の排他的否定論理和を計算する演算手段とを有することを特徴としている。

また、本発明の他のテスト回路は、アナログ／デジタルコンバータ回路のテスト回路であって、前記アナログ／デジタルコンバータ回路からの複数ビットの変換出力値を遅延させる遅延手段と、前記遅延した変換出力値と前記アナログ／デジタルコンバータ回路から出力された現在の変換出力値とを比較する比較手段とを有することを特徴としている。

また、本発明のテスト方法回路は、アナログ／デジタルコンバータ回路のテスト方法であって、前記アナログ／デジタルコンバータ回路からの複数ビットの変換出力値と、前記アナログ／デジタルコンバータ回路の入力信号に対応する複数ビットの期待値との差を計算するステップと、前記複数ビットの減算出力値の隣り合う桁同士の排他的否定論理和を計算するステップとを有することを特徴としている。

また、本発明の他のテスト方法回路は、アナログ／デジタルコンバータ回路のテスト方法であって、前記アナログ／デジタルコンバータ回路からの複数ビットの変換出力値を遅延させるステップと、前記遅延した変換出力値と前記アナログ／デジタルコンバータ回路から出力された現在の変換出力値とを比較するステップとを有することを特徴としている。

本発明においては、アナログ／デジタルコンバータ回路からの複数ビットの変換出力値と複数ビットの期待値との差を計算し、この計算により得られた複数ビットの減算出力値の隣り合う桁同士の排他的否定論理和を計算しているので、この排他的否定論理和の値に基づいてアナログ／デジタルコンバータ回路の合否判定を行うことができる。このため、本発明によれば、アナログ／デジタルコンバータ回路の出力の期待値に対して１ＬＳＢの誤差を許容する場合であっても、正確かつ迅速に合否判定を行うことができるという効果を得ることができる。

＜第１の実施形態＞
図１は、本発明の第１の実施形態に係るテスト回路（すなわち、第１の実施形態に係るテスト方法を実施できる回路）を搭載したＡＤＣ装置１００の構成図である。

図１に示されるように、ＡＤＣ装置１００は、アナログ入力信号Ａ_ＩＮを複数ビット（ここでは、１６ビット）のデジタル信号（変換出力値）Ｄ_Ｂに変換するＡＤＣ回路１１と、このＡＤＣ回路１１からの複数ビットの変換出力値Ｄ_Ｂに基づいて動作する内部ロジック回路１２とを有している。また、ＡＤＣ装置１００は、ＡＤＣ回路１１からの複数ビットの変換出力値Ｄ_Ｂと、外部からＥＸＰＥＣＴ端子を経由して入力される複数ビット（ここでは、１６ビット）の期待値Ｄ_Ａとの差分の絶対値（すなわち、｜Ｄ_Ｂ−Ｄ_Ａ｜）を計算する減算器１３と、この減算器１３から出力される複数ビット（ここでは、１６ビット）の減算出力値｜Ｄ_Ｂ−Ｄ_Ａ｜の隣り合う桁同士の排他的否定論理和を計算する排他的否定論理和回路（複数のＥＮＯＲゲート）１４とを有している。第１の実施形態においては、ＥＮＯＲゲート１４の数は１５個である。減算器１３と複数のＥＮＯＲゲート１４は、ＡＤＣ回路１１のテスト回路を構成している。期待値Ｄ_Ａは、ＡＤＣ回路１１の入力信号Ａ_ＩＮに対応する複数ビット（ここでは、１６ビット）のデジタル信号である。また、図１には、構成１１から１４までが同じ集積回路（ＬＳＩ）として構成されているように図示されているが、テスト回路を構成する減算器１３及びＥＮＯＲゲート１４を、ＡＤＣ回路１１及び内部ロジック回路１２を構成する集積回路とは別の外部装置としてもよい。

減算器１３には、ＡＤＣ回路１１の出力値Ｄ_Ｂが入力され、これと同じタイミングでＥＸＰＥＣＴ端子から期待値Ｄ_Ａが入力される。減算器１３は、ＡＤＣ回路１１の複数ビットの出力値Ｄ_Ｂと期待値Ｄ_Ａの差分の絶対値を計算する。減算器１３からの複数ビットの出力値の隣同士（隣り合う桁）のビットは各ＥＮＯＲゲート１４に入力され、各ＥＮＯＲゲート１４は、隣同士のビットが一致する場合にはＣＨＫ端子に“Ｈ”を出力し、不一致の場合にはＣＨＫ端子に“Ｌ”を出力する。

図２は、第１の実施形態に係るテスト回路の動作（すなわち、第１の実施形態に係るテスト方法）を説明するためのタイムチャートである。なお、図２において、Ｓｔｒｏｂｅ（１）〜（５）のそれぞれは、ＡＤ変換された信号をモニタリングするタイミングを表している。また、本出願においては、２進数には２重引用符「“ ”」を付し、１６進数には「（Ｈ）」を付す。

図２を参照しながら、アナログ入力Ａ_ＩＮとして“０”レベルの電圧が入力され、ＡＤＣ回路１１の出力値Ｄ_Ｂが、
００００（Ｈ），０００１（Ｈ），ＦＦＦＦ（Ｈ），０００２（Ｈ），ＦＦＦＥ（Ｈ）
とばらつく場合を説明する。このとき、規格の上でＡＤＣ回路１１に許容される変換誤差を１ＬＳＢとする。また、ＥＸＰＥＣＴ端子からは、アナログ入力“０”レベルに対応する期待値である００００（Ｈ）を入力する。従って、ＡＤＣ回路１１からの出力値が、００００（Ｈ），０００１（Ｈ），ＦＦＦＦ（Ｈ）である場合にはＰａｓｓ判定となるが、ＡＤＣ回路１１からの出力値が、０００２（Ｈ），ＦＦＦＥ（Ｈ）の場合にはＦａｉｌ判定となる。

アナログ入力Ａ_ＩＮに“０”レベルの電圧が入力され、ＡＤＣ回路１１の出力値Ｄ_Ｂが、
００００（Ｈ），０００１（Ｈ），ＦＦＦＦ（Ｈ），０００２（Ｈ），ＦＦＦＥ（Ｈ）
であるとき、減算器１３の出力値は、図２のタイムチャートに示すように、
００００（Ｈ），０００１（Ｈ），０００１（Ｈ），０００２（Ｈ），０００２（Ｈ）
となり、減算器１３の出力値の隣同士のビットで一致／不一致を判定した結果（すなわち、排他的否定論理和）はＣＨＫ端子に現れ、
７ＦＦＦ（Ｈ），７ＦＦＥ（Ｈ），７ＦＦＥ（Ｈ），７ＦＦＣ（Ｈ），７ＦＦＣ（Ｈ）
となる。

ここで、ＣＨＫ端子（１５ビット）の期待値を“１１１１１１１１１１１１１１ｘ”（「ｘ」は、Ｄｏｎ’ｔ Ｃａｒｅを示す。）とすれば、ＡＤＣ回路１１の出力値Ｄ_Ｂの内、１ＬＳＢの誤差範囲内にある００００（Ｈ），０００１（Ｈ），ＦＦＦＦ（Ｈ）はＰａｓｓ判定となり、２ＬＳＢの誤差をもつ０００２（Ｈ），ＦＦＦＥ（Ｈ）はＦａｉｌ判定となる。

以上に説明したように、第１の実施形態に係るテスト回路又はテスト方法によれば、外付回路を用いることなく、ＡＤＣ回路１１の出力値の取り得るすべてのデータに対して、正確にＰａｓｓ／Ｆａｉｌ判定が可能となり、さらにＡＤ変換スピードと同じスピードでテストできるので、テスト時間の短縮を図ることもできる。

＜第２の実施形態＞
図３は、本発明の第２の実施形態に係るテスト回路（すなわち、第２の実施形態に係るテスト方法を実施できる回路）を搭載したＡＤＣ装置２００の構成図である。図３において、図１の構成と同一又は対応する構成には同じ符号を付す。

第２の実施形態に係るテスト回路は、外部からＭＡＳＫ端子を経由して入力されたマスク信号Ｄ_Ｍに基づいて複数ビットのマスク値を出力するビットマスク用デコーダ１５と、ＥＮＯＲゲート１４からの複数ビットの出力値と、ビットマスク用デコーダ１５からのマスク値との論理和を計算する論理和回路（複数のＯＲゲート）１６と、論理和回路１６からの複数ビットの出力値の論理積を計算する論理積回路（ＡＮＤゲート）１７とを有する点が、上記第１の実施形態と相違する。ビットマスク用デコーダ１５は、ＭＡＳＫ端子からビットマスク用デコーダ１５に入力される値と一致する数だけ、出力信号をＬＳＢから順に“Ｈ”レベルにするものである。例えば、４ビットの５（Ｈ）がＭＡＳＫ端子から入力された場合、“００００００００００１１１１１”と下位５ビットに“Ｈ”レベルを出力する。なお、ＡＮＤゲート１７の出力は、ＣＨＫ端子に接続されている。

図４は、第２の実施形態に係るテスト回路の動作（すなわち、第２の実施形態に係るテスト方法）を説明するためのタイムチャートである。なお、図４において、Ｓｔｒｏｂｅ（１）〜（５）のそれぞれは、ＡＤ変換された信号をモニタリングするタイミングを表している。

図４を参照しながら、アナログ入力Ａ_ＩＮとして“０”レベルの電圧が入力され、ＡＤＣ回路１１の出力値Ｄ_Ｂが、
００００（Ｈ），０００１（Ｈ），ＦＦＦＦ（Ｈ），０００２（Ｈ），ＦＦＦＥ（Ｈ）
とばらつく場合を説明する。このとき、規格の上でＡＤＣ回路１１に許容される変換誤差を１ＬＳＢとする。また、ＥＸＰＥＣＴ端子からは、アナログ入力“０”レベルに対応する期待値である００００（Ｈ）を入力する。従って、ＡＤＣ回路１１からの変換出力値が、００００（Ｈ），０００１（Ｈ），ＦＦＦＦ（Ｈ）である場合にはＰａｓｓ判定となるが、ＡＤＣ回路１１からの変換出力値が、０００２（Ｈ），ＦＦＦＥ（Ｈ）の場合にはＦａｉｌ判定となる。

また、ＭＡＳＫ端子には、Ｄｏｎ’ｔ Ｃａｒｅとするビット数として、“０００１”を入力する。減算器１３からは、ＡＤＣ回路１１の出力値Ｄ_Ｂと期待値Ｄ_Ａの差分の絶対値｜Ｄ_Ｂ−Ｄ_Ａ｜が出力され、各出力の隣同士のビットの一致／不一致の判定をし、一致するビットからはＯＲゲート１６に“Ｈ”を出力し、不一致のビットからはＯＲゲート１６に“Ｌ”を出力する。ここで、ビットマスク用デコーダ１５からは、Ｄｏｎ’ｔ Ｃａｒｅとするビットに“Ｈ”レベルが出力されているので、各ビットのＯＲゲート１６からは、Ｄｏｎ’ｔ Ｃａｒｅとするビット以外のＥＮＯＲゲート１４の出力値が有効となり、すべてが“Ｈ”であればＣＨＫ端子が“Ｈ”（Ｐａｓｓ判定）となる。

アナログ入力Ａ_ＩＮに“０”レベルの電圧が入力され、ＡＤＣ回路１１の出力値Ｄ_Ｂが、
００００（Ｈ），０００１（Ｈ），ＦＦＦＦ（Ｈ），０００２（Ｈ），ＦＦＦＥ（Ｈ）
であるとき、減算器１３の出力値は、図４のタイムチャートに示すように、
００００（Ｈ），０００１（Ｈ），０００１（Ｈ），０００２（Ｈ），０００２（Ｈ）
となり、減算器１３の出力値の隣同士のビットの一致／不一致を判定した結果（すなわち、排他的否定論理和）は、ＯＲゲート１６の一方の入力となり（図４には示さず。図２のＣＨＫ端子出力と同じになる。）、
７ＦＦＦ（Ｈ），７ＦＦＥ（Ｈ），７ＦＦＥ（Ｈ），７ＦＦＣ（Ｈ），７ＦＦＣ（Ｈ）
となる。また、ＭＡＳＫ端子の入力は“０００１”であるから、ビットマスク用デコーダ１５の出力は“００００００００００００００１”と１５ビットの内の下位１ビットに“Ｈ”レベルを出力する。

ここで、ＯＲゲートの最下位ビットは、ビットマスク用デコーダ１５により“Ｈ”固定となっているため、ＡＮＤゲート１７への入力は、ＯＲゲート１６の最下位ビット以外のデータが有効となる。

従って、ＣＨＫ端子には“Ｈ”，“Ｈ”，“Ｈ”，“Ｌ”，“Ｌ”という順で信号が出力され、“Ｈ”をＰａｓｓ判定、“Ｌ”をＦａｉｌ判定とすれば、１ＬＳＢの誤差範囲内にある００００（Ｈ），０００１（Ｈ），ＦＦＦＦ（Ｈ）はＰａｓｓ判定、２ＬＳＢの誤差をもつ０００２（Ｈ），ＦＦＦＥ（Ｈ）はＦａｉｌ判定とすることができる。

以上説明したように、第２の実施形態に係るテスト回路又はテスト方法によれば、ＡＤＣ回路１１の許容誤差を可変にすることができ、またＣＨＫ端子を１本にしているため、第１の実施形態の効果に加え、さらにテスト端子の数を減らすことが可能になるという利点である。

なお、第２の実施形態において、上記以外の点は、上記第１の実施形態の場合と同じである。

＜第３の実施形態＞
図５は、本発明の第３の実施形態に係るテスト回路（すなわち、第３の実施形態に係るテスト方法を実施できる回路）を搭載したＡＤＣ装置３００の構成図である。図５において、図３の構成と同一又は対応する構成には同じ符号を付す。

第３の実施形態に係るテスト回路は、第１の実施形態におけるＥＸＰＥＣＴ端子に代えて、内部の期待値発生回路１８と、ＴＥＳＴ端子とを備えた点が、上記第２の実施形態と相違する。

期待値発生回路１８には、予めアナログ入力Ａ_ＩＮの電圧に対応したコードが格納してあり、ＴＥＳＴ端子を“Ｈ”にすることにより、期待値発生回路１８からは、ＡＤＣ回路１１によるＡＤ変換と同じ周期で期待値Ｄ_Ａが出力され、減算器１３へ入力される。このときＡＤＣ回路１１には、予め決めていた電圧を入力する。

図６は、第３の実施形態に係るテスト回路の動作（すなわち、第２の実施形態に係るテスト方法）を説明するためのタイムチャートである。なお、図６において、Ｓｔｒｏｂｅ（１）〜（５）のそれぞれは、ＡＤ変換された信号をモニタリングするタイミングを表している。

まず、アナログ入力Ａ_ＩＮとして、図６に示すような予め決められたた電圧を入力する。ここでは、ＡＤ変換後の期待値Ｄ_Ａが
０００２（Ｈ），０００４（Ｈ），０００１（Ｈ），００００（Ｈ）
となるような電圧Ａ_ＩＮを入力し、実際のＡＤ変換後の値Ｄ_Ｂが
０００２（Ｈ），０００４（Ｈ），０００３（Ｈ），ＦＦＦＦ（Ｈ）
となる場合を説明する。また、ＡＤＣ回路１１の変換誤差の規格を１ＬＳＢとし、ＭＡＳＫ端子には“０００１”を設定し、複数のＯＲゲート１６の内の最下位ビットのものの出力を“Ｈ”に固定する。

次に、ＴＥＳＴ端子を“Ｈ”レベルにすることにより、期待値発生回路１８からはＡＤ変換の周期に同期して、
０００２（Ｈ），０００４（Ｈ），０００１（Ｈ），００００（Ｈ）
が出力される。このとき、減算器１３の出力値は、
００００（Ｈ），００００（Ｈ），０００２（Ｈ），０００１（Ｈ）
となり、ＣＨＫ端子は“Ｈ”，“Ｈ”，“Ｌ”，“Ｈ”となる。ＣＨＫ端子が“Ｈ”のときはＰａｓｓ判定、“Ｌ”のときはＦａｉｌ判定とすれば、１ＬＳＢの誤差範囲内にある
０００２（Ｈ），０００４（Ｈ），ＦＦＦＦ（Ｈ）はＰａｓｓ判定となり、２ＬＳＢの誤差を持つ０００３（Ｈ）はＦａｉｌ判定となる。

以上に説明したように、第３の実施形態に係るテスト回路又はテスト方法によれば、期待値Ｄ_Ａを内部回路により発生させているため、第２の実施形態の効果に加え、テスト端子の数を減らすことが可能であるという効果が得られ、また、テストプログラムもＴＥＳＴ端子を“Ｈ”にし、ＣＨＫ端子の“Ｈ”をモニターするだけの単純なものにすることができるという効果がある。

なお、第３の実施形態において、上記以外の点は、上記第２の実施形態の場合と同じである。

＜第４の実施形態＞
図７は、本発明の第４の実施形態に係るテスト回路（すなわち、第４の実施形態に係るテスト方法を実施できる回路）を搭載したＡＤＣ装置４００の構成図である。図７において、図１の構成と同一又は対応する構成には同じ符号を付す。

図７に示されるように、ＡＤＣ装置４００は、アナログ入力信号Ａ_ＩＮを複数ビットのデジタル信号（変換出力値）Ｄ_Ｂに変換するＡＤＣ回路１１と、このＡＤＣ回路１１からの複数ビットの変換出力値Ｄ_Ｂに基づいて動作する内部ロジック回路１２とを有している。また、ＡＤＣ装置４００は、ＡＤＣ回路１１からの複数ビットの変換出力値Ｄ_Ｂを遅延させるＤフリップフロップ（ＤＦＦ）回路１９と、このＤＦＦ回路１９からの遅延した変換出力値Ｄ_ＢとＡＤＣ回路１１から出力された現在の変換出力値Ｄ_Ａとを比較する比較器２０とを有している。ここで、ＤＦＦ回路１９のクロック入力は、ＣＬＫ端子に接続されている。また、比較器２０の出力は、ＣＨＫ端子に接続されている。比較器２０は、Ｄ_Ａ＞Ｄ_Ｂのときに、“Ｈ”を出力し、それ以外のときには“Ｌ”を出力する。なお、図７には、回路構成１１，１２，１９，２０が同じ集積回路（ＬＳＩ）として示されているが、テスト回路を構成するＤＦＦ１９と比較器２０を、ＡＤＣ回路１１及び内部ロジック回路１２を構成する集積回路とは別の外部装置として構成してもよい。

図８は、第４の実施形態に係るテスト回路の動作（すなわち、第４の実施形態に係るテスト方法）を説明するためのタイムチャートである。なお、図８において、Ｓｔｒｏｂｅ（１）〜（５）のそれぞれは、ＡＤ変換された信号をモニタリングするタイミングを表している。

まず、アナログ入力Ａ_ＩＮとして、図８に示すような予め決められた電圧を入力する。ここでは、ＡＤ変換後の値が
００００（Ｈ），０００１（Ｈ），０００２（Ｈ），０００１（Ｈ），０００１（Ｈ）
となるような電圧Ａ_ＩＮを入力し、１周期遅延した信号Ｄ_Ｂの値が
００００（Ｈ），０００１（Ｈ），０００２（Ｈ），０００１（Ｈ）
となる場合を説明する。アナログ入力Ａ_ＩＮとしては、入力範囲の最小値からＡＤ変換の周期で最大値まで増加する信号が入力される。

ＡＤ変換後の値は、比較器２０により比較される。比較器２０は、現在のデータＤ_Ａと１周期前のデータＤ_Ｂを比較し、現在の値の方が大きければ（すなわち、Ｄ_Ａ＞Ｄ_Ｂであれば）、図８の２周期目（Ｓｔｒｏｂｅ（２））及び３周期目（Ｓｔｒｏｂｅ（３））に示すように、ＣＨＫ端子に“Ｈ”を出力する。また、Ｄ_Ａ≦Ｄ_Ｂであれば、図８の４周期目（Ｓｔｒｏｂｅ（４））及び５周期目（Ｓｔｒｏｂｅ（５））に示すように、ＣＨＫ端子に“Ｌ”を出力する。

以上に説明したように、第４の実施形態のテスト回路又はテスト方法によれば、前回と今回のデータを比較してＰａｓｓ／Ｆａｉｌ判定しているため、ＡＤＣ回路１１の出力がゼロクロス付近であるか否かにかかわらず、また、少ない回路規模でＰａｓｓ／Ｆａｉｌ判定を行うことができる。このため、第４の実施形態のテスト回路又はテスト方法は、簡易的なテストをする場合（すなわち、高い精度が要求されない場合）に好適である。

なお、第４の実施形態において、上記以外の点は、上記第１の実施形態の場合と同じである。

＜変形例＞
第１〜３の実施形態においては、絶対値演算の減算器１３を用いているが、データ形式によっては必ずしも絶対値演算である必要はない。

また、第１〜３の実施形態においては、パラレルインタフェースを使用しているが、シリアルインタフェースを使用することも可能である。

さらに、第１〜３の実施形態では、ＥＮＯＲゲート１４、ＯＲゲート１６、又はＡＮＤゲート１７で回路を構成しているが、同様の処理を実行できる回路であれば、他の回路であってもよい。

さらにまた、第４の実施形態では、データ増加をチェックする回路構成となっているが、減少をチェックする回路とすることも可能である。

また、第１〜４の実施形態では、１６ビットＡＤＣを例に挙げているが、ビット数は任意に設定できる。

本発明の第１の実施形態に係るテスト回路（すなわち、第１の実施形態に係るテスト方法を実施できる回路）を搭載したＡＤＣ装置の構成図である。 第１の実施形態に係るテスト回路の動作（すなわち、第１の実施形態に係るテスト方法）を説明するためのタイムチャートである。 本発明の第２の実施形態に係るテスト回路（すなわち、第２の実施形態に係るテスト方法を実施できる回路）を搭載したＡＤＣ装置の構成図である。 第２の実施形態に係るテスト回路の動作（すなわち、第２の実施形態に係るテスト方法）を説明するためのタイムチャートである。 本発明の第３の実施形態に係るテスト回路（すなわち、第３の実施形態に係るテスト方法を実施できる回路）を搭載したＡＤＣ装置の構成図である。 第３の実施形態に係るテスト回路の動作（すなわち、第３の実施形態に係るテスト方法）を説明するためのタイムチャートである。 本発明の第４の実施形態に係るテスト回路（すなわち、第４の実施形態に係るテスト方法を実施できる回路）を搭載したＡＤＣ装置の構成図である。 第４の実施形態に係るテスト回路の動作（すなわち、第４の実施形態に係るテスト方法）を説明するためのタイムチャートである。 従来のＡＤＣ装置のテスト方法を説明するための図である。 従来のＡＤＣ装置の他のテスト方法を説明するための図である。

符号の説明

１１ ＡＤＣ回路、
１２ 内部ロジック回路、
１３ 減算器、
１４ ＥＮＯＲゲート、
１５ ビットマスク用デコーダ、
１６ ＯＲゲート、
１７ ＡＮＤゲート、
１８ 期待値発生回路、
１９ ＤＦＦ回路、
２０ 比較器、
１００，２００，３００，４００ ＡＤＣ装置。

Claims (12)

1. アナログ／デジタルコンバータ回路のテスト回路において、
   前記アナログ／デジタルコンバータ回路からの複数ビットの変換出力値と、前記アナログ／デジタルコンバータ回路の入力信号に対応する複数ビットの期待値との差を計算する減算手段と、
   前記減算手段から出力される複数ビットの減算出力値の隣り合う桁同士の排他的否定論理和を計算する演算手段と
   を有することを特徴とするテスト回路。
2. 前記演算手段からの複数ビットの出力値と所定のマスク値との論理和を計算する論理和手段と、
   前記論理和手段からの複数ビットの出力値の論理積を計算する論理積手段と
   を有することを特徴とする請求項１に記載のテスト回路。
3. 前記複数ビットの期待値が、外部から入力されることを特徴とする請求項１又は２のいずれかに記載のテスト回路。
4. 前記複数ビットの期待値を発生させる期待値発生手段をさらに有することを特徴とする請求項１又は２のいずれかに記載のテスト回路。
5. アナログ／デジタルコンバータ回路のテスト回路において、
   前記アナログ／デジタルコンバータ回路からの複数ビットの変換出力値を遅延させる遅延手段と、
   前記遅延した変換出力値と前記アナログ／デジタルコンバータ回路から出力された現在の変換出力値とを比較する比較手段と
   を有することを特徴とするテスト回路。
6. 前記アナログ／デジタルコンバータ回路を構成する集積回路の一部として構成されたことを特徴とする請求項１から５までのいずれかに記載のテスト回路。
7. 前記アナログ／デジタルコンバータ回路を構成する集積回路とは異なる外部装置として構成されたことを特徴とする請求項１から５までのいずれかに記載のテスト回路。
8. アナログ／デジタルコンバータ回路のテスト方法において、
   前記アナログ／デジタルコンバータ回路からの複数ビットの変換出力値と、前記アナログ／デジタルコンバータ回路の入力信号に対応する複数ビットの期待値との差を計算するステップと、
   前記複数ビットの減算出力値の隣り合う桁同士の排他的否定論理和を計算するステップと
   を有することを特徴とするテスト方法。
9. 前記排他的否定論理和の計算によって得られた複数ビットの出力値と所定のマスク値との論理和を計算するステップと、
   前記論理和の計算によって得られた複数ビットの出力値の論理積を計算するステップと
   を有することを特徴とする請求項８に記載のテスト方法。
10. 前記複数ビットの期待値が、外部から入力されることを特徴とする請求項８又は９のいずれかに記載のテスト方法。
11. 前記複数ビットの期待値を発生させるステップをさらに有することを特徴とする請求項８又は９のいずれかに記載のテスト方法。
12. アナログ／デジタルコンバータ回路のテスト方法において、
    前記アナログ／デジタルコンバータ回路からの複数ビットの変換出力値を遅延させるステップと、
    前記遅延した変換出力値と前記アナログ／デジタルコンバータ回路から出力された現在の変換出力値とを比較するステップと
    を有することを特徴とするテスト方法。

Images