JP2009545215A - 非同期電流モード循環比較を使用するアナログ／ディジタル変換 - Google Patents

Abstract

非同期循環電流モード・アナログ／ディジタル変換器（ＡＤＣ）が開示される。ＡＤＣは複数のサブＡＤＣを備え、これらのサブＡＤＣは最初の段から最後の段まで縦列に配置される。各サブＡＤＣは電流モードＡＤＣを備え、電流モードＡＤＣは、ディジタル出力、アナログ電流入力、基準電流入力、及びアナログ電流出力を有する。各段のアナログ電流入力は、最初の段を除いて、直前の段のアナログ電流出力へ動作的に接続される。複数のサブＡＤＣは、相互に同期することなく動作するように構成される。

Description

本発明は、アナログ／ディジタル変換器（ＡＤＣ）に関し、具体的には、直列接続Ａ／Ｄ変換器、例えば、非同期Ａ／Ｄ変換器、連続近似（successive-approximation）Ａ／Ｄ変換器、及び本発明で提示されるような循環比較（cyclic comparison）Ａ／Ｄ変換器に関する。

アナログ／ディジタル変換は、多くの応用に不可欠なデバイスである。なぜなら、大部分の信号は実際はアナログであり、解釈及びディジタル信号処理のためにディジタル化されなければならないからである。伝統的に、アナログ／ディジタル変換器（ＡＤＣ）は、信号をディジタル化するために応用される。この場合、ＡＤＣは、高い分解能、広いダイナミック・レンジ、高い変換速度、及び低い電力消費の特性を所有することが要求される。

フラッシュＡＤＣは、変換速度の点で性能がよい。なぜなら、ディジタル・ワードの全ビットが同時に決定されるからである。しかしながら、フラッシュＡＤＣは、通常、短い変換ワード長（通常、８ビットよりも少ない）を有するように構築され、したがって貧弱な分解能を有する。なぜなら、高分解能フラッシュＡＤＣは、大きなシリコン領域を占有し、これは高分解能応用におけるフラッシュＡＤＣへの賛意を少なくするからである。

連続近似ＡＤＣは、中／高分解能応用で頻繁に使用される。この場合、変換ワード長は通常８〜１６ビットの範囲である。これは、連続近似ＡＤＣが低電力消費で合理的変換速度を達成できるからである。

連続近似ＡＤＣは、アナログ入力をサンプリングし、それをディジタル／アナログ変換器（ＤＡＣ）の出力と比較する。この場合、ＤＡＣの出力は、ＤＡＣ出力とアナログ入力間の差が変換分解能よりも小さくなるまで、入力と多数の基準（reference）との間の一連の比較によって順次に決定される。連続近似ＡＤＣは、アナログ入力信号をＮステップで系統的に評価し、Ｎビット・ディジタル・ワードを産出する。ディジタル・ワードの決定は、最上位ビット（ＭＳＢ）で始まり、最下位ビット（ＬＳＢ）まで累進する。

連続近似ＡＤＣの欠点の１つは、各ビットが順次に決定され、クロック信号と同期されなければならないことである。結果として、Ｏ（Ｎ）クロック・サイクル（即ち、クロック・サイクルの数はＮの順序を有する）が要求され、アナログ信号をＮビット・ディジタル信号へ変換する。この場合、フラッシュＡＤＣではＯ（１）クロック・サイクルのみが要求される。したがって、連続近似ＡＤＣは、上記の悪影響に起因する変換速度の意味でフラッシュＡＤＣに劣る。

多段パイプライン・アーキテクチャは、単一のアナログ／ディジタル変換器を２つ以上の段へ分割する。この場合、全ての段は同時に作動され、したがってスループット速度を増加する。多段パイプラインＡＤＣは２つ以上の段からなり、最初の段は最上位ｍビットを決定し、残りのＮ−ｍビットは後の段によって決定される。最初の段は、常に、最も近似のサンプルに対して働き、後の段は通過サンプルに対して動作する。個々の段の間のサンプル及び保持回路は、ＡＤＣが一時に１つを超えるサンプルを処置することを許可し、したがってスループット速度は増加する。

多段パイプラインＡＤＣは、フラッシュＡＤＣと比較されたとき、より少ない電力を消費し、より少ないシリコン領域を占有する。なぜなら、パイプライン変換器ではフラッシュＡＤＣよりも少ない比較器が要求され、同じ分解能を取得するからである。しかしながら、多段パイプラインＡＤＣは、異なる段の間の非理想利得増幅器から生じる多段利得誤差から損害を受ける。

循環比較ＡＤＣは、Ｎ段を介してＮビット変換を遂行する。長さＮのディジタル・ワードにおけるビットの１つが、各段で決定される。図１は、先行技術のビット・セル１００のブロック図を示す。各ビット・セルは、単一ビット・アナログ／ディジタル変換に対応する。ビット・セル１００は、サンプル及び保持（Ｓ／Ｈ）回路１０１、単一ビットＡＤＣ１０２、単一ビット・ディジタル／アナログ変換器（ＤＡＣ）１０３、電圧減算器１０４、及び増幅器１０５を含む。Ｓ／Ｈ回路１０１はアナログ入力信号イン（ＩＮ）をサンプリングする。次いで、Ｓ／Ｈ回路１０１は保持アナログ信号Ｖ_ＩＮをＡＤＣ１０２及び電圧減算器１０４へ提供する。ＡＤＣ１０２は変換のダイナミック・レンジの中央電圧Ｖ_ＲＥＦを受ける。この電圧はアナログ信号Ｖ_ＩＮと比較され、単一ビット・ディジタル信号ＤＯＵＴを生成する。次いで、ディジタル信号ＤＯＵＴは単一ビットＤＡＣ１０３へ渡される。単一ビットＤＡＣ１０３はディジタル出力ＤＯＵＴに従ってアナログ信号Ｖ１を生成する。Ｖ１は、次いで電圧減算器１０４へ渡される。電圧減算器１０４は、アナログ信号Ｖ１をアナログ入力信号Ｖ_ＩＮから減じ、差信号（即ち、Ｖ_ＩＮ−Ｖ１）を増幅器１０５へ提供する。２の利得を有する増幅器１０５は、差信号（Ｖ_ＩＮ−Ｖ１）の振幅を２倍にし、アナログ出力電圧のアウト（ＯＵＴ）を生成する。アナログ出力電圧アウトは、次いで変換のために後続段へ渡される。

図２は、ビット・セル１００によって遂行されるアルゴリズムを図解する図を示し、図３は、ビット・セル１００の動作を図解する図を示す。外部又は前のビット・セルを源とするアナログ入力信号Ｖ_ＩＮは、変換レンジの中央電圧Ｖ_ＲＥＦと比較され（ステップ２０１）、単一ビット・ディジタル信号ＤＯＵＴを生成する。ここで、「０」はＶ_ＩＮ＜Ｖ_ＲＥＦを意味し、「１」はＶ_ＩＮ≧Ｖ_ＲＥＦを意味する。ディジタル信号ＤＯＵＴは２×（Ｖ_ＩＮ−Ｖ_ＲＥＦ）又は２×Ｖ_ＩＮの数学演算（ステップ２０２、２０３）を受ける。演算結果は、次のビット・セルへ転送される。

循環比較ＡＤＣは、従来の連続近似ＡＤＣと比較されたときに簡単な回路で実現され得る。なぜなら、全ての段で同一の基準（reference）が使用されるからである。回路の単純性は、電力消費及びシリコン領域に関する要件を低減する。電圧モード循環比較ＡＤＣは、通常、同期が重要なスイッチキャパシタ（ＳＣ）手法で実現される。電圧モード循環比較ＡＤＣのＮビット変換の時間は、クロック・サイクルのＯ（Ｎ）へ限定される。しかしながら、ＳＣ循環比較ＡＤＣの線形性は、キャパシタの線形性及びキャパシタ・マッチングの精度に依存する。ＳＣ循環比較ＡＤＣは、共通ＳＣ回路の悪影響、例えば、電荷共有、電荷漏れなどの損害も受ける。シリコン領域は回路の単純化で低減されるにも拘わらず、全体的なシリコン領域の低減は、依然としてキャパシタによって限定される。

本発明の１つの態様において、非同期電流モード循環比較ＡＤＣ回路が開示される。本願は、入力電流Ｉ_ＩＮを単一ビット・ディジタル信号へ変換するビット・セルを備える非同期電流モード循環比較ＡＤＣ（電流モード１ビットＡＤＣ）の様々な実施形態を説明する。複数のビット・セルが縦列に接続され、非同期的に動作して、アナログ電流入力の多ビット・ディジタル表現を生成することができる。

本発明、並びに本発明の目的及び利点は、添付の図面と一緒に現在好ましい実施形態の後記の説明を参照することによって、最良に理解され得る。

先行技術のビット・セルのブロック図を示す。 先行技術のＡＤＣによって遂行されるアルゴリズムを図解する説明図を示す。 先行技術のビット・セルの動作を図解する図を示す。 本発明の態様に従った非同期電流モード循環比較ＡＤＣのビット・セルのブロック図を示す。 本発明の態様に従った非同期電流モード循環比較ＡＤＣのブロック図を示す。 本発明の態様に従った非同期電流モード循環ＡＤＣによって遂行されるアルゴリズムを図解する説明図を示す。 図４のビット・セルの動作を図解する図を示す。 本発明の態様に従った非同期電流モード循環比較ＡＤＣを使用する電圧入力のためのアナログ／ディジタル変換のブロック図を示す。 本発明の態様に従ったディジタル記憶デバイスを有する非同期電流モード循環比較ＡＤＣのビット・セルのブロック図を示す。 本発明の態様に従ったディジタル記憶デバイスを有する非同期電流モード循環比較ＡＤＣのブロック図を示す。

本発明の図解された実施形態は、新規な非同期電流モード循環比較アナログ／ディジタル変換器を含む。

アナログ／ディジタル変換器（ＡＤＣ）は、普通は、システム・クロックと同期される。固定変換時間を有する変換器は、準安定性に起因する誤差に支配される。これらの誤差は、決定のための固定時間を有する全ての変換器の設計で生起し、潜在的に厳しい。非同期ＡＤＣの利点は、増加するクロック周波数にリンクされた問題、例えば、ＥＭＩ、ワット損、及び平均時性能へのクロック効果に関する複雑性が回避され得ることである。

図４は、ビット・セルのブロック図を示す。ビット・セル４００は、電流比較器４０１によって入力電流Ｉ_ＩＮを基準電流Ｉ_ＲＥＦと比較する数学演算を遂行する。ビット・セル４００には、２つの入力端子及び２つの出力端子が存在する。第１の入力端子はアナログ入力信号Ｉ_ＩＮのためである。第２の入力端子は基準信号Ｉ_ＲＥＦのためである。第１の出力端子はアナログ／ディジタル変換結果ＤＯＵＴの１ビット・ディジタル出力のためである。第２の出力端子はアナログ出力電流Ｉ_ＯＵＴのためである。この電流は、後続のビット・セルへ渡されるアナログ信号である。ビット・セルの出力は、変換されたディジットＤＯＵＴである。このディジットは電流比較器４０１の出力と等しい。ここで、「０」は入力電流Ｉ_ＩＮの振幅がＩ_ＲＥＦよりも低いことを意味し、「１」は入力電流Ｉ_ＩＮの振幅がＩ_ＲＥＦよりも大きいか等しいことを意味する。ＤＯＵＴに依存して、出力電流Ｉ_ＯＵＴがビット・セルの出力で生成される。この出力は、ＤＯＵＴ＝「１」のときＩ_ＯＵＴ＝２×（Ｉ_ＩＮ−Ｉ_ＲＥＦ）に等しく、ＤＯＵＴ＝「０」のときＩ_ＯＵＴ＝２×Ｉ_ＩＮに等しい。電流比較器の出力はアナログ・マルチプレクサ４０３を制御して、対応するＩ_ＯＵＴを渡す。Ｉ_ＯＵＴは、次の変換段のビット・セルへ続いて入力され、他の変換ディジットを取得する。電流Ｉ_１及びＩ_２はアナログ・マルチプレクサ４０３の入力である。ここで、マルチプレクサ４０３の出力はＤＯＵＴによって制御される。Ｉ_ＩＮ≧Ｉ_ＲＥＦのとき、ＤＯＵＴ＝「１」であり、またアナログ・マルチプレクサ４０３の出力はＩ_３＝Ｉ_１であり、そうでなければＩ_３＝Ｉ_２である。電流乗算回路４０４は、アナログ・マルチプレクサ４０３の出力電流Ｉ_３を２倍にする。このようにして、ビット・セルの出力はＩ_ＯＵＴ＝２×Ｉ_３である。アナログ・マルチプレクサ４０３の選択動作に起因して、全ての段におけるビット・セルへの入力は、２×Ｉ_ＲＥＦによって制限される。更に、各ビット・セルに印加される基準電流Ｉ_ＲＥＦは、同一であるように固定される。多閾値プロセスに対する要件は回避され、したがって、より高い変換精度を達成することができ、プロセス変動の問題は小さくなる。

図７は、ビット・セル４００の動作を図解する。アナログ入力信号Ｉ_ＩＮの振幅が基準信号Ｉ_ＲＥＦよりも小さいならば、元のアナログ入力信号Ｉ_ＩＮの振幅は２倍にされる。アナログ入力信号Ｉ_ＩＮの振幅が基準信号Ｉ_ＲＥＦよりも大きいならば、アナログ入力信号Ｉ_ＩＮは、先ず基準信号Ｉ_ＲＥＦによって減じられ、次いで差信号Ｉ_ＩＮ−Ｉ_ＲＥＦが振幅を２倍にされる。その後で、図４で示されるように、ビット・セル４００のアナログ出力信号Ｉ_ＯＵＴが取得される。ビット・セル４００のアナログ出力信号Ｉ_ＯＵＴは、次いで後続のビット・セルへ渡される。後続段のアナログ入力信号Ｉ_ＩＮは、前段のＤＯＵＴ＝「０」であるとき２×Ｉ_ＩＮに等しく、前段のＤＯＵＴ＝「１」であるとき２×（Ｉ_ＩＮ−Ｉ_ＲＥＦ）に等しい。このようにして、Ｉ_ＯＵＴの振幅は０から２×Ｉ_ＲＥＦの間に制限される。Ｎビット非同期電流モード循環比較変換器における各ビット・セルの基準信号Ｉ_ＲＥＦは同一であり、したがって多閾値プロセスの必要を回避する。基準信号Ｉ_ＲＥＦは、変換のダイナミック・レンジ、即ち、ＡＤＣのディジタル出力によってＡＤＣの分解能へ表現され得る入力電流振幅のレンジの中央電流レベルである。したがって、本発明の図解された実施形態の変換ダイナミック・レンジは、基準信号Ｉ_ＲＥＦのレベルを調節することによってスケーラブルである。図解された実施形態における回路のダイナミック・レンジは、０から２×Ｉｒｅｆである（即ち、アナログ入力電流が２×Ｉｒｅｆへ達するとき、ＡＤＣのディジタル出力のビットは、全て「１」になる。）。

図６は、非同期電流モード循環比較ＡＤＣによって遂行されるアルゴリズムを図解する説明図を示す。アナログ入力信号Ｉ_ＩＮは、外部又は前のビット・セルを源とする。アナログ入力信号Ｉ_ＩＮは、次いで電流比較器４０１によって基準信号Ｉ_ＲＥＦと比較される（ステップ６０１）。Ｉ_ＩＮ≧Ｉ_ＲＥＦであるとき、電流比較器４０１はディジタル信号ＤＯＵＴ＝「１」を産出する。Ｉ_ＩＮ＜Ｉ_ＲＥＦであるとき、電流比較器４０１はディジタル信号ＤＯＵＴ＝「０」を産出する。ディジタル信号ＤＯＵＴは、アナログ・マルチプレクサ４０３を制御する。アナログ入力信号Ｉ_ＩＮ又は電流減算回路４０２からの電流出力は、電流比較器４０１の出力ＤＯＵＴに従って、アナログ・マルチプレクサ４０３を介して電流乗算回路４０４へ渡される。ＤＯＵＴ＝「１」であるとき、元のアナログ入力信号Ｉ_ＩＮはアナログ・マルチプレクサ４０３を介して渡される。ＤＯＵＴ＝「０」であるとき、電流減算回路４０２の出力（即ち、Ｉ_ＩＮ−Ｉ_ＲＥＦ）はアナログ・マルチプレクサ４０３を介して渡される。電流乗算回路４０４は、アナログ・マルチプレクサ４０３からの電流出力の振幅を２倍にする。このようにして、アナログ出力信号Ｉ_ＯＵＴはＤＯＵＴの値に従って設定される。ＤＯＵＴ＝「１」であるとき、Ｉ_ＯＵＴは２×（Ｉ_ＩＮ−Ｉ_ＲＥＦ）として設定される。ここで、Ｉ_ＩＮ−Ｉ_ＲＥＦは電流減算回路４０２から取得される（ステップ６０２）。ＤＯＵＴ＝「０」であるとき、Ｉ_ＯＵＴは２×Ｉ_ＩＮとして設定される（ステップ６０３）。電流減算回路４０２及び電流乗算回路４０４は、電流ミラー回路を使用することによって構築され得る。これは、ピット・セルのダイナミック・レンジ、したがってＡＤＣを調節する柔軟性を向上することができる。電流減算回路４０２及び電流乗算回路４０４の精度は、電流ミラーの線形性に依存する。電流ミラーを使用して実現される電流減算及び電流増倍の動作は、オペアンプフリー設計を促進する。これは、システムの電力効率を向上し、シリコン領域への要望を低減する。

本発明の他の態様によれば、スケーラブルな変換ダイナミック・レンジが達成され得る非同期電流モード循環比較ＡＤＣ回路が開示される。ダイナミック・レンジは０から２×Ｉ_ＲＥＦまでによって定義される。ここで、Ｉ_ＲＥＦは基準信号である。ダイナミック・レンジは、Ｉ_ＲＥＦの振幅を変動することによって調節され得る。電流減算回路４０２及び電流乗算回路４０３は電流ミラーを使用することによって実現され得る。これは、本発明の電力効率を向上することができる。しかしながら、電流減算回路及び乗算回路のダイナミック・レンジの上界は、電流ミラーの線形性によって限定される。それは、電流ミラーの線形性が、異なる電流レベルにわたって変動するためである。したがって、この実施形態においてダイナミック・レンジを調節する柔軟性は、減算回路４０２及び乗算回路４０３で使用される電流ミラーの線形性に依存する。

図５は、本発明の好ましい実施形態に従ったＮビット非同期電流モード循環比較ＡＤＣのブロック図を示す。ＡＤＣ５００は、アナログ入力信号Ｉ_ＩＮをＮビット・ディジタル信号のアウト＜Ｎ：１＞へ変換する。Ｎビット非同期電流モード循環比較ＡＤＣ５００は、図４で示されるような非同期電流モード循環比較ＡＤＣビット・セル４００のＮ個からなる。ビット・セルの数Ｎは変動可能であり、要求されるディジタル出力のビット数に対応する。ビット・セル５０１は、アナログ入力信号Ｉ_ＩＮの最上位ビット（ＭＳＢ）変換に対応する。ビット・セル５０２は、アナログ入力信号Ｉ_ＩＮの２番目の最上位ビット変換に対応する。ビット・セル５０３は、アナログ入力信号Ｉ_ＩＮの最下位ビット（ＬＳＢ）変換に対応する。ビット・セル５０１の第１の入力端子は、外部アナログ入力信号Ｉ_ＩＮへ結合される。ビット・セル５０１の第２の入力端子は、基準信号Ｉ_ＲＥＦへ結合される。ビット・セル５０１の第１の出力端子は、ビット・セル５０２の第１の入力端子へ結合される。ビット・セル５０２の第２の出力端子は、後続のビット・セルの第１の入力端子へ結合される。（Ｎ−３）個のビット・セルの残りは縦列に接続され、各ビット・セルの第１の出力端子は後続ビット・セルの第１の入力端子へ結合され、各ビット・セルの第２の入力端子は基準信号Ｉ_ＲＥＦへ結合される。アナログ／ディジタル変換はＭＳＢビット・セル５０１でスタートする。源からのアナログ入力電流Ｉ_ＩＮは、ビット・セル５０１によってＭＳＢ変換を受ける。アナログ入力電流Ｉ_ＩＮは、ビット・セル５０１内の電流比較器によって基準信号Ｉ_ＲＥＦと比較され、変換出力ＤＯＵＴを生成する。Ｉ_ＩＮ≧Ｉ_ＲＥＦであるとき、ＤＯＵＴ＝「１」及びＩ_ＯＵＴ＝２×（Ｉ_ＩＮ−Ｉ_ＲＥＦ）である。Ｉ_ＩＮ＜Ｉ_ＲＥＦであるとき、ＤＯＵＴ＝「０」及びＩ_ＯＵＴ＝２×Ｉ_ＩＮである。このようにして、ＭＳＢが決定される。アナログ出力信号Ｉ_ＯＵＴは、２番目のＭＳＢ変換のために後続のビット・セル５０２へ渡される。各ビット・セルは、ビット・セル５０１によって遂行された同じ動作を受ける。ビット・セル５０３のディジタル出力ＤＯＵＴ（即ち、長さＮのディジタル・ワードのＬＳＢ）が用意されたとき、Ｎビット変換は完了する。

本発明の他の態様によれば、クロック同期を必要とすることなくＮビット・ワードのディジタル出力が生成され得る非同期電流モード循環比較ＡＤＣ回路が開示される。そのようなＮビット・ディジタル・ワード変換を達成するため、図５で示されるＮビット非同期電流モード循環比較ＡＤＣが使用され得る。非同期動作も同時に達成され得る。なぜなら、それはスイッチキャパシタ手法ではなく電流操縦手法を使用するからである。全てのビット・セルは自己較正され、クロック同期を必要とすることなく順次に作動される。

本発明の他の態様によれば、変換精度が全ディジットにわたって一貫している非同期電流モード循環比較ＡＤＣ回路が開示される。図５において、各ビット・セル４００は、長さＮのディジタル・ワードの１つのビットの変換に対応する１ビット電流モードＡＤＣとして働く。変換の単一のビットごとに同一の電流比較器４０１が使用され、したがって全ディジットにわたる一貫した変換精度が達成され得る。

本発明の他の態様によれば、ディジタル記憶デバイスがない非同期電流モード循環比較ＡＤＣ回路が開示される。図５は、本発明の非同期電流モード循環比較ＡＤＣ回路のブロック図を示す。Ｎビット・ディジタル・ワードは、Ｎビット非同期電流モード循環比較ＡＤＣ５００におけるＮ個の電流比較器のＮ個の出力から直接取得され得る。ディジタル記憶デバイスは要求されない。これは、従来の連続近似ＡＤＣと比較されたとき、有限状態機械（ＦＳＭ）のディジタル論理要件を最小にすることができる。これは、アナログ及びディジタル・コンポーネント間の多くのクロストークを削除し、システム・レイアウト・プロセスの複雑性を著しく低減する。非同期電流モード循環比較ＡＤＣ５００を共通読み出し応用と互換的にするため、ディジタル記憶デバイスがＡＤＣへ付加され得る。図９は、ディジタル記憶デバイスを有するビット・セルのブロック図を示す。ビット・セル９１０は、ビット・セル９００、Ｄフリップ・フロップ９０５、及びトランスミッションゲート９０６を備える。ここで、ビット・セル９００の構造はビット・セル４００と同一である。Ｄフリップ・フロップ９０５は、読み出しのためにディジタル値ＤＯＵＴを記憶するディジタル記憶デバイスとして働く。制御信号「ラッチ」及び「選択」は、それぞれ記憶時間及び読み出し時間を制御するために使用される。図１０は、ディジタル記憶デバイスを有するＮビット非同期電流モード循環比較ＡＤＣを示す。ＡＤＣ１０００は、Ｎ個のビット・セル９１０を備え、各ビット・セルは長さＮのディジタル・ワードの１ビット変換に対応する。

本発明の他の態様によれば、制御可能（又は調節可能）電力消費を伴う非同期電流モード循環比較ＡＤＣ回路が開示される。非同期電流モード循環比較ＡＤＣ回路の電力消費は、変換ダイナミック・レンジ及び変換分解能に正比例する。システムの電力消費は、変換のダイナミック・レンジを調節することによって制御され得る。

更に、本発明の図解された実施形態は、電圧及び電流モード動作の双方についてアナログ入力を有するアナログ／ディジタル変換と互換性がある。図８は、アナログ入力電圧をアナログ／ディジタル変換するブロック図を示す。この変換は、本発明の態様に従って非同期電流モード循環比較ＡＤＣを使用する。アナログ入力電圧Ｖ_ＩＮは、先ずサンプル及び保持（Ｓ／Ｈ）回路８０１によってサンプリング及び保持され、サンプリング及び保持されたアナログ入力電圧Ｖ_Ｓを与える。サンプリング及び保持されたアナログ入力電圧Ｖ_Ｓは、次いで制御可能トランコンダクタンス（ｔｒａｎｃｏｎｄｕｃｔａｎｃｅ）回路８０２へ渡される。制御可能トランコンダクタンス回路８０２は、本発明のＮビット非同期電流モード循環比較ＡＤＣ８０３によるアナログ／ディジタル変換のために、サンプリング及び保持されたアナログ入力電圧Ｖ_Ｓをアナログ入力電流Ｉ_ＩＮへ変換する。このようにして、アナログ入力電圧Ｖ_ＩＮは、所望の電流レンジへ変換され得る（即ち、Ｉ_ＩＮは、制御可能トランコンダクタンス回路８０２によって制御される所望の範囲に閉じ込められる）。その後で、システムの電力消費が制御され得る。

本発明の他の態様によれば、凝縮したシリコン・レイアウトを有する非同期電流モード循環比較ＡＤＣ回路が開示される。本発明の非同期電流モード循環比較ＡＤＣ回路は、個別的なキャパシタ及び抵抗器がなく、それによって図解された実施形態の中の回路をプロセス変動から独立させ、シリコン・レイアウトをより凝縮させる。更に、本発明で重要な役割を果たす電流減算回路及び電流乗算回路は、電流ミラーを使用して実現され得る。電流ミラーの使用は、本発明の回路を単純化する。オペアンプフリーアナログ減算及び増倍ブロックが実現され得るためである。電流ミラーを使用するオペアンプフリーアナログ減算及び増倍設計は、電力効率を向上し、シリコン領域への要件を低減する。シリコン領域の凝縮は、本発明の利点である。

本発明の非同期電流モード循環比較ＡＤＣは、極めて高速及び電力効率的である。スイッチ及びタイミング制御は要求されない。アナログ／ディジタル変換時間は、アナログ入力信号上で安定なディジタル表現を与えるためシステムによって要求される時間として定義される。同期ＡＤＣの場合、アナログ／ディジタル変換時間はＯ（Ｎ）クロック・サイクルである。ここで、Ｎは出力ディジタル・ワードの長さである。このようにして、同期ＡＤＣの変換時間は、増加する分解能と共に増加する。この事実は、高速及び高分解能応用における同期ＡＤＣへの賛意をより少なくする。本発明の場合、アナログ／ディジタル変換時間は、全ビット・セルの中の最長変換時間に依存する。

非同期電流モード循環比較ＡＤＣ５００は、ディジタル記憶デバイス、例えば、Ｄフリップ・フロップがなく、ディジタル論理要件は、従来の連続近似ＡＤＣ構造における有限状態機械（ＦＳＭ）の要件と比較して最小である。これは、アナログ及びディジタル・コンポーネント間の多くのクロストークを削除し、システム・レイアウト・プロセスの複雑性を著しく低減する。本発明を共通読み出し回路へ適用するためには、ディジタル記憶デバイスが付加され得る。

図９は、非同期電流モード循環比較ＡＤＣビット・セルのブロック図を示す。非同期電流モード循環比較ＡＤＣビット・セル９１０は、ビット・セル９００、Ｄフリップ・フロップ９０５、及びトランスミッションゲート９０６を備える。ここで、ビット・セル９００の構造は、ビット・セル４００と同一である。Ｄフリップ・フロップ９０５は、読み出しのためにＤＯＵＴのディジタル値を記憶するディジタル記憶デバイスとして働く。制御信号「ラッチ」及び「選択」は、それぞれ記憶時間及び読み出し時間を制御するために使用される。

ビット・セル９１０には、４つの入力端子及び２つの出力端子が存在する。第１の入力端子は、アナログ入力信号Ｉ_ＩＮのためである。第２の入力端子は基準信号Ｉ_ＲＥＦのためである。第３の入力端子はディジタル制御信号「ラッチ」のためである。第４の入力端子はディジタル制御信号「選択」のためである。第１の出力端子は、アナログ／ディジタル変換結果ＤＯＵＴの１ビット・ディジタル出力のためである。第２の出力端子はアナログ出力電流Ｉ_ＯＵＴのためであり、この電流は後続のビット・セルへ渡されるアナログ信号である。Ｉ_ＯＵＴの値は、ディジタル信号ＤＯＵＴに依存して２×（Ｉ_ＩＮ−Ｉ_ＲＥＦ）又は２×Ｉ_ＩＮのいずれかである。ＤＯＵＴ＝「０」であるとき、Ｉ_ＯＵＴは２×Ｉ_ＩＮに等しく、ＤＯＵＴ＝「１」であるとき、Ｉ_ＯＵＴは２×（Ｉ_ＩＮ−Ｉ_ＲＥＦ）に等しい。

ビット・セル９１０の動作は、ビット・セル４００と同じであり、図７によっても図解される。アナログ入力信号Ｉ_ＩＮの振幅が基準信号Ｉ_ＲＥＦよりも小さいならば、元のアナログ入力信号Ｉ_ＩＮの振幅は２倍にされる。アナログ入力信号Ｉ_ＩＮの振幅が基準信号Ｉ_ＲＥＦよりも大きいか等しいならば、アナログ入力信号Ｉ_ＩＮは先ず基準信号Ｉ_ＲＥＦを減じられ、次いで差信号Ｉ_ＩＮ−Ｉ_ＲＥＦは振幅を２倍にされる。その後で、ビット・セル９１０のアナログ出力信号Ｉ_ＯＵＴが取得される。ビット・セル９１０のアナログ出力信号Ｉ_ＯＵＴは、次いで後続のビット・セルへ渡される。後続段のアナログ入力信号Ｉ_ＩＮは、前段のＤＯＵＴ＝「０」であるとき２×Ｉ_ＩＮに等しく、前段のＤＯＵＴ＝「１」であるとき２×（Ｉ_ＩＮ−Ｉ_ＲＥＦ）に等しい。ＤＯＵＴの値は、次いで記憶素子の中へラッチされる。記憶素子は、読み出しのためのＤフリップ・フロップ９０５によって実現され得る。電流比較器９０１のディジタル出力（即ち、ＤＯＵＴ）は、アナログ・マルチプレクサ９０３及びＤフリップ・フロップ９０５のＤ入力へ結合される。制御信号「ラッチ」はＤフリップ・フロップ９０５のクロック入力へ結合される。電流比較器９０１のディジタル出力ＤＯＵＴは、制御信号「ラッチ」が「０」から「１」へ動くときにＤフリップ・フロップ９０５の中へラッチされる。Ｄフリップ・フロップ９０５の中に記憶されたディジタル値は、ビット・セル９１０の変換結果に対応する。Ｄフリップ・フロップ９０５のＱ出力は、トランスミッションゲート９０６へ結合される。制御信号「選択」はトランスミッションゲート９０６へ結合される。制御信号「選択」が「１」であるとき、Ｄフリップ・フロップ９０５内に記憶されたディジタル値は、ビット・セル９１０の第２の出力端子で利用可能になる（即ち、アウトが利用可能になる）。

図１０は、ディジタル記憶デバイスを有するＮビット非同期電流モード循環比較ＡＤＣを示す。ＡＤＣ１０００は、Ｎ個のビット・セル９１０を備え、各ビット・セルは長さＮのディジタル・ワードの１ビット変換のアウト＜Ｎ：１＞に対応する。ビット・セルの数Ｎは変動されることができ、ディジタル出力のビット数に対応する。ビット・セル１００１は、アナログ入力信号Ｉ_ＩＮの最上位ビット（ＭＳＢ）変換に対応する。ビット・セル１００２は、アナログ入力信号Ｉ_ＩＮの２番目の最上位ビット変換に対応する。ビット・セル１００３は、アナログ入力信号Ｉ_ＩＮの最下位ビット（ＬＳＢ）変換に対応する。ビット・セル１００１の第１の入力端子は、外部アナログ入力信号Ｉ_ＩＮへ結合される。ビット・セル１００１の第２の入力端子は、基準信号Ｉ_ＲＥＦへ結合される。ビット・セル１００１の第１の出力端子は、ビット・セル１００２の第１の入力端子へ結合される。ビット・セル１００２の第２の出力端子は、後続するビット・セルの第１の入力端子へ結合される。（Ｎ−３）個のビット・セルの残りは縦列に接続され、各ビット・セルの第１の出力端子は後続ビット・セルの第１の入力端子へ結合され、各ビット・セルの第２の入力端子は基準信号Ｉ_ＲＥＦへ結合される。アナログ／ディジタル変換はＭＳＢビット・セル１００１でスタートする。源からのアナログ入力電流Ｉ_ＩＮは、ビット・セル１００１によるＭＳＢ変換を受ける。アナログ入力電流Ｉ_ＩＮは、ビット・セル１００１内の電流比較器によって基準信号Ｉ_ＲＥＦと比較され、変換出力ＤＯＵＴを生成する。Ｉ_ＩＮ≧Ｉ_ＲＥＦであるとき、ＤＯＵＴ＝「１」及びＩ_ＯＵＴ＝２×（Ｉ_ＩＮ−Ｉ_ＲＥＦ）である。Ｉ_ＩＮ＜Ｉ_ＲＥＦであるとき、ＤＯＵＴ＝「０」及びＩ_ＯＵＴ＝２×Ｉ_ＩＮである。このようにして、ＭＳＢが決定される。アナログ出力信号Ｉ_ＯＵＴは、２番目のＭＳＢ変換のために後続ビット・セル１００２へ渡される。各ビット・セルは、ビット・セル１００１によって遂行される同じ動作を受ける。ビット・セル１００３のディジタル出力ＤＯＵＴ（即ち、長さＮのディジタル・ワードのＬＳＢ）が用意されたとき、Ｎビット変換が完了する。

制御信号「ラッチ」及び「選択」は、それぞれ変換結果の記憶及び読み出しに要求される。これらの２つの信号は、アナログ／ディジタル変換に関係しない。それらの信号は、本発明を共通読み出し回路へ適用することを目的とする。アナログ／ディジタル変換時間は、アナログ入力信号に対して安定なディジタル表現を与えるためシステムによって要求される時間として定義される。同期ＡＤＣの場合、アナログ／ディジタル変換時間はＯ（Ｎ）クロック・サイクルである。ここで、Ｎは出力ディジタル・ワードの長さである。このようにして、同期ＡＤＣの変換時間は、増加する分解能と共に増加する。これは、高速及び高分解能応用において同期ＡＤＣへの賛意を、より少なくする事実である。本発明の場合、アナログ／ディジタル変換時間は、全ビット・セルの中の最長変換時間に依存する。全てのディジタル出力ＤＯＵＴは、信号「ラッチ」の「０」から「１」へのトグルの制御と共に各ビット・セル内の個々のＤフリップ・フロップの中へ同時にラッチされ得る。変換結果のアウト＜Ｎ：１＞は、「選択」が「１」であるときに読み出される。

本発明の非同期電流モード循環比較ＡＤＣの設計は、非常に柔軟である。ＡＤＣの分解能は、追加のビット・セルを追加するか、冗長ビット・セルを除去することによって増加又は減少され得る。本発明のビット・セル４００及びビット・セル９１０は、１ビット・セルを有するアナログ／ディジタル変換器又はパイプライン・アナログ／ディジタル変換器へも応用され得る。本発明の１つの利点は、ビット・セル構造にある。各ビット・セルは他のビット・セルから独立である。各ブロックのディジタル結果は、先行するビット・セルのディジタル出力から独立である。Ｎビット非同期電流モード循環比較ＡＤＣは、直列に接続されたＮ個の同一のビット・セルを備える。各ビット・セルは１ビット電流モードＡＤＣとして働き、長さＮのディジタル・ワードの１ビットの変換に対応する。変換の単一のビットごとに同一の電流比較器が使用され、したがって全ディジットにわたって一貫した変換精度を達成する。

このようにして、本発明の図解された実施形態は、高分解能、高速、低電力消費、及びキャパシタ及び抵抗器フリー回路を達成できる非同期電流モード循環比較ＡＤＣ回路を提供する。それらの実施形態は、変換のダイナミック・レンジの調節が柔軟な非同期電流モード循環比較ＡＤＣ回路を更に提供する。各ビット・セルに印加される共通の電流基準Ｉ_ＲＥＦは、多閾値変動の問題を回避する。変換精度は、本実施形態における全ディジットにわたって一貫している。本実施形態は、記憶デバイスがない非同期電流モード循環比較ＡＤＣ回路も提供する。非同期電流モード循環比較ＡＤＣ回路の電力消費も、本発明の１つの態様において制御可能及び調節可能でもある。加えて、図解された実施形態における非同期電流モード循環比較ＡＤＣ回路は、キャパシタ及び抵抗器の欠如に起因して、シリコン領域が凝縮される。これはまた、プロセス変動への敏感さを小さくした回路を生じる結果となる。

本発明の好ましい実施形態は、様々なコンポーネントが他のコンポーネントへ接続されて開示されたが、そのような接続は直接的であることを必要とされず、示される本発明の他の趣旨から逸脱することなく、示されるコンポーネント間で追加コンポーネントが相互接続されてよいことを当業者は理解する。例えば、
列挙されたディジタル値「０」又は「１」は、相互に交換され得る、
Ｄフリップ・フロップは、上記で説明されたような正エッジトリガ形の代わりに、負エッジトリガ形であり得る、
トランスミッションゲートへの「選択」及び「非選択」信号の接続は、相互に交換され得る、
Ｄフリップ・フロップは、ダイナミック・メモリ・セルを含む他の記憶素子デバイスで置換され得る。トランスミッションゲートは、同様の機能を達成できる他のバス接続デバイスで置換され得る。

当業者は、説明された実施形態以外の実施形態によって本発明が実施され得ることを理解する。説明された実施形態は図解を目的として提示され、限定を目的として提示されず、本発明は後記の特許請求の範囲によってのみ限定される。

Claims (23)

1. アナログ入力信号のディジタル表現を生成するアナログ／ディジタル変換器（ＡＤＣ）であって、前記ＡＤＣは最初の段から最後の段まで縦列に配置された複数のサブＡＤＣを備え、
   前記各サブＡＤＣは、ディジタル出力、アナログ電流出力、及びアナログ電流信号を受けるように適応されたアナログ電流入力、基準電流信号を受けるように適応された基準電流入力、及び出力を有する電流比較器を備え、
   前記最初の段における前記サブＡＤＣの中の前記電流比較器の前記アナログ電流入力は、アナログ入力信号を受けるように構成され、残りの前記サブＡＤＣの各々における前記電流比較器の前記アナログ電流入力は、直前の段における前記サブＡＤＣの前記アナログ電流出力へ動作的に接続され、
   前記数のサブＡＤＣは、相互に同期することなく動作するように構成される、アナログ／ディジタル変換器。
2. 前記サブＡＤＣの少なくとも１つが１ビットＡＤＣである、請求項１に記載のＡＤＣ。
3. ディジタル記憶デバイスがない、請求項１に記載のＡＤＣ。
4. 前記各電流比較器の前記基準電流入力は、相互に動作的に接続される、請求項１に記載のＡＤＣ。
5. 調節可能なダイナミック・レンジを有する、請求項４に記載のＡＤＣ。
6. 前記ダイナミック・レンジは前記基準電流の振幅に依存する、請求項５に記載のＡＤＣ。
7. 個別的なキャパシタ又は抵抗器がない、請求項１に記載のＡＤＣ。
8. 各々のサブＡＤＣは、前記電流比較器の前記アナログ電流入力へ動作的に接続された第１の入力、前記基準電流入力へ動作的に接続された第２の入力、及び出力を有する減算器を更に備え、前記減算器は、前記第１及び第２の入力における前記電流間の差を表示する電流信号を該減算器の前記出力で生成するように構成され、
   各々のサブＡＤＣは、前記減算器の前記出力へ動作的に接続された第１の入力、前記電流比較器の前記アナログ電流入力へ動作的に接続された第２の入力、出力、及び前記電流比較器の出力へ動作的に接続された選択器入力を有するアナログ・マルチプレクサを更に備え、前記アナログ・マルチプレクサ及び電流比較器は、前記電流比較器の出力における信号に応答して該アナログ・マルチプレクサの前記第１又は第２の入力のいずれかの信号を表示する信号を該アナログ・マルチプレクサの前記出力で選択的に生成するように構成される、請求項１に記載のＡＤＣ。
9. 前記アナログ・マルチプレクサ及び前記電流比較器は、前記サブＡＤＣの前記アナログ電流入力における前記アナログ電流信号が前記基準電流よりも大きいとき、前記アナログ・マルチプレクサの前記第１の入力における信号を表示する信号を前記アナログ・マルチプレクサの出力で生成し、前記サブＡＤＣの前記アナログ電流入力における前記アナログ電流信号が前記基準電流よりも小さいとき、前記アナログ・マルチプレクサの前記第２の入力における信号を表示する信号を前記アナログ・マルチプレクサの出力で生成するように構成されている、請求項８に記載のＡＤＣ。
10. 前記アナログ・マルチプレクサの出力へ動作的に接続され、かつ、前記アナログ・マルチプレクサの出力における電流信号の振幅を所定の因子で増倍した振幅を有する電流信号をサブＡＤＣの出力で生成するように構成される電流乗算器を更に備える、請求項８に記載のＡＤＣ。
11. 複数の縦列に配置されたサブＡＤＣを備えるＡＤＣであって、前記サブＡＤＣの各々は、
    アナログ電流信号を受けるように適応されたアナログ電流入力と、
    基準電流信号を受けるように適応された基準電流入力と、
    アナログ電流出力と、
    ディジタル出力と、
    前記アナログ電流信号が前記基準電流よりも大きな振幅を有するかどうかを表示するディジタル信号を前記ディジタル出力で生成する手段と、
    前記アナログ電流信号が前記基準電流よりも大きな振幅を有するかどうかに依存して前記アナログ電流信号と前記基準電流信号との差又は前記アナログ電流信号を表示する信号をアナログ出力で選択的に生成する手段と、を備え、
    前記複数のサブＡＤＣは相互に同期することなく動作するように構成される、ＡＤＣ。
12. 前記選択的に生成する手段は、
    前記アナログ電流信号が前記基準電流よりも大きな振幅を有するかどうかに依存して前記アナログ電流信号と前記基準電流信号との差又は前記アナログ電流信号の振幅を有する電流信号を生成するように構成されたアナログ・マルチプレクサと、
    前記アナログ・マルチプレクサによって生成された前記電流信号を所定の因子で増倍した信号を生成するように構成された電流乗算器と、
    を備える、請求項１１に記載のＡＤＣ。
13. １ビットＡＤＣであって、
    アナログ電流信号及び基準電流信号を受け、前記アナログ電流信号が前記基準電流信号よりも大きな振幅を有するかどうかを表示するディジタル信号を生成するように適応された電流比較器と、
    前記アナログ電流信号と前記基準電流信号との振幅の差を表示する信号を生成するように適応された減算器と、
    前記電流比較器及び前記減算器へ動作的に接続され、前記アナログ電流信号が前記基準電流信号よりも大きな振幅を有するかどうかに依存して前記アナログ電流信号と前記基準電流信号との振幅の差又は前記アナログ電流信号の振幅を表示する信号を生成するように構成された選択器と、
    を備える、ＡＤＣ。
14. 前記選択器は、制御入力を有するアナログ電流マルチプレクサを備え、前記制御入力は、前記アナログ電流信号が前記基準電流信号よりも大きい振幅を有するかどうかを表示する信号を受けるために前記電流比較器へ動作的に接続される、請求項１３に記載のデバイス。
15. 前記マルチプレクサへ動作的に接続され、該マルチプレクサによって生成された信号を所定の因子で増倍するように構成される電流乗算器を更に備える、請求項１４に記載のデバイス。
16. 電流の振幅のＮビット・ディジタル表現を生成するデバイスであって、前記デバイスは複数の電流モードＡＤＣを備え、該各ＡＤＣはディジタル表現のＮビットのサブセットを生成するように適応されるとともに、アナログ電流入力及びアナログ電流出力を有し、前記各ＡＤＣは縦列に配置された複数の段として相互に接続され、各段における前記ＡＤＣのアナログ電流入力は、１つの段を除いて、直前の段における前記ＡＤＣの前記アナログ電流出力へ動作的に接続され、前記複数のＡＤＣは相互に同期することなく動作するように構成されるデバイス。
17. 各ＡＤＣは基準電流入力を更に備え、前記ＡＤＣの前記基準入力は相互に動作的に接続される、請求項１６に記載のデバイス。
18. 前記複数のＡＤＣは１ビットＡＤＣである、請求項１７に記載のデバイス。
19. アナログ入力電流の振幅のＮビット・ディジタル表現を生成する方法であって、複数の段の中で、Ｎビット表現の複数のサブセットを非同期的及び循環的に生成することを含む方法。
20. 前記複数の段の各々が、
    前記複数の段の最初の段を除いて、前の段からのアナログ出力電流の振幅を基準電流の振幅と比較し、前記アナログ電流入力の振幅を基準電流の振幅と比較するステップと、
    前記Ｎビット・ディジタル表現のサブセットを生成するステップと、
    前記アナログ入力電流の振幅が基準電流の振幅よりも大きいかどうかに依存して前記アナログ入力電流又は前記アナログ入力電流と前記基準電流との振幅の差を表示する振幅をもつ電流を選択的に生成するステップと、
    を含む、請求項１９に記載の方法。
21. 振幅を比較するステップが、全ての段について共通基準電流と比較するステップを含む、請求項２０に記載の方法。
22. 前記Ｎビット・ディジタル表現のサブセットを生成するステップが、Ｎビット表現の１ビットを生成するステップを含む、請求項２０に記載の方法。
23. 前記基準電流の前記振幅を調節して、前記Ｎビット表現によって表現され得る前記アナログ電流の最大振幅を変更するステップを更に備える、請求項２０に記載の方法。

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