KR20090034908A

KR20090034908A - 비동기 전류모드 순환 비교를 이용한 아날로그-디지털 변환

Info

Publication number: KR20090034908A
Application number: KR1020097001472A
Authority: KR
Inventors: 치 와 콕; 윙 샨 탐
Original assignee: 인텔렉츄얼 벤처스 펀드 27 엘엘씨
Priority date: 2006-07-25
Filing date: 2007-07-20
Publication date: 2009-04-08
Also published as: EP2055006A4; EP2055006B1; JP2009545215A; KR101020672B1; JP4897047B2; US7414562B2; US20080024346A1; EP2055006A1; ATE553540T1; WO2008014676A1

Abstract

비동기 순환 전류모드 아날로그-디지털 변환기(ADC)가 제공된다. ADC는 제1 스테이지부터 마지막 스테이지까지 직렬 연결된 복수의 서브 ADC를 포함한다. 각 서브 ADC는 디지털 출력부, 아날로그 전류 입력부, 참조 전류 입력부 및 아날로그 전류 출력부를 포함한다. 제1 스테이지를 제외한 각 스테이지의 아날로그 전류 입력부는 바로 직전 스테이지의 아날로그 전류 출력부와 연결되어 동작한다. 복수의 서브 ADC는 서로 동기화 없이 동작하도록 설정된다.

Description

비동기 전류모드 순환 비교를 이용한 아날로그-디지털 변환{Analog-to-digital conversion using asynchronous current-mode cyclic comparison}

본 발명은 아날로그-디지털 변환기에 관한 것으로서, 특히 본 발명에 서 제시된 바와 같이 비동기 아날로그-디지털 변환기(Asynchronous A/D converter), 연속 근사 아날로그-디지털 변환기(Successive-approximation A/D converter), 및 순환 비교 아날로그-디지털 변환기(Cyclic comparison A/D converter)와 같은 직렬연결 아날로그-디지털 변환기에 관한 것이다.

아날로그-디지털 변환기(Anlog-to-digital converter, 이하 “ADC”라 칭함)는 많은 응용분야에서 없어서는 안 될 중요한 장치이다. 왜냐하면, 대부분의 신호는 현실적으로 아날로그이고, 해석과 디지털 신호 처리를 위해 디지털화 되어야 하기 때문이다. 일반적으로 ADC는 신호를 디지털화하기 위해 쓰이고, 높은 분해능(resolution), 광범위한 다이내믹 영역, 높은 변환 속도와 낮은 전력 소비가 요구된다.

플래쉬 ADC(Flash A/D converter)는 모든 디지털 워드(digital word)의 비트를 동시에 결정하기 때문에 변환속도 면에서 뛰어나다. 하지만, 플래쉬 ADC는 보통 짧은 변환 워드 길이(보통 8비트이하)를 갖도록 만들어 지기 때문에 분해능이 떨어 진다. 높은 분해능의 플래쉬 ADC는 실리콘 영역을 많이 차지하기 때문에 플래쉬 ADC는 높은 분해능을 이용할 때 불리하다.

연속 근사 ADC(Successive-approximation A/D converter)는 종종 중등 정도의 분해능부터 높은 분해능 이용시 사용되고, 변환 워드(word) 길이는 보통 8~16비트이다. 이는 연속 근사 ADC는 낮은 전력 소비로 합리적인 변환률을 얻을 수 있기 때문이다.

연속 근사 ADC는 아날로그 입력을 샘플링하고 그것을 디지털-아날로그 변환기(Digital-to-Analog converter, 이하 “DAC”라 칭함)의 출력과 비교한다. 그리고 DAC의 출력은 다수의 참조에 대한 입력들의 일련의 비교를 통해 순차적으로 결정된다. 비교는 DAC의 출력과 아날로그 입력이 변환 분해능보다 작아질 때까지 행해진다. 연속 근사 ADC는 조직적으로 아날로그 입력 신호를 N 단계로 어림하여 N-비트의 디지털 워드(digital word)를 만들어낸다. 디지털 워드의 결정은 최상위 비트(most significant bit, MSB)로부터 시작하여 최하위 비트(least sifnificant bit, LSB)까지 점진적으로 진행된다.

연속 근사 ADC 의 단점 중 하나는 각 비트는 반드시 연속적으로 클록 신호(clock signal)와 동기화하여 결정된다는 것이다. 그 결과 아날로그 신호를 N-비트의 디지털 신호로 변환시키는데 O(N) 클록 사이클(즉, 클록 사이클의 수는 N차수이다.)이 요구된다. 반면에, 플래쉬 ADC는 O(1) 클록 사이클만 요구된다. 따라서, 상기의 역효과로 인해 연속 근사 ADC는 변환 속도의 면에서 플래쉬 ADC보다 성능이 떨어진다.

다단식 파이프라인드 아키텍쳐(Multistage pipelined architectures)는 한 개의 ADC를 두 개 또는 그 이상의 스테이지(stage)로 나누는데 모든 스테이지가 동시에 동작되어 작업처리율을 향상시킨다. 다단식 파이프라인드 ADC는 두 개 또는 그 이상의 스테이지로 구성되는데 제1 스테이지는 최상위의 m개의 비트들을 결정하고 나머지 N-m개의 비트들은 뒤의 스테이지에서 결정된다. 제1 스테이지는 항상 가장 최근의 샘플에 작용하는 반면, 뒤의 스테이지는 지나간 샘플들에 작용한다. 각각의 스테이지 사이의 샘플-홀드 회로는 ADC가 한 개 이상의 샘플을 한꺼번에 다룰 수 있도록 하여 작업처리율을 향상시킨다.

다단식 파이프라인드 ADC는 플래쉬 ADC와 비교할 때, 전력을 덜 소비하고 실리콘 영역을 덜 차지한다. 왜냐하면, 동일한 분해능을 얻기 위한 경우, 파이프라인드 ADC는 플래쉬 ADC보다 비교기(comparator)가 덜 필요하기 때문이다. 하지만, 다단식 파이프라인드 ADC는 다른 스테이지 사이의 비이상적 이득 증폭기(non-ideal gain amplifier)에서 발생하는 다단식 이득 에러(multistage gain error)가 발생하는 문제가 있다.

순환 비교 ADC는 N 개의 스테이지를 통해 N-비트의 변환을 수행한다. N-길이의 디지털 워드내의 한 개의 비트는 각 스테이지에서 결정된다. 도 1은 선행기술인 비트 셀(bit cell)(100)의 블록도를 나타낸 것으로 각 비트 셀은 1-비트 아날로그-디지털 변환에 대응한다. 비트 셀(100)은 샘플-홀드(sample-and-hold, S/H) 회로(101), 1-비트 ADC(102), 1-비트 DAC(103), 전압 감산기(voltage subtractor)(104) 및 증폭기(105)를 포함한다. S/H 회로(101)는 아날로그 입력 신 호 IN을 샘플링한다. 그런 다음 S/H 회로(101)는 홀드된(held) 아날로그 신호 V_IN을 ADC(102)와 전압 감산기(104)에 제공한다. ADC(102)는 변환의 다이내믹 영역의 중간값 전압 V_REF를 수신한다. 그리고 V_REF와 아날로그 신호 V_IN을 비교하여 1-비트 디지털 신호 DOUT을 발생시킨다. 그 다음, 디지털 신호 DOUT는 1-비트 DAC(103)로 넘어간다. 1-비트 DAC(103)는 디지털 출력 DOUT에 따라, 아날로그 신호 V1을 발생시킨다. 전압 감산기(104)는 아날로그 신호 V1을 아날로그 입력 신호 V_IN으로부터 감산하고 그 차이신호(즉, V_IN-V₁)를 증폭기(105)에 공급한다. 차이 신호(V_IN-V₁)의 크기를 두 배로 만드는 두 배의 이득을 가진 증폭기(105)는 아날로그 출력 전압 OUT을 발생시킨다. 아날로그 출력 전압 OUT은 변환을 위해 그 다음의 스테이지로 보내진다.

도 2는 비트 셀(100)에 의해 수행되는 알고리즘을 설명하는 도를 나타낸다. 도 3은 비트 셀(100)의 작동을 설명하는 도를 나타낸다. 외부로부터 제공되거나 이전의 비트 셀로부터 제공되는 아날로그 입력 신호 은 변환 영역의 중간값 전압 V_REF와 비교되어(201단계) 1-비트 디지털 신호 DOUT을 발생시킨다. 이때, “0”은 V_IN<V_REF를 뜻하고 “1”은 V_IN≥V_REF를 뜻한다. 디지털 신호 DOUT은 2×(V_IN-V_REF) 또는 2×V_IN의 연산을 거친다(202, 203단계). 연산 결과는 다음의 비트 셀로 전달된다.

순환 비교 ADC는 통상의 연속 근사 ADC에 비해 간단한 회로로 구성될 수 있다. 왜냐하면 동일한 참조(identical reference)가 모든 스테이지에서 적용되기 때 문이다. 회로의 단순화가 전력 소비를 낮추고, 실리콘 영역의 필요를 줄여준다. 전압모드 순환 비교 ADC는 보통 스위치드-캐패시터(switched capacitor, SC) 기술로 구현되는데 그 기술에는 동기화가 중요하다. 전압모드 순환 비교 ADC의 N-비트 전환 시간은 O(N) 클록 사이클로 한정된다. 하지만 SC 순환 비교 ADC의 선형성은 캐패시터의 선형성과 캐패시터 정합(matching)의 정확도에 의존한다. 또한, SC 순환 비교 ADC는 전하공유, 전하누설 등과 같은 일반 SC 회로의 역효과를 가지는 문제가 있다. 회로 단순화로 인해 실리콘 영역이 줄어듬에도 불구하고, 전체적인 실리콘 영역의 감소는 여전히 캐패시터에 따라 제한된다.

본 발명의 일측면에 있어서, 비동기 전류모드 순환 비교 ADC 회로가 개시된다. 본 출원은 입력 전류 I_IN을 1-비트 디지털 신호로 변환 시켜주는 비트 셀(전류모드 1-비트 ADC)을 포함하는 비동기 전류모드 순환 비교 ADC의 다양한 실시예를 기술한다. 복수의 비트 셀은 직렬 방식(cascade manner)으로 연결될 수 있고 비동기로 동작하여 아날로그 전류 입력으로부터 멀티비트 디지털 표현(multi-bit digital representation)를 발생시킨다.

도 1은 종래 비트 셀의 블록도.

도 2는 종래 ADC에 의해 수행되는 알고리즘을 설명하는 설명도.

도 3은 종래 비트 셀의 작동을 설명하는 도.

도 4는 본 발명의 일측면에 따른 비동기 전류모드 순환 비교 ADC의 비트 셀의 블록도.

도 5는 본 발명의 일측면에 따른 비동기 전류모드 순환 비교 ADC의 블록도.

도 6은 본 발명의 일측면에 따른 비동기 전류모드 순환 비교 ADC가 수행하는 알고리즘을 설명하는 설명도.

도 7은 도 4의 비트 셀의 작동을 설명하는 도.

도 8은 본 발명의 일측면에 따른 비동기 전류모드 순환 비교 ADC를 이용한 전압 입력에 대한 아날로그-디지털 변환의 블록도.

도 9는 본 발명의 일측면에 따른 디지털 저장 장치를 가진 비동기 전류모드 순환 비교 ADC의 비트 셀의 블록도.

도 10은 본 발명의 일측면에 따른 디지털 저장 장치를 가진 비동기 전류 모드 순환 비교 ADC의 블록도.

발명의 설명적인 실시예는 새로운 비동기 전류모드 순환 비교 ADC를 포함한다.

ADC는 일반적으로 시스템 클록(system clock)과 동기화 된다. 고정된 변환 시간을 가진 변환기는 준안정성(metastability)으로 인해 에러를 발생하기 쉽다. 이러한 에러는 고정된 결정 시간을 갖는 모든 변환기 디자인에서 발생하게 되고 잠재적으로 심각하다. 비동기 ADC의 장점은 EMI의 클록 효과에 관한 복잡화, 전력 낭비, 애버리지 케이스 퍼포먼스(average-case performance)와 같은 클록 주파 수(clock frequency)를 증가시키는 문제를 피할 수 있다는 점이다.

도 4는 비트셀의 블록도를 나타낸다. 비트 셀(400)은 전류 비교기(current comparator)(401)를 통해 입력 전류 I_IN과 참조 전류 I_REF를 비교하는 수학적 연산을 수행한다. 비트 셀(400)에는 두 개의 입력 단자(input terminal)와 두 개의 출력 단자(output terminal)가 있다. 첫 번째 입력 단자는 아날로그 입력 신호 I_IN을 위한 것이다. 두 번째 입력 단자는 참조 신호 I_REF를 위한 것이다. 첫 번째 출력 단자는 아날로그-디지털 변환의 결과인 DOUT의 1-비트 디지털 출력을 위한 것이다. 두 번째 출력 단자는 아날로그 출력 전류 I_OUT을 위한 것이며 I_OUT은 다음의 비트 셀로 들어가는 아날로그 신호이다. 비트 셀의 출력은 디지트(digit)인 DOUT으로 변환되는데 이는 전류 비교기(401)의 출력과 같다. 이 때, “0”은 입력 전류 I_IN의 크기가 I_REF의 크기보다 작다는 것을 뜻하고 “1”은 입력 전류 I_IN의 크기가 I_REF의 크기보다 크거나 같다는 것을 뜻한다. DOUT에 따라 출력 전류 I_OUT은 비트 셀의 출력에서 발생하는데, DOUT=“1”일 때 I_OUT=2×(I_IN-I_REF)이거나 DOUT=“0”일 때 I_OUT=2×I_IN이다. 전류 비교기 출력은 아날로그 멀티플렉서(analog multiplexer)(403)를 제어하여 해당하는 I_OUT을 보내고, I_OUT은 이어서 다른 변환 디지트를 얻기 위한 변환을 위해 다음 스테이지의 비트 셀로 입력된다. 전류 I₁과 I₂는 아날로그 멀티플렉 서(403)의 입력이고 멀티플렉서(403)의 출력은 DOUT에 의해 제어된다. I_IN≥I_REF일 때, DOUT=“1”이고 아날로그 멀티플렉서(403)의 출력은 I₃=I₁이며, I_IN≥I_REF가 아니면, I₃=I₂이다. 전류 곱 회로(404)는 아날로그 멀티플렉서(403)의 출력 전류 I₃를 두 배로 만들어준다. 따라서 비트 셀의 출력은 I_OUT=2×I₃가 된다. 아날로그 멀티플렉서(403)의 선택 동작에 따라 모든 스테이지에서의 비트 셀의 입력은 2×I_REF까지의 범위를 가진다. 게다가, 각 비트 셀에 적용되는 참조 전류 I_REF는 동등한 값으로 고정된다. 다중임계값(multi-threshold) 과정 상의 요구를 피할 수 있고, 따라서 프로세스 배리에이션(process variation) 문제를 줄이고 높은 변환 정확도를 얻을 수 있다.

도 7은 비트 셀(400)의 작동을 설명한다. 만약 아날로그 입력 신호 I_IN의 크기가 참조 신호 I_REF의 크기보다 작다면 원래의 아날로그 입력 신호 I_IN의 크기는 두 배로 된다. 만약 아날로그 입력 신호 I_IN의 크기가 참조 신호 I_REF의 크기보다 크다면 아날로그 입력 신호 I_IN에서 참조 신호 I_REF를 뺀 다음 그 차이 신호 I_IN-I_REF의 크기를 두 배로 만든다. 그에 따라 도 4에 나타난 비트 셀(400)의 아날로그 출력 신호 I_OUT을 얻게 된다. 그리고 나서 비트 셀(400)의 아날로그 출력 신호 I_OUT은 다음의 비트 셀로 들어간다. 이전 스테이지의 DOUT이“0”일 경우 다음 스테이지의 아날로 그 입력 신호 I_IN은 2×I_IN과 같고 이전 스테이지의 DOUT이 “1”일 경우 다음 스테이지의 아날로그 입력 신호 I_IN은 2×(I_IN-I_REF)와 같다. 따라서 I_OUT의 크기는 0에서 2×I_REF 사이의 범위를 가진다. N-비트 비동기 전류모드 순환 비교 변환기에서의 각 비트 셀의 참조 신호 I_REF는 동일하므로 다중임계값 과정이 필요 없다. 참조 신호 I_REF는 ADC의 분해능에 대한 변환 다이내믹 영역의 중간값 전류 수준(median current level), 즉, ADC의 디지털 출력으로 나타낼 수 있는 입력 전류 크기 범위의 중간값 전류 수준이다. 따라서 발명의 설명적인 실시예의 변환 다이내믹 영역은 참조 신호 I_REF의 수준을 조절함으로써 조정 가능하다. 설명적인 실시예의 회로의 다이내믹 영역은 0에서 2×I_REF사이이다(즉, 아날로그 입력 전류가 2×I_REF에 다다르면 ADC의 디지털 출력의 비트는 모두 “1”이 된다).

도 6은 비동기 전류모드 순환 비교 ADC가 수행하는 알고리즘을 설명하는 설명도이다. 아날로그 입력 신호 I_IN은 외부 또는 이전의 비트 셀로부터 제공된다. 그 다음 아날로그 입력 신호 I_IN은 전류 비교기(401)을 통해 참조 신호 I_REF와 비교된다(601단계). I_IN≥I_REF일 때, 전류 비교기(401)은 디지털 신호 DOUT=“1”을 만들어 낸다. I_IN<I_REF일 때, 전류 비교기(401)은 디지털 신호 DOUT=“0”을 만들어 낸다. 디지털 신호 DOUT은 아날로그 멀티플렉서(403)을 제어한다. 아날로그 입력 신호 I_IN 또는 전류 감산 회로(402)의 전류 출력은 전류 비교기(401)의 출력 DOUT에 따라 아날로그 멀티플렉서(403)을 거쳐 전류 곱 회로(403)로 들어간다. DOUT=“1”일 때 원래의 아날로그 입력 신호 I_IN은 아날로그 멀티플렉서(403)를 통과한다. DOUT=“0”일 때 전류 감산 회로(402)의 출력(즉, I_IN-I_REF)은 아날로그 멀티플렉서(403)를 통과한다. 전류 곱 회로(404)는 아날로그 멀티플렉서(403)의 전류 출력의 크기를 두 배로 만든다. 따라서 아날로그 출력 신호 I_OUT은 DOUT의 값에 따라 정해진다. DOUT=“1”일 때, I_OUT은 2×(I_IN-I_REF)로 정해지고, I_IN-I_REF는 전류 감산 회로(402)로부터 얻어진다(602단계). DOUT=“0”일 때, I_OUT은 2×I_IN으로 정해진다(603단계). 전류 감산 회로(402)와 전류 곱 회로(404)는 전류 미러 회로(current mirror circuit)를 이용하여 만들 수 있다. 전류 미러 회로는 비트 셀과 ADC의 다이내믹 영역을 조절하여 융통성을 향상시킬 수 있다. 전류 감산 회로(402)와 전류 곱 회로(404)의 정확도는 전류 미러(current mirror)의 선형성에 따른다. 전류 미러를 사용하여 구현된 전류 감산과 전류 곱 동작은 오피앰프(opamp)가 없는 디자인을 가능하게 한다. 이는 시스템 전력 효율을 향상시키고 실리콘 영역의 요구를 줄여준다.

본 발명의 다른 관점에 따르면, 조절가능한 변환 다이내믹 영역을 얻을 수 있는 비동기 전류모드 순환 비교 ADC 회로를 개시한다. 다이내믹 영역은 0~2×I_REF로 정의된다. 여기서 I_REF는 참조 신호이다. 다이내믹 영역은 I_REF의 크기를 변경함으 로써 조절할 수 있다. 전류 감산 회로(402)와 전류 곱 회로(404)는 전류 미러를 이용하여 구현될 수 있다. 상기 전류 미러는 발명의 전력 효율을 향상 시킬 수 있다. 하지만 전류 감산 회로와 전류 곱 회로의 다이내믹 영역의 상계(upper bound)는 전류 미러의 선형성에 의해 제한된다. 전류 미러의 선형성은 여러 전류 수준에 걸쳐서 변화하기 때문이다. 따라서 본 실시예에서 다이내믹 영역을 조절하는 융통성은 감산 회로(402)와 곱 회로(404) 내에서 사용되는 전류 미러의 선형성에 따른다.

도 5는 발명의 바람직한 실시예에 따른 N-비트 비동기 전류모드 순환 비교 ADC의 블록도이다. ADC(500)는 아날로그 입력 신호 I_IN을 N-비트 디지털 신호 OUT<N:1>로 변환한다. N-비트 비동기 전류모드 순환비교 ADC(500)는 도 4에 보인 것과 같이 N개의 비동기 전류모드 순환 비교 ADC 비트 셀(400)을 포함한다. 비트 셀의 수 N은 바뀔 수 있고 필요한 디지털 출력의 비트의 수와 대응된다. 비트 셀(501)은 아날로그 입력 신호 I_IN의 최상위 비트(most significant bit, 이하 “MSB”라 함)의 변환과 대응된다. 비트 셀(502)은 아날로그 입력 신호 I_IN의 두 번째 최상위 비트(second most significant bit,이하 “세컨드 MSB”라 함)의 변환과 대응된다. 비트 셀(503)은 아날로그 입력 신호 I_IN의 최하위 비트(least significant bit, 이하 “LSB”라 함)의 변환과 대응된다. 비트 셀(501)의 첫 번째 입력 단자는 외부 아날로그 입력 신호 I_IN과 연결된다. 비트 셀(501)의 두 번째 입력 단자는 참조 신호 I_REF와 연결된다. 비트 셀(501)의 첫 번째 출력 단자는 비트 셀(502)의 첫 번째 입력 단자와 연결된다. 비트 셀(502)의 두 번째 출력 단자는 다음의 비트 셀의 첫 번째 입력 단자와 연결된다. 나머지 (N-3)개의 비트 셀들은, 각 비트 셀들의 첫 번째 출력 단자가 다음 비트 셀의 첫 번째 입력 단자와 연결되고 각 비트 셀들의 두 번째 입력 단자가 참조 신호 I_REF에 연결됨으로써, 직렬로 연결된다. 아날로그-디지털 변환은 MSB 비트 셀(501)에서부터 시작된다. 제공된 아날로그 입력 신호 I_IN은 비트 셀(501)에 의해 MSB 변환을 하게 된다. 아날로그 신호 I_IN은 비트 셀(501)내의 전류 비교기에 의해 참조 신호 I_REF와 비교되고 변환 출력 DOUT을 발생시킨다. I_IN≥I_REF일 때, DOUT=“1”이고 I_OUT=2×(I_IN-I_REF)이다. I_IN<I_REF일 때, DOUT=“0”이고 I_OUT=2×I_IN이다. 따라서, MSB가 결정된다. 아날로그 출력 신호 I_OUT은 세컨드 MSB 변환을 위하여 다음의 비트 셀(502)로 보내진다. 각 비트 셀은 비트 셀(501)에 의해 수행되는 동작과 같은 동작을 행한다. N-비트 변환은 비트 셀(503)의 디지털 출력 DOUT(즉, N-길이의 디지털 워드의 LSB)이 준비되면 완료된다.

본 발명의 다른 관점에 따르면, N-비트 워드의 디지털 출력이 클록 동기화의 필요 없이 발생될 수 있는비동기 전류모드 순환 비교 ADC 회로를 개시한다. 도 5에 나타낸 N-비트 비동기 전류모드 순환 비교 ADC는 이와 같은 N-비트 디지털 워드 변환에 이용될 수 있다. 비동기 동작도 또한 동시에 얻어질 수 있는데, 이는 N-비트 비동기 전류모드 순환 비교 ADC가 스위치드 캐패시터(switched capacitor) 기술보다는 전류 스티어링(steering) 기술을 이용하기 때문이다. 모든 비트 셀은 자기 보 정적(self-calibrated)이고 클록 동기화의 필요 없이 연속적으로 동작한다.

본 발명의 다른 관점에 따르면, 변환 정확도가 모든 디지트(digit)에 걸쳐 일관된 비동기 전류모드 순환 비교 ADC 회로를 개시한다. 도 5에서 각 비트 셀(400)은 N-길이의 디지털 워드의 1-비트 변환에 대응하는 1-비트 전류모드 ADC로 동작한다. 동일한 전류 비교기(401)가 매 1비트 변환마다 사용되므로 모든 디지트에 걸쳐 일관된 변환 정확도를 얻을 수 있다.

본 발명의 다른 관점에 따르면, 디지털 저장 장치가 필요 없는 비동기 전류모드 순환 비교 ADC 회로를 개시한다. 도 5는 본 발명의 비동기 전류모드 순환 비교 ADC 회로의 블록도를 보여준다. N-비트 디지털 워드는 N-비트 비동기 전류모드 순환 비교 ADC(500)의 N개의 전류 비교기 출력으로부터 직접적으로 얻을 수 있다. 디지털 저장 장치는 필요하지 않다. 그리고 이는 일반적인 연속 근사 ADC와 비교할 때 유한 상태 기계(finite state machine, FSM)의 디지털 논리 요구(digital logic requirement)를 최소화할 수 있다. 이는 아날로그와 디지털 구성요소 간의 수많은 혼선(crosstalk)을 제거하고 시스템 배치 과정(system layout process)의 복잡도를 상당히 줄여준다. 비동기 전류모드 순환 비교 ADC(500)를 일반 판독 적용(common readout application)에 호환이 되도록 하기 위해 디지털 저장 장치를 추가할 수 있다. 도 9는 디지털 저장 장치를 가진 비트 셀의 블록도이다. 비트 셀(910)은 비트 셀(900),D 플립-플롭(905) 및 전달 게이트(906)를 포함한다. 여기서 비트 셀(900)의 구조는 비트 셀(400)의 구조와 동일하다. D 플립-플롭(905)은 판독을 위한 디지털 값 DOUT을 저장하는 디지털 저장 장치의 역할을 한다. 제어 신호 “ LATCH”와“SEL”은 저장 시간과 판독 시간을 각각 조절하기 위해 사용된다. 도 10은 디지털 저장 장치를 가진 N-비트 비동기 전류모드 순환 비교 ADC(1000)를 보여준다. ADC(1000)은, 각 비트 셀이 N-길이의 디지털 워드의 1-비트 변환에 대응하는 N개의 비트 셀(910)을 포함한다.

본 발명의 다른 관점에 따르면, 전력 소비가 제어가능한(혹은 조절가능한) 비동기 전류모드 순환 비교 ADC 회로를 개시한다. 비동기 전류모드 순환 비교 ADC 회로의 전력 소비는 변환 다이내믹 영역과 변환 분해능에 정비례한다. 시스템의 전력 소비는 변환 다이내믹 영역을 조절함으로써 제어될 수 있다.

게다가, 본 발명의 설명적인 실시예는 전압모드와 전류모드 동작 양쪽 모두에 관한 아날로그 입력에 대하여 아날로그-디지털 변환의 호환이 가능하다. 도 8은 발명의 일면에 따른 비동기 전류모드 순환 비교 ADC를 사용한 아날로그 입력 전압에 대한 아날로그-디지털 변환의 블록도이다. 아날로그 입력 전압 V_IN은 먼저 샘플-홀드(S/H) 회로(801)에 의해 샘플링, 홀드(hold)되어 샘플링, 홀드된 아날로그 입력 전압 V_S를 제공한다. 그 다음 샘플링, 홀드된 아날로그 입력 전압 V_S는 컨트롤러블 트랜스컨덕턴스(controllable transconductance) 회로(802)로 넘어간다. 컨트롤러블 트랜스컨덕턴스 회로(802)는 본 발명의 N-비트 비동기 전류모드 순환 비교 ADC(803)에 의한 아날로그-디지털 변환으로, 상기 샘플링, 홀드된 아날로그 입력 전압 V_S를 아날로그 입력 전류 I_IN으로 변환시킨다. 따라서 아날로그 입력 전압 V_IN은 바람직한 전류 범위(즉, I_IN은 컨트롤러블 트랜스컨덕턴스 회로(802)에 의해 조 절되어 바람직한 범위로 제한된다)로 변환될 수 있다. 그에 따라 시스템의 전력 소비를 제어할 수 있다.

본 발명의 다른 관점에 따르면, 간결한 실리콘 배치(layout)를 가진 비동기 전류모드 순환 비교 ADC 회로를 개시한다. 본 발명의 비동기 전류 모드 순환 비교 ADC 회로는 이산 캐패시터와 저항이 필요 없다. 그 때문에 설명적인 실시예의 회로를 프로세스 배리에이션에 독립되게 하고, 또, 실리콘 배치를 더욱 간결하게 만들 수 있다. 게다가, 본 발명에서 중요한 역할을 하는 전류 감산 회로와 전류 곱 회로는 전류 미러를 사용하여 구현될 수 있다. 전류 미러의 사용은 본 발명의 회로를 단순화 한다. 오피앰프(opamp)가 없는 아날로그 감산,곱 블록(block)이 구현될 수 있기 때문이다. 전류 미러를 사용한 오피앰프가 없는 아날로그 감산, 곱 디자인은 전력 효율을 향상시키고 실리콘 영역의 요구를 줄여준다. 실리콘 영역의 간결함은 본 발명의 장점이다.

본 발명의 비동기 전류모드 순환 비교 ADC는 매우 빠르고 전력 효율이 좋으며, 스위치와 시각 조절(timing control)이 필요 없다. 아날로그-디지털 변환 시간은 아날로그 입력 신호에 대한 안정적인 디지털 표현(digital representation)을 제공하기 위해 시스템이 요구하는 시간으로 제한된다. 동기 ADC에 있어서, 아날로그-디지털 변환시간은 O(N) 클록 사이클이다. 여기서 N은 출력 디지털 워드의 길이이다. 따라서 동기 ADC의 변환 시간은 분해능이 증가하는데 따라 늘어난다. 이는 동기 ADC에 높은 속도와 높은 분해능을 적용함에 있어서 불리하게 만든다. 본 발명에 있어서, 아날로그-디지털 변환 시간은 모든 비트 셀 중에서 가장 긴 변환 시간 에 의존한다.

비동기 전류모드 순환 비교 ADC(500)은 D 플립-플롭과 같은 디지털 저장 장치가 필요 없다. 따라서 디지털 논리 요구가 일반적인 연속 근사 ADC 구조상의 유한 상태 기계(FSM)의 요구와 비교해 볼 때 최소화된다. 이는 아날로그와 디지털 구성요소 간의 수많은 혼선(crosstalk)을 제거하고 시스템 배치 과정(system layout process)의 복잡도를 상당히 줄여준다. 본 발명을 일반 판독 회로(common readout circuit)에 적용하기 위해, 디지털 저장 장치가 추가될 수 있다.

도 9는 비동기 전류모드 순환 비교 ADC 비트 셀의 블록도이다. 비동기 전류모드 순환 비교 ADC 비트 셀(910)은 비트 셀(900),D 플립-플롭(905) 및 전달 게이트(906)를 포함한다. 여기서 비트 셀(900)의 구조는 비트 셀(400)의 구조와 동일하다. D 플립-플롭(905)은 판독을 위한 디지털 값 DOUT을 저장하는 디지털 저장 장치의 역할을 한다. 제어 신호 “LATCH”와“SEL”은 저장 시간과 판독 시간을 각각 조절하기 위해 사용된다.

비트 셀(910)에는 4개의 입력 단자와 2개의 출력 단자가 있다. 첫 번째 입력 단자는 아날로그 입력 신호 I_IN을 위한 것이다. 두 번째 입력 단자는 참조 신호 I_REF를 위한 것이다. 세 번째 입력 단자는 디지털 제어 신호 “LATCH”를 위한 것이다. 네 번째 입력 단자는 디지털 제어 신호 “SEL”을 위한 것이다. 첫 번째 출력 단자는 아날로그-디지털 변환 결과 DOUT의 1-비트 디지털 출력을 위한 것이다. 두 번째 출력 단자는 아날로그 출력 전류 I_OUT을 위한 것이며 I_OUT은 다음의 비트 셀로 들어가 는 아날로그 신호이다. I_OUT의 값은 디지털 신호 DOUT에 따라 2×(I_IN-I_REF)이거나 2×I_IN이다. DOUT=“0”일 때, I_OUT은 2×I_IN과 같고 DOUT=“1”일 때, I_OUT은 2×(I_IN-I_REF)와 같다.

비트 셀(910)의 동작은 비트 셀(400)의 동작과 비슷하고 역시 도 7로 설명될 수 있다. 만약 아날로그 입력 신호 I_IN의 크기가 참조 신호 I_REF의 크기보다 작다면 원래의 아날로그 입력 신호 I_IN의 크기가 두 배가 된다. 만약 아날로그 입력 신호 I_IN의 크기가 참조 신호 I_REF의 크기보다 크다면 아날로그 입력 신호 I_IN에서 참조 신호 I_REF를 뺀 다음 그 차이 신호 I_IN-I_REF의 크기를 두 배로 만든다. 그에 따라 비트 셀(9100)의 아날로그 출력 신호 I_OUT을 얻게 된다. 그리고 나서 비트 셀(400)의 아날로그 출력 신호 I_OUT은 다음의 비트 셀로 들어간다. 이전 스테이지의 DOUT이“0”일 경우 다음 스테이지의 아날로그 입력 신호 I_IN은 2×I_IN과 같고 이전 스테이지의 DOUT이 “1”일 경우 다음 스테이지의 아날로그 입력 신호 I_IN은 2×(I_IN-I_REF)와 같다. 그 다음 DOUT의 값은 저장 장치에 래치(latch)된다. 이 때, 저장 장치는 판독을 위한 D 플립-플롭(905)에 의해 구현될 수 있다. 전류 비교기(901)의 디지털 출력(즉, DOUT)은 아날로그 멀티플렉서(903)와 연결되고 또, D 플립-플롭(905)의 D 입력과도 연결된다. 제어 신호“LATCH”는 D 플립-플롭(905)의 CLOCK 입력과 연결된다. 전류 비교기(901)의 디지털 출력 DOUT은 제어 신호“LATCH”가 “0”에서 “ 1”로 바뀌면 D 플립-플롭(905)에 래치된다. 디지털 값은 비트 셀(910)의 변환 결과에 대응하여 D 플립-플롭(905)에 저장된다. D 플립-플롭(905)의 Q 출력은 전달 게이트(906)와 연결된다. 제어 신호 “SEL”은 전달 게이트(906)와 연결된다. 제어 신호 “SEL”이 “1”일 때, D 플립-플롭(905)에 저장된 디지털 값이 비트 셀(910)의 두 번째 출력 단자에서 이용가능하다(즉, OUT이 이용가능하다).

도 10은 디지털 저장 장치를 가진 N-비트 비동기 전류모드 순환 비교 ADC를 나타낸다. ADC(1000)은 각 비트 셀이 N-길이의 디지털 워드 OUT<N:1>의 1-비트 변환에 대응하는 N개의 비트 셀(910)을 포함한다. 비트 셀의 수 N은 바뀔 수 있고 디지털 출력의 비트 수에 대응된다. 비트 셀(1001)은 아날로그 입력 신호 I_IN의 최상위 비트(most significant bit, 이하 “MSB”라 함)의 변환과 대응된다. 비트 셀(1002)은 아날로그 입력 신호 I_IN의 두 번째 최상위 비트(second most significant bit,이하 “세컨드 MSB”라 함)의 변환과 대응된다. 비트 셀(1003)은 아날로그 입력 신호 I_IN의 최하위 비트(least significant bit, 이하 “LSB”라 함)의 변환과 대응된다. 비트 셀(1001)의 첫 번째 입력 단자는 외부 아날로그 입력 신호 I_IN과 연결된다. 비트 셀(1001)의 두 번째 입력 단자는 참조 신호 I_REF와 연결된다. 비트 셀(1001)의 첫 번째 출력 단자는 비트 셀(1002)의 첫 번째 입력 단자와 연결된다. 비트 셀(1002)의 두 번째 출력 단자는 다음의 비트 셀의 첫 번째 입력 단자와 연결된다. 나머지 (N-3)개의 비트 셀들은, 각 비트 셀들의 첫 번째 출력 단자가 다음 비트 셀의 첫 번째 입력 단자와 연결되고 각 비트 셀들의 두 번째 입력 단자가 참조 신호 I_REF에 연결됨으로써, 직렬로 연결된다. 아날로그-디지털 변환은 MSB 비트 셀(1001)에서부터 시작된다. 제공된 아날로그 입력 신호 I_IN은 비트 셀(1001)에 의해 MSB 변환을 하게 된다. 아날로그 신호 I_IN은 비트 셀(1001)내의 전류 비교기에 의해 참조 신호 I_REF와 비교되고 변환 출력 DOUT을 발생시킨다. I_IN≥I_REF일 때, DOUT=“1”이고 I_OUT=2×(I_IN-I_REF)이다. I_IN<I_REF일 때, DOUT=“0”이고 I_OUT=2×I_IN이다. 따라서, MSB가 결정된다. 아날로그 출력 신호 I_OUT은 세컨드 MSB 변환을 위하여 다음의 비트 셀(1002)로 보내진다. 각 비트 셀은 비트 셀(1001)에 의해 수행되는 동작과 같은 동작을 행한다. N-비트 변환은 비트 셀(1003)의 디지털 출력 DOUT(즉, N-길이의 디지털 워드의 LSB)이 준비되면 완료된다.

제어 신호 “LATCH”와 “SEL”은 각각 변환 결과를 저장하고 판독하기 위해 필요하다. 이 두 신호는 아날로그-디지털 변환과 관계가 없다. 이들은 본 발명을 일반 판독 회로에 적용하기 위한 것이다. 아날로그-디지털 변환 시간은 아날로그 입력 신호에 대한 안정적인 디지털 표현(digital representation)을 제공하기 위해 시스템이 요구하는 시간으로 제한된다. 동기 ADC에 있어서, 아날로그-디지털 변환시간은 O(N) 클록 사이클이다. 여기서 N은 출력 디지털 워드의 길이이다. 따라서 동기 ADC의 변환 시간은 분해능이 증가하는데 따라 늘어난다. 이는 동기 ADC에 높은 속도와 높은 분해능을 적용함에 있어서 불리하게 만든다. 본 발명에 있어서, 아날로그-디지털 변환 시간은 모든 비트 셀 중에서 가장 긴 변환 시간에 의존한다. 모든 디지털 출력 DOUT은 제어 신호 “LATCH”가 “0”에서 “1”로 변함에 따라 각 비트 셀의 개개의 D 플립-플롭에 동시에 래치될 수 있다. 변환 결과 OUT<N:1>은 “SEL”이 “1”일 때 판독된다.

본 발명의 비동기 전류모드 순환 비교 ADC의 디자인은 매우 융통성이 있다. ADC의 분해능은 부가적인 비트 셀을 추가하거나 잉여의 비트 셀을 제거 함으로써 증가되거나 감소될 수 있다. 본 발명의 비트 셀(400)과 비트 셀(910)은 하나의 비트 셀을 가진 아날로그-디지털 변환기나 파이프라인드 아날로그-디지털 변환기 에 적용될 수 있다. 본 발명의 장점 중 하나는 비트 셀 구조이다. 각 비트 셀은 다른 비트 셀로부터 독립되어 있다. 각 블록의 디지털 결과는 앞선 비트 셀의 디지털 결과로부터 독립되어 있다. N-비트 비동기 전류모드 순환 비교 ADC는 직렬로 연결된 N개의 동일한 비트 셀을 포함한다. 각 비트 셀은 1-비트 전류모드 ADC로 동작하고 N-길이의 디지털 워드의 1-비트 변환에 대응한다. 동일한 전류 비교기가 매 1비트 변환마다 사용되므로 모든 디지트에 걸쳐 일관된 변환 정확도를 얻을 수 있다.

따라서, 본 발명의 설명적인 실시예는 높은 분해능, 높은 속도를 가지고, 전력 소비가 낮으며, 캐패시터와 저항이 필요 없는 회로를 얻을 수 있는 비동기 전류모드 순환 비교 ADC 회로를 제공한다. 게다가 변환 다이내믹 영역을 탄력적으로 조절할 수 있는 비동기 전류 모드 순환 비교 ADC 회로를 제공한다. 각 비트 셀에 인가되는 공통 참조 전류(common reference current) I_REF는 다중임계값 변동의 문제를 피하는데 이용된다. 변환 정확도는 실시예의 모든 디지트에 걸쳐 일관적이다. 또한, 실시예는 저장 장치가 필요 없는 비동기 전류모드 순환 비교 ADC 회로를 제공한다. 또한, 본 발명의 일면에서, 비동기 전류모드 순환 비교 ADC 회로의 전력 소비는 제어가능하고 조절가능하다. 게다가 설명적인 실시예에서의 비동기 전류모드 순환 비교 ADC 회로는 캐패시터와 저항이 없어서 실리콘 영역이 작다. 따라서, 회로가 프로세스 배리에이션에 덜 민감하게 된다.

비록, 다른 구성요소와 연결된 다양한 구성요소를 가진 본 발명의 바람직한 실시예가 개시되었지만, 당업자들은 본 발명의 의미와는 별개로, 이러한 연결들이 직접적일 필요가 없고 부가적인 구성요소가 제시된 구성요소들 사이에 연결될 수 있다는 것을 알게 될 것이다. 예를 들어,

· 나열된 디지털 값 “0”또는 “1”이 서로 바뀔 수 있다.

· D 플립-플롭이 상술한 바와 같이 상승 에지(positive edge)로 트리거(trigger)되는 대신에 하강 에지(negative edge)로 트리거될 수 있다.

· 전송 게이트로의“SEL”과 “ SEL ”신호의 접속은 서로 바뀔 수 있다.

· D 플립-플롭은 동적 기억 소자(dynamic memory cell)를 포함한 다른 저장 장치로 교체될 수 있고, 전송 게이트는 비슷한 기능을 가진 다른 버스 접속(bus connection) 장치로 교체될 수 있다.

당업자는 본 발명이 설명을 위해 상술된 실시예 외에도 다른 방법으로 실행될 수 있고 이러한 방법은 무한히 많다는 것을 알 것이다. 본 발명은 청구항에 한해서만 제한된다.

Claims

아날로그 입력 신호의 디지털 표현을 발생시키기 위한 ADC(아날로그-디지털 변환기)로서, 상기 ADC는 제1 스테이지부터 마지막 스테이지까지 직렬 연결된 복수의 서브 ADC를 포함하고,

상기 각 서브 ADC는 디지털 출력부, 아날로그 전류 출력부 및 전류 비교기를 포함하고, 상기 전류 비교기는 아날로그 전류 신호를 수신하도록 조정된 아날로그 전류 입력부와 참조 전류 신호를 수신하도록 조정된 참조 전류 입력부 및 출력부를 가지며,

제1스테이지의 서브 ADC내의 전류 비교기의 아날로그 전류 입력부는 상기 아날로그 입력 신호를 수신하도록 구성되어 있고, 나머지 스테이지의 각 서브 ADC내의 전류 비교기의 아날로그 전류 입력부는 바로 직전 스테이지의 서브 ADC의 아날로그 전류 출력부에 연결되어 동작하며,

상기 복수의 서브 ADC는 서로 동기화 없이 동작하도록 설정되어 있는 것을 특징으로 하는 ADC.
제1항에 있어서,

적어도 하나의 서브 ADC는 1-bit ADC인 것을 특징으로 하는 ADC.
제1항에 있어서,

디지털 저장 장치가 없는 것을 특징으로 하는 ADC.
제1항에 있어서,

상기 전류 비교기의 참조 전류 입력부가 서로 연결되어 동작되는 것을 특징으로 하는 ADC.
제4항에 있어서,

조절가능한 다이내믹 영역을 가지는 것을 특징으로 하는 ADC.
제5항에 있어서,

상기 다이내믹 영역이 상기 참조 전류의 크기에 따르는 것을 특징으로 하는 ADC.
제1항에 있어서,

이산 캐패시터 또는 저항이 없는 것을 특징으로 하는 ADC.
제1항에 있어서,

상기 각 서브 ADC는 감산기를 더 포함하고, 상기 감산기는 상기 전류 비교기의 아날로그 전류 입력부에 연결되어 동작하는 제1 입력부, 참조 전류 입력부에 연결되어 동작하는 제2 입력부 및 출력부를 가지며, 상기 감산기는 상기 출력부에서 상기 제1 입력부의 전류와 상기 제2 입력부의 전류 간의 차이를 나타내는 전류 신호를 발생시키도록 설정되며,

상기 각 서브 ADC는 아날로그 멀티플렉서를 더 포함하고, 상기 아날로그 멀티 플렉서는 상기 감산기의 출력부에 연결되어 동작하는 제1 입력부, 상기 전류 비교기의 아날로그 전류 입력부에 연결되어 동작하는 제2 입력부, 출력부 및 선택기 입력부(selector input)를 가지며, 상기 선택기 입력부는 상기 전류비교기의 출력부에 연결되어 동작하며, 상기 아날로그 멀티플렉서와 상기 전류 비교기는 상기 아날로그 멀티플렉서의 출력부에서 신호를 발생시키되, 상기 전류 비교기의 출력부에서의 신호에 응하여 상기 아날로그 멀티플렉서의 제1 입력부에서의 신호 또는 상기 아날로그 멀티플렉서의 제2 입력부에서의 신호 중 어느 하나를 나타내는 신호를 선택적으로 발생시키는 것을 특징으로 하는 ADC.
제8항에 있어서,

상기 아날로그 멀티플렉서와 상기 전류비교기는 상기 서브 ADC의 아날로그 전류 입력부의 아날로그 전류 신호가 상기 참조 전류보다 클 경우, 상기 아날로그 멀티플렉서의 출력부에서 상기 아날로그 멀티플렉서의 제1 입력부의 신호를 나타내는 신호를 발생시키고, 상기 서브 ADC의 아날로그 전류 입력부의 아날로그 전류 신호가 상기 참조 전류보다 작을 경우, 상기 아날로그 멀티플렉서의 출력부에서 상기 아날로그 멀티플렉서의 제2 입력부의 신호를 나타내는 신호를 발생시키는 것을 특징으로 하는 ADC.
제8항에 있어서,

상기 아날로그 멀티플렉서의 출력부에 연결되어 동작하는 전류 곱셈기를 더 포함하고, 상기 곱셈기는 상기 서브 ADC의 출력부에서 미리 결정된 인수(predetermined factor)와 상기 아날로그 멀티플렉서의 출력부의 전류 신호 크기를 곱한 만큼의 크기를 가진 전류 신호를 발생시키도록 설정된 것을 특징으로 하는 ADC.
ADC(아날로그-디지털 변환기)로서, 복수의 직렬연결된 서브 ADC들을 포함하고,

상기 각 서브 ADC는,

아날로그 전류 신호를 수신하도록 조정된 아날로그 전류 입력부;

참조 전류 신호를 수신하도록 조정된 참조 전류 입력부;

아날로그 전류 출력부;

디지털 출력부;

상기 디지털 출력부에서 상기 아날로그 전류 신호의 크기가 상기 참조 전류의 크기보다 큰 값인지 여부를 나타내는 신호를 발생시키는 수단; 및

상기 아날로그 전류 신호의 크기가 상기 참조 전류 신호의 크기보다 큰 값인지 여부에 따라, 상기 아날로그 출력부에서 상기 아날로그 전류 신호와 상기 참조 전류 신호의 차이를 나타내는 신호를 발생시키거나 또는 상기 아날로그 전류 신호 를 선택적으로 발생시키는 수단;

을 포함하며, 상기 복수의 서브 ADC는 서로 동기화 없이 동작하도록 설정된 것을 특징으로 하는 ADC.
제11항에 있어서,

상기 선택적으로 발생시키는 수단은,

상기 아날로그 전류 신호의 크기가 상기 참조 전류보다 큰 값인지 여부에 따라, 상기 아날로그 전류 신호와 상기 참조 전류 신호의 차이의 크기를 가진 전류 신호를 발생시키거나 또는 상기 아날로그 전류 신호의 크기를 가진 전류 신호를 발생시키도록 설정된 아날로그 멀티플렉서; 및

미리 결정된 인수와 상기 아날로그 멀티플렉서에 의해 발생된 상기 전류 신호를 곱한 신호를 발생시키도록 설정된 전류 곱셈기;

를 포함하는 것을 특징으로 하는 ADC.
1-비트 ADC(아날로그-디지털 변환기)로서,

아날로그 전류 신호와 참조 전류 신호를 수신하도록 조정되고, 상기 아날로그 신호의 크기가 상기 참조 전류 신호의 크기보다 큰 값인지 여부를 나타내는 디지털 신호를 발생시키는 전류 비교기;

상기 아날로그 전류 신호와 상기 참조 전류 신호의 크기 차이를 나타내는 신호를 발생시키도록 조정된 감산기; 및

상기 전류 비교기 및 상기 감산기와 연결되어 동작하고, 상기 아날로그 신호의 크기가 상기 참조 전류의 크기보다 큰 값인지 여부에 따라, 상기 아날로그 전류 신호와 상기 참조 전류 신호의 크기 차이를 나타내는 신호를 발생시키거나 또는 상기 아날로그 전류 신호의 크기를 나타내는 신호를 발생시키도록 설정된 선택기;

를 포함하는 것을 특징으로 하는 1-비트 ADC.
제13항에 있어서,

상기 선택기는 제어 입력부를 가진 아날로그 전류 멀티플렉서를 포함하고, 상기 아날로그 전류 멀티플렉서는 상기 아날로그 신호의 크기가 상기 참조 전류 신호의 크기보다 큰 값인지 여부를 나타내는 신호를 수신하기 위해 상기 전류 비교기와 연결되어 동작하는 것을 특징으로 하는 1-비트 ADC.
제14항에 있어서,

상기 멀티플렉서와 연결되어 동작하는 전류비교기를 더 포함하고, 상기 전류 비교기는 상기 멀티플렉서에 의해 발생된 신호를 미리 결정된 인수와 곱하도록 설정된 것을 특징으로 하는 1-비트 ADC.
전류의 크기의 N-비트 디지털 표현을 발생시키는 장치로서, 상기 장치는 복수의 전류모드 ADC를 포함하고, 상기 각 ADC는 N-비트 디지털 표현의 서브셋(subset)을 발생시키도록 조정되며, 상기 장치는 아날로그 전류 입력부와 아날로 그 전류 출력부를 가지고 있으며, 상기 ADC는 서로 복수의 스테이지로 직렬 연결되어 있으며, 제1스테이지를 제외한 상기 각 스테이지에서의 ADC의 아날로그 전류 입력부는 바로 직전 스테이지의 ADC의 아날로그 전류 출력부와 연결되어 동작하며, 상기 복수의 ADC는 서로 동기화 없이 동작하도록 설정된 것을 특징으로 하는 장치.
제16항에 있어서,

상기 각 ADC는 참조 전류 입력부를 더 포함하고, 상기 ADC의 참조 입력부는 서로 연결되어 동작하는 것을 특징으로 하는 장치.
제17항에 있어서,

상기 복수의 ADC는 1-비트 ADC들인 것을 특징으로 하는 장치.
아날로그 입력 전류의 크기의 N-비트 디지털 표현을 발생시키는 방법으로서, 복수의 스테이지에서 N-비트 표현의 복수의 서브셋을 비동기적으로, 순환적으로 발생시키는 것을 특징으로 하는 방법.
제19항에 있어서,

상기 각 복수의 스테이지는,

상기 복수의 스테이지 중에서 제1 스테이지를 제외한 스테이지에서, 앞의 스테이지로부터의 아날로그 출력 전류의 크기를 참조 전류의 크기와 비교하는 단계;

상기 아날로그 전류 입력의 크기를 참조 전류의 크기와 비교하는 단계;

상기 N-비트 디지털 표현의 서브셋을 발생시키는 단계; 및

상기 아날로그 입력 전류의 크기가 상기 참조 전류의 크기보다 큰 값인지 여부에 따라, 선택적으로 상기 아날로그 입력 전류의 크기와 상기 참조 전류의 크기 간의 차이를 나타내는 크기를 가진 전류를 발생시키거나 또는 상기 아날로그 전류 신호를 나타내는 크기를 가진 전류를 발생시키는 단계;

를 포함하는 것을 특징으로 하는 방법.
제20항에 있어서,

상기 크기를 비교하는 단계는,

모든 스테이지에 대한 공통 참조 전류(common reference current)와 비교하는 단계를 포함하는 것을 특징으로 하는 방법.
제20항에 있어서,

상기 N-비트 디지털 표현의 서브셋을 발생시키는 단계는,

상기 N-비트 표현중의 1-비트를 발생시키는 단계를 포함하는 것을 특징으로 하는 방법.
제20항에 있어서,

상기 참조 전류의 크기를 조절하여, 상기 N-비트 표현으로 나타낼 수 있는 상기 아날로그 전류의 최대 크기를 변화시키는 단계를 더 포함하는 것을 특징으로 하는 방법.