KR101692698B1 - 변환 시간이 스케일링되는 알고리즘 아날로그 디지털 변환기 및 이를 이용한 변환 방법 - Google Patents

변환 시간이 스케일링되는 알고리즘 아날로그 디지털 변환기 및 이를 이용한 변환 방법 Download PDF

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Abstract

본 발명은 변환 시간이 스케일링되는 알고리즘 아날로그 디지털 변환기 및 이를 이용한 변환 방법에 관한 것으로, 알고리즘(algorithmic) 아날로그 디지털 변환기는, 입력 신호로부터 선택된 아날로그 신호를 디지털 신호로 변환하는 플래시(flash) ADC(analog-to-digital converter) 및 플래시 ADC으로부터 출력되는 디지털 신호를 아날로그 신호로 변환하고, 입력 신호와 변환된 아날로그 신호와의 차이를 증폭하여 잔류 전압을 생성하는 MDAC(multiplying digital-to-analog converter)을 포함하며, MDAC을 통해 잔류 전압을 생성하는 사이클(cycle)을 일정 횟수만큼 반복함으로써 출력 신호를 생성하되, 사이클의 반복 횟수에 따라 변환 시간(conversion time) 및 변환에 사용되는 커패시터의 크기를 점진적으로 감소시킨다.

Description

변환 시간이 스케일링되는 알고리즘 아날로그 디지털 변환기 및 이를 이용한 변환 방법{Algorithmic analog-to-digital converter for scaling conversion time and conversion method thereof}
본 발명은 아날로그 디지털 변환기(Analog-to-Digital Converter, ADC) 기술에 관한 것으로, 특히 차분 신호의 증폭을 처리하는 소자를 공유하여 파이프라인(pipleline) 처리를 수행하는 알고리즘(algorithmic) 아날로그 디지털 변환기에 관한 것이다.
최근 CMOS 공정 기술의 발달은 작은 면적, 저 전력 그리고 고속 동작이 가능한 디지털 회로의 구현을 가능하게 하고 있으며 아울러 다양하고 복잡한 신호처리가 디지털 영역에서 가능하게 하고 있다. 그러나 낮은 전원 전압과 스케일링된 디바이스의 특성 저하 등으로 인해 아날로그 회로는 설계가 더욱 어려워지고 있으며 디지털 회로에 비해 상대적으로 큰 면적과 소비전력을 필요로 하고 있다.
따라서 공정 기술 발달에 따른 장점을 극대화하기 위하여 시스템 내부에서는 모든 신호를 디지털로 변환하여 처리하게 되었으며, 이를 위해 외부의 아날로그 입력 신호를 디지털 신호로 변환시켜주는 ADC의 역할이 매우 중요하게 되었다. 특히 통신 기술 및 HD(High-Definition), UHD(Ultra High-Definition) 등과 같은 디스플레이 기술의 발달은 고성능 멀티미디어 영상 시스템의 발전을 가속시키고 있으며, 요구되는 인터페이스 구현을 위해 12 비트 이상의 고해상도와 고속 동작이 가능한 파이프라인 ADC 설계 기술 확보가 중요한 문제로 대두되고 있다.
이하의 선행기술문헌에는 알고리즘 아날로그 디지털 변환기 분야의 기본 개요와 성능 향상을 도모하는 기술적 수단에 대해 소개하고 있다.
한국 특허공개공보 10-2008-0051676, 한국전자통신연구원, 2008.06.11.
본 발명이 해결하고자 하는 기술적 과제는, 증폭 소자를 공유하는 종래의 알고리즘 ADC에서 최초 사이클의 정착 요구 조건에 의해 증폭기의 성능이 결정되며 각 사이클이 일정하고 동일한 클록 주기를 가짐으로써 변환 과정에서 불필요한 시간과 자원의 낭비가 존재하는 한계를 극복하고, 변환에 사용되는 커패시터의 크기 역시 고정됨에 따라 전체 변환 시간의 효율 극대화가 유도되지 못하는 문제를 해소하고자 한다.
상기 기술적 과제를 해결하기 위하여, 본 발명의 일 실시예에 따른 알고리즘(algorithmic) 아날로그 디지털 변환기는, 입력 신호로부터 선택된 아날로그 신호를 디지털 신호로 변환하는 플래시(flash) ADC(analog-to-digital converter); 및 복수 개의 DAC(digital-to-analogue converter), 감산기 및 증폭기로 구성되어, 상기 플래시 ADC으로부터 출력되는 디지털 신호를 아날로그 신호로 변환하고, 입력 신호와 상기 변환된 아날로그 신호와의 차이를 증폭하여 잔류 전압을 생성하는 MDAC(multiplying digital-to-analog converter);을 포함하며, 상기 MDAC을 통해 잔류 전압을 생성하는 사이클(cycle)을 소정 횟수만큼 반복함으로써 출력 신호를 생성하되, 상기 사이클의 반복 횟수에 따라 변환 시간(conversion time) 및 변환에 사용되는 커패시터의 크기를 동시에 점진적으로 감소시킨다.
일 실시예에 따른 상기 알고리즘 아날로그 디지털 변환기에서, 상기 MDAC은, 사이클을 반복할수록 상기 증폭기의 동작 시간을 점진적으로 감소시킨다. 또한, 상기 MDAC은, 각각의 사이클마다 MSB(most significant bit)에 대한 변환이 완료된 후 상기 증폭기의 동작 시간을 정착 시간(settling time)의 최소 요구값까지 감소시킬 수 있다.
한편, 일 실시예에 따른 상기 알고리즘 아날로그 디지털 변환기에서, 상기 복수 개의 DAC은, 각각 크기가 서로 다른 복수 개의 샘플링 커패시터 배열(sampling capacitor array)로 구성된다.
또한, 일 실시예에 따른 상기 알고리즘 아날로그 디지털 변환기에서, 상기 MDAC은, 사이클을 반복할수록 상기 복수 개의 샘플링 커패시터 배열 중 상대적으로 더 작은 크기의 커패시터 배열을 배치하여 변환을 수행할 수 있다.
또한, 일 실시예에 따른 상기 알고리즘 아날로그 디지털 변환기에서, 상기 MDAC은, 사이클을 반복할수록 사이클마다 요구되는 정착 시간의 감소에 따라 상기 정착 시간에 비례하여 감소된 크기의 샘플링 커패시터 배열을 선택할 수 있다.
또한, 일 실시예에 따른 상기 알고리즘 아날로그 디지털 변환기에서, 상기 커패시터의 크기는 잡음(noise) 및 비트 정확도(bit accuracy)에 반비례하며, 상기 MDAC은 사이클을 반복할수록 사이클마다 요구되는 비트 정확도의 감소에 따라 감소된 크기의 샘플링 커패시터 배열을 선택할 수 있다.
상기 기술적 과제를 해결하기 위하여, 본 발명의 일 실시예에 따른 복수 개의 DAC(digital-to-analogue converter), 감산기 및 증폭기로 구성되는 MDAC(multiplying digital-to-analog converter)을 구비하는 알고리즘(algorithmic) 아날로그 디지털 변환기가 신호를 변환하는 방법은, 플래시(flash) ADC(analog-to-digital converter)를 이용하여 입력 신호로부터 선택된 아날로그 신호를 디지털 신호로 변환하는 단계; 복수 개의 DAC(digital-to-analogue converter)을 이용하여 상기 플래시 ADC으로부터 출력되는 디지털 신호를 아날로그 신호로 변환하는 단계; 감산기를 이용하여 입력 신호와 상기 변환된 아날로그 신호와의 차이를 산출하고, 증폭기를 이용하여 상기 산출된 차이를 증폭하여 잔류 전압을 생성하는 단계; 및 상기 MDAC을 통해 잔류 전압을 생성하는 사이클(cycle)을 소정 횟수만큼 반복함으로써 출력 신호를 생성하되, 상기 사이클의 반복 횟수에 따라 변환 시간(conversion time) 및 변환에 사용되는 커패시터의 크기를 동시에 점진적으로 감소시키는 단계;를 포함한다.
일 실시예에 따른 상기 알고리즘 아날로그 디지털 변환 방법에서, 상기 MDAC은, 사이클을 반복할수록 상기 증폭기의 동작 시간을 점진적으로 감소시킨다. 또한, 상기 MDAC은, 각각의 사이클마다 MSB(most significant bit)에 대한 변환이 완료된 후 상기 증폭기의 동작 시간을 정착 시간(settling time)의 최소 요구값까지 감소시킬 수 있다.
한편, 일 실시예에 따른 상기 알고리즘 아날로그 디지털 변환 방법에서, 상기 복수 개의 DAC은, 각각 크기가 서로 다른 복수 개의 샘플링 커패시터 배열(sampling capacitor array)로 구성된다.
또한, 일 실시예에 따른 상기 알고리즘 아날로그 디지털 변환 방법에서, 상기 MDAC은, 사이클을 반복할수록 상기 복수 개의 샘플링 커패시터 배열 중 상대적으로 더 작은 크기의 커패시터 배열을 배치하여 변환을 수행할 수 있다.
또한, 일 실시예에 따른 상기 알고리즘 아날로그 디지털 변환 방법에서, 상기 MDAC은, 사이클을 반복할수록 사이클마다 요구되는 정착 시간의 감소에 따라 상기 정착 시간에 비례하여 감소된 크기의 샘플링 커패시터 배열을 선택할 수 있다.
또한, 일 실시예에 따른 상기 알고리즘 아날로그 디지털 변환 방법에서, 상기 커패시터의 크기는 잡음(noise) 및 비트 정확도(bit accuracy)에 반비례하며, 상기 MDAC은 사이클을 반복할수록 사이클마다 요구되는 비트 정확도의 감소에 따라 감소된 크기의 샘플링 커패시터 배열을 선택할 수 있다.
본 발명의 실시예들은, 파이프라인 처리 과정의 뒷쪽 사이클로 진행할수록 증폭기가 동작하는 시간을 감소시킴으로써 동일한 변환 속도 조건에서 소비되는 전력을 감소시킬 수 있을 뿐만 아니라, 사이클이 진행될수록 완화되는 잡음과 소자 정합 조건에 따라 각 사이클마다 사이즈가 스케일링되는 개별적인 커패시터 배열을 사용함으로써 증폭기의 동작 효율을 극대화할 수 있다.
도 1은 알고리즘 아날로그 디지털 변환기의 동작 원리를 설명하기 위한 블록도이다.
도 2는 알고리즘 아날로그 디지털 변환기에서 각각의 사이클(cycle)이 필요로 하는 정확도 요구 조건(accuracy requirement)을 설명하기 위한 도면이다.
도 3은 알고리즘 아날로그 디지털 변환기에서 사이클의 반복에 따라 최소로요구되는 정착 시간(settling time)의 변화와 전체 변환 시간을 단축하는 방법을 설명하기 위한 도면이다.
도 4는 본 발명의 일 실시예에 따른 변환 시간이 스케일링되는 알고리즘 아날로그 디지털 변환기를 도시한 블록도이다.
도 5는 본 발명의 일 실시예에 따른 도 4의 알고리즘 아날로그 디지털 변환기의 구조 및 그에 따른 타이밍도를 예시한 도면이다.
도 6은 본 발명의 일 실시예에 따른 도 5의 알고리즘 아날로그 디지털 변환기에서 MDAC의 구조를 보다 구체적으로 도시한 도면이다.
도 7은 본 발명의 일 실시예에 따른 변환 시간이 스케일링되는 알고리즘 아날로그 디지털 변환 방법을 도시한 흐름도이다.
본 발명의 실시예들을 설명하기에 앞서, 알고리즘 아날로그 디지털 변환기의 특징과 그 기술적 약점을 소개한 후, 이를 해결하기 위해 본 발명의 실시예들이 채택하고 있는 기술적 수단을 도면을 참조하여 순차적으로 제시하도록 한다. 다만, 하기의 설명 및 첨부된 도면에서 본 발명의 요지를 흐릴 수 있는 공지 기능 또는 구성에 대한 상세한 설명은 생략한다. 또한, 도면 전체에 걸쳐 동일한 구성 요소들은 가능한 한 동일한 도면 부호로 나타내고 있음에 유의하여야 한다.
영상 신호를 예를 들어, 이미지 시스템에서 영상 신호를 처리하기 위해서는 미세한 아날로그 신호를 잡음에 둔감한 디지털 신호로 변환시켜 주어야 하는 바, 이러한 아날로그 신호의 디지털 신호로의 변환은 ADC에 의해 수행된다. 센서에서 출력되는 영상 정보는 아주 미세하기 때문에 작은 신호를 구별할 수 있는 고해상도의 ADC가 필요하다. 이와 같은 이미지 시스템뿐만 아니라 이동통신, ADSL(asynchronous digital subscriber loop), IMT-2000, 디지털 캠코더, HDTV 등 통신 및 영상처리 응용 시스템에서도 12비트에서 14비트 수준의 높은 해상도와 수십 MHz 수준의 높은 샘플링 속도를 가지는 고성능의 ADC가 요구되고 있다.
특히, 산업계에서 활용되고 있는 다양한 ADC 구조 중에서 칩면적과 전력소모를 최적화하기 위해 알고리즘 ADC(Algorithmic Analog-to-Digital Converter)가 널리 사용되고 있다.
도 1은 알고리즘 아날로그 디지털 변환기의 동작 원리를 설명하기 위한 블록도로서, 그 동작을 간략히 소개하면 다음과 같다.
처음 신호가 입력되면 입력 전압은 S/H(Sample and Hold) 회로(110)를 통해 샘플링 및 홀딩된다. 내부의 부(sub)-ADC(120)는 S/H 회로(110)를 통해 홀딩된 입력 신호를 디지털 신호로 변환하고, 이 신호는 다시 DAC(130)을 통해 아날로그 신호로 변환된다. S/H 회로(110)를 통해 출력된 신호와 DAC(130)를 통해 변환된 아날로그 신호의 차이는 감산기(140)를 통해 차분 신호를 생성하고, 다시 증폭기(amplifier)(150)에 의해 증폭되며, 이렇게 증폭된 신호를 잔류 전압이라 한다.
이상에서 설명한 일련의 과정을 하나의 사이클(cycle)이라고 할 때, 첫 번째 사이클에서 출력된 잔류 전압은 MUX에 의해 선택되어 두 번째 사이클의 입력 신호가 되고, 전체 A/D 변환이 끝날 때까지 전 사이클의 잔류 전압이 다음 사이클의 입력으로 들어가는 과정을 반복하게 된다. 이러한 각각의 사이클을 파이프라인 방식으로 연쇄하여 처리하게 되며 하나의 단계를 단(stage)이라고 명명한다.
알고리즘 ADC의 가장 큰 특징은 S/H 회로(110), 부-ADC(120), DAC(130), 감산기(140), 그리고 증폭기(150)로 구성되는 하나의 하드웨어를 여러 번의 사이클에 걸쳐 반복적으로 사용한다는 점이다. 따라서 알고리즘 ADC는 하나의 하드웨어를 반복적으로 사용하기 때문에 그만큼 면적이 작다는 장점이 있지만, 여러 사이클에 걸쳐 A/D 변환이 완성되는 구조이기 때문에 A/D 변환 시간이 오래 걸린다는 단점이 있다.
이상에서 설명하였듯이 알고리즘 ADC의 장점으로는 작은 면적을 차지하는 것이 있다. 그러나 알고리즘 ADC의 변환 특성, 즉 여러 번의 클록 사이클을 거쳐서 A/D 변환을 완성하는 특성으로 인해 변환기의 샘플링 속도가 낮다는 단점이 존재한다. 따라서 알고리즘 ADC에서 동일한 변환 속도 조건을 유지하기 위해서는 그만큼 많은 전력을 소모해야 하는데, 이러한 전력 소모를 줄일 수 있는 기술적 수단이 필연적으로 요구된다. 이를 위해, 본 발명의 실시예들은 변환 과정에서 각각의 변환 시간을 변화시킴으로써 전력 소모를 감소시키는 변환 시간 스케일링(conversion time scaling) 기법을 활용한다.
변환 시간 스케일링 기법에 대해 이해하기 위해서는 그 전에 알고리즘 ADC에서 각각의 사이클이 가져야 하는 정확도 요구 조건(accuracy requirement)에 대해 이해하여야 한다.
도 2는 알고리즘 아날로그 디지털 변환기에서 각각의 사이클(cycle)이 필요로 하는 정확도 요구 조건(accuracy requirement)을 설명하기 위한 도면이다.
예를 들어 도 2와 같이 하나의 알고리즘 ADC가 각각 2-비트(bit)를 출력하는 3개의 사이클로 이루어진다고 가정할 때, 첫 번째 사이클의 MDAC에서 출력된 잔류 전압 값의 정확도(accuracy)는 뒤에 있는 2-비트와 2-비트의 합인 4-비트의 정확도를 가져야 한다.
반면, 두 번째 사이클의 MDAC에서 출력된 잔류 전압 값의 정확도는 2-비트의 정확도만을 요구하게 된다. 따라서 알고리즘 ADC의 경우, 첫 번째 사이클에서 정확도 요구 조건이 가장 엄격하게 요구된다. 각 사이클의 정확도 요구 조건을 충족해야 한다는 것은 결국 각 사이클에서 사용되는 증폭기(op-amp)의 출력 값이 일정 시간 안에 요구되는 정확도까지 정착(settling)해야 한다는 것을 의미한다.
앞서 설명한 바에 의해 알고리즘 ADC에서는 가장 기준이 엄격하게 요구되는 첫 번째 사이클의 정착 요구 조건(settling requirement)에 의해 증폭기가 설계된다. 따라서 같은 증폭기를 첫 번째 사이클부터 마지막 사이클까지 공유해서 사용할 경우 마지막 사이클은 요구되는 정착 요구 조건에 비해 불필요하게 과한 성능(specification)으로 설계될 수밖에 없다. 즉, 이러한 정착 요구 조건이 첫 번째 사이클에 따라 결정된다는 점이 각 사이클의 반복에서 소자를 공유한다는 알고리즘 ADC의 특성이 갖는 약점이다.
한편, 증폭기를 설계할 때 요구되는 정착 요구 조건은 증폭기의 트랜스컨덕턴스(transconductance)에 의해 결정되며, 요구되는 증폭기의 트랜스컨덕턴스를 수식으로 나타내면 다음의 수학식 1과 같다.
Figure 112014127777055-pat00001
여기서 gm은 증폭기의 트랜스컨덕턴스, β는 MDAC의 피드팩 인자(feedback factor), CL은 증폭기의 출력단에 연결되는 로딩 커패시턴스(loading capacitance), n은 뒷쪽 사이클에서 처리해야 하는 해상도, TS는 정착 시간(settling time)을 의미한다. 앞서 설명하였듯이 뒷쪽 사이클에서 처리해야 하는 해상도 n에 의해 증폭기의 gm 값이 결정됨을 알 수 있다. 따라서 뒷쪽 사이클로 갈수록 n이 줄어들기 때문에 요구되는 gm 역시 작아진다.
그러나, 동일한 하드웨어를 공유하며 반복하여 사용하는 알고리즘 ADC의 데이터 변환 특성상 고정된 gm을 바꿀 수는 없다. 따라서 gm이 고정된 상태에서 뒷쪽 사이클로 진행할수록 n과 함께 감소하는 요구되는 정착 시간(required settling time) TS에 맞춰서 증폭기의 증폭 시간을 줄일 필요가 있다. 본 발명의 실시예들이 채택하고 있는 변환 시간 스케일링 기법은 바로 이러한 아이디어에 기초하여 안출된 것이다.
도 3은 알고리즘 아날로그 디지털 변환기에서 사이클의 반복에 따라 최소로 요구되는 정착 시간(settling time)의 변화와 전체 변환 시간을 단축하는 방법을 설명하기 위한 도면으로서, 도 3의 (a)와 (b)는 각각 일반적인 알고리즘 ADC의 타이밍도와 본 발명의 실시예들이 채택하고 있는 변환 시간 스케일링 기법이 적용되었을 때의 타이밍도를 비교하여 도시하였다. 도 3의 타이밍도에서 회색 음영으로 표시된 부분은 매 사이클마다 최소로 요구되는 정착 시간(settling time)을 나타낸다.
도 3의 (a)를 참조하면, 기존의 알고리즘 ADC의 클록 구조에서는 앞 사이클에서 몇 비트가 처리되었는지에 관계없이 각 사이클은 일정하고 동일한 클록 주기를 갖는다. 따라서 N을 변환 사이클 수, T를 각 변환에 소요되는 클록 주기라고 가정했을 때, 총 N·T의 시간이 전체 변환 시간이 된다. 도 3의 (a)에서는 뒷쪽 사이클로 갈수록 실제 필요로 하는 최소의 정착 시간에 대비하여 실제로 변환 과정에 사용되는 시간이 길어서 그만큼 불필요하게 시간이 낭비되고 있음을 알 수 있다.
반면, 변환 시간 스케일링 기법이 적용된 도 3의 (b)를 참조하면, MSB(most significant bit)에 대한 변환이 완료된 후, 최소로 요구되는 정착 시간에 가깝게 매 사이클의 동작 시간, 즉 증폭기의 동작 시간을 감소시킴으로써 전체 ADC의 변환 시간을 기존의 알고리즘 ADC의 전체 변환 시간인 N·T보다 상대적으로 더욱 감소시킬 수 있다.
도 4는 본 발명의 일 실시예에 따른 변환 시간이 스케일링되는 알고리즘 아날로그 디지털 변환기를 도시한 블록도이다.
플래시(flash) ADC(analog-to-digital converter)(10)는, 입력 신호 Vin로부터 선택된 아날로그 신호를 디지털 신호로 변환한다.
MDAC(multiplying digital-to-analog converter)(20)은, 복수 개의 DAC(digital-to-analogue converter)(21), 감산기(22) 및 증폭기(23)로 구성되어, 상기 플래시 ADC(10)로부터 출력되는 디지털 신호를 아날로그 신호로 변환하고, 입력 신호 Vin와 상기 변환된 아날로그 신호와의 차이를 증폭하여 잔류 전압을 생성한다.
특히, 본 발명의 실시예들이 채택하고 있는 알고리즘 아날로그 디지털 변환기는, 상기 MDAC(20)을 통해 잔류 전압을 생성하는 사이클(cycle)을 일정 횟수만큼 반복함으로써 출력 신호를 생성하되, 상기 사이클의 반복 횟수에 따라 변환 시간(conversion time) 및 변환에 사용되는 커패시터의 크기를 동시에 점진적으로 감소시키는 것이 바람직하다. 즉, 단지 변환 시간만을 스케일링하는 것이 아니라, 사이클의 반복 과정에서 A/D 변환에 사용되는 커패시터의 크기 자체를 동적으로 변화시키게 된다. 즉, 본 발명의 실시예들은 변환 시간의 스케일링하며, 이와 동시에 변환을 위한 소자(커패시터)의 크기 또한 스케일링하는 특징을 갖는다.
이를 위해, 상기 MDAC(20)은, 사이클을 반복할수록 상기 증폭기의 동작 시간을 점진적으로 감소시킨다. 특히, 상기 MDAC(20)은, 각각의 사이클마다 MSB(most significant bit)에 대한 변환이 완료된 후 증폭기(23)의 동작 시간을 정착 시간(settling time)의 최소 요구값까지 감소시키는 것이 바람직하다.
또한, 상기 복수 개의 DAC(21)은, 각각 크기가 서로 다른 복수 개의 샘플링 커패시터 배열(sampling capacitor array)로 구성된다. 특히, 상기 MDAC(20)은, 사이클을 반복할수록 복수 개의 샘플링 커패시터 배열 중 상대적으로 더 작은 크기의 커패시터 배열을 배치하여 변환을 수행하는 것이 바람직하다.
도 5는 본 발명의 일 실시예에 따른 도 4의 알고리즘 아날로그 디지털 변환기의 구조 및 그에 따른 타이밍도를 예시한 도면이다. 도 5를 참조하면, 변환 시간 스케일링 기법을 적용하였으며, 각각의 MDAC(20)마다 개별적인 샘플링 캐패시터 배열(sampling capacitor array)을 배치함으로서 그 효율을 극대화하였다.
도 5에 예시된 타이밍도를 참조하면, 첫 번째 MDAC의 경우 샘플링 주기 대비 1/2의 시간 동안 증폭 시간(amplifying phase)을 가졌고, 두 번째 MDAC의 경우 샘플링 주기 대비 1/4 시간 동안, 세 번째 MDAC과 네 번째 MDAC의 경우 샘플링 주기 대비 1/8 시간 동안 증폭 시간을 가졌다. 이로써 전체 변환 시간을 기존 대비 반으로 줄일 수 있었다.
도 6은 본 발명의 일 실시예에 따른 도 5의 알고리즘 아날로그 디지털 변환기에서 MDAC(20)의 구조를 보다 구체적으로 도시한 도면이다.
알고리즘 ADC에서 커패시터의 사이즈는 kT/C 잡음(noise)과 소자 정합(device matching)에 의해 결정된다. 커패시터의 사이즈가 클수록 kT/C 잡음은 작아지고 공정에서 발생하는 커패시터끼리의 부정합(mismatch)이 줄어들어 더 높은 정확도를 만족하게 된다. 기존의 알고리즘 ADC의 경우, 첫 번째 사이클의 정확도를 만족하는 크기를 가진 커패시터를 모든 사이클에서 동일하게 공유하여 사용하였는데 반해, 본 발명의 실시예들이 제안하는 알고리즘 ADC에서는 뒷쪽의 사이클로 갈수록 줄어드는 정확도와 함께 크기가 작아지는 개별적인 커패시터 배열을 배치하였다.
이를 통해 얻을 수 있는 이득은 다음과 같다.
앞서 기술한 수학식 1을 통해 확인할 수 있듯이, CL/TS에 비례하여 증폭기의 사양이 결정된다. 따라서 동일한 증폭기를 모든 사이클에서 사용할 때 각 사이클마다 로딩 커패시턴스 CL, 즉 뒷쪽 사이클 기준으로 샘플링할 때 사용하는 샘플링 커패시턴스가 작아지면 그에 비례하여 요구되는 정착 시간 TS를 기존 대비 더욱 감소시킬 수 있다.
변환 시간 스케일링 기법이 적용되지 않은 기존의 알고리즘 ADC에서는 매 사이클에 항상 같은 주기의 클록 시간이 배정되기 때문에 굳이 각각의 사이클에 크기가 다른 샘플링 커패시터 배열을 배치할 필요가 없지만, 본 발명의 실시예들이 제안하고 있는 바와 같이, 변환 시간 스케일링 기법을 적용함과 동시에 반복 변환 과정에서 뒷쪽 사이클로 갈수록 그 크기가 작아지는 샘플링 커패시터 배열이 배치될 경우 각 사이클의 시간을 더욱 줄일 수 있기 때문에 그 효과를 극대화할 수 있다.
나아가, 본 발명의 실시예들이 제안하는 구조에서는 도 6과 같이 뒷쪽 사이클로 갈수록 완화되는 kT/C 잡음과 소자 정합 요구 조건에 맞춰서 각 사이클마다 그 크기가 작아지는 개별적인 커패시터 배열을 배치함으로서 기존의 변환 시간 스케일링 기법에 대비하여 그 효율을 극대화하였다.
요약하건대, 본 발명의 실시예들이 채택하고 있는 알고리즘 ADC에서, 하나의 단(stage)에 관한 A/D 변환을 처리하여 다음 단으로 넘겨주는 MDAC(20)은, 사이클을 반복할수록 사이클마다 요구되는 정착 시간의 감소에 따라 상기 정착 시간에 비례하여 감소된 크기의 샘플링 커패시터 배열을 선택하는 것이 바람직하다. 또한, 이러한 커패시터의 크기는 잡음(noise) 및 비트 정확도(bit accuracy)에 반비례하며, 상기 MDAC(20)은 사이클을 반복할수록 사이클마다 요구되는 비트 정확도의 감소에 따라 감소된 크기의 샘플링 커패시터 배열을 선택하는 것이 바람직하다.
도 7은 본 발명의 일 실시예에 따른 변환 시간이 스케일링되는 알고리즘 아날로그 디지털 변환 방법을 도시한 흐름도로서, 다음과 같은 과정을 포함한다. 각 과정의 동작은 앞서 도 4 내지 도 6을 통해 설명한 각 소자의 동작에 대응하므로, 설명의 중복을 피하기 위해 여기서는 순차적인 연산 과정을 중심으로 그 구성을 약술하도록 한다. 이러한 신호 변환 과정은, 복수 개의 DAC(digital-to-analogue converter), 감산기 및 증폭기로 구성되는 MDAC(multiplying digital-to-analog converter)을 구비하는 알고리즘(algorithmic) 아날로그 디지털 변환기에 기반하여 이루어지게 된다.
S710 단계에서는, 플래시(flash) ADC(analog-to-digital converter)를 이용하여 입력 신호로부터 선택된 아날로그 신호를 디지털 신호로 변환한다.
S720 단계에서는, 복수 개의 DAC(digital-to-analogue converter)을 이용하여 상기 플래시 ADC으로부터 출력되는 디지털 신호를 아날로그 신호로 변환한다.
S730 단계에서는, 감산기를 이용하여 입력 신호와 상기 변환된 아날로그 신호와의 차이를 산출하고, 증폭기를 이용하여 상기 산출된 차이를 증폭하여 잔류 전압을 생성한다. 이를 통해 하나의 단(stage)의 변환 과정이 완료된다.
S740 단계에서는, 상기 MDAC을 통해 잔류 전압을 생성하는 사이클(cycle)을 일정 횟수만큼 반복함으로써 출력 신호를 생성하되, 상기 사이클의 반복 횟수에 따라 변환 시간(conversion time) 및 변환에 사용되는 커패시터의 크기를 동시에 점진적으로 감소시키게 된다.
여기서, 상기 MDAC은, 사이클을 반복할수록 상기 증폭기의 동작 시간을 점진적으로 감소시킨다. 특히, 상기 MDAC은, 각각의 사이클마다 MSB(most significant bit)에 대한 변환이 완료된 후 상기 증폭기의 동작 시간을 정착 시간(settling time)의 최소 요구값까지 감소시키는 것이 바람직하다.
또한, 상기 복수 개의 DAC은, 각각 크기가 서로 다른 복수 개의 샘플링 커패시터 배열(sampling capacitor array)로 구성될 수 있다. 여기서, 상기 MDAC은, 사이클을 반복할수록 상기 복수 개의 샘플링 커패시터 배열 중 상대적으로 더 작은 크기의 커패시터 배열을 배치하여 변환을 수행할 수 있으며, 사이클을 반복할수록 사이클마다 요구되는 정착 시간의 감소에 따라 상기 정착 시간에 비례하여 감소된 크기의 샘플링 커패시터 배열을 선택하는 것이 바람직하다.
한편, 상기 커패시터의 크기는 잡음(noise) 및 비트 정확도(bit accuracy)에 반비례하며, 상기 MDAC은 사이클을 반복할수록 사이클마다 요구되는 비트 정확도의 감소에 따라 감소된 크기의 샘플링 커패시터 배열을 선택함으로써 성능 향상을 도모할 수 있다.
이제, S750 단계에서는, 최종적으로 사이클의 반복을 통해 출력 신호를 생성한다.
기존 알고리즘 구조의 A/D 변환기의 경우 동일한 증폭기가 동일한 시간 주기 동안 반복하여 사용되므로 뒷쪽 사이클로 갈수록 필요 이상의 고성능의 증폭기가 활용되어 시간과 성능의 낭비가 존재하였다.
이에 반해, 상기된 본 발명의 실시예들에 따르면, 파이프라인 처리 과정의 뒷쪽 사이클로 진행할수록 증폭기가 동작하는 시간을 감소시킴으로써 동일한 변환 속도 조건에서 소비되는 전력을 감소시킬 수 있을 뿐만 아니라, 사이클이 진행될수록 완화되는 kT/C 잡음과 소자 정합 조건에 따라 각 사이클마다 사이즈가 스케일링되는 개별적인 커패시터 배열을 사용함으로써 증폭기의 동작 효율을 극대화할 수 있다.
이상에서 본 발명에 대하여 그 다양한 실시예들을 중심으로 살펴보았다. 본 발명에 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다. 그러므로 개시된 실시예들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 본 발명의 범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.
110 : S/H 회로
120 : 부-ADC
130 : DAC
140 : 감산기
150 : 증폭기
10 : 플래시 ADC
20 : MDAC
21 : DAC
22 : 감산기
23 : 증폭기

Claims (14)

  1. 입력 신호로부터 선택된 아날로그 신호를 디지털 신호로 변환하는 플래시(flash) ADC(analog-to-digital converter); 및
    복수 개의 DAC(digital-to-analogue converter), 감산기 및 증폭기로 구성되어, 상기 플래시 ADC으로부터 출력되는 디지털 신호를 아날로그 신호로 변환하고, 입력 신호와 상기 변환된 아날로그 신호와의 차이를 증폭하여 잔류 전압을 생성하는 MDAC(multiplying digital-to-analog converter);을 포함하며,
    상기 MDAC을 통해 잔류 전압을 생성하는 사이클(cycle)을 소정 횟수만큼 반복함으로써 출력 신호를 생성하되, 상기 MDAC은 사이클을 반복할수록 상기 증폭기의 동작 시간을 점진적으로 감소시킴으로써 상기 사이클의 반복 횟수에 따라 변환 시간(conversion time) 및 변환에 사용되는 커패시터의 크기를 동시에 점진적으로 감소시키는 것을 특징으로 하는 알고리즘(algorithmic) 아날로그 디지털 변환기.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 MDAC은,
    각각의 사이클마다 MSB(most significant bit)에 대한 변환이 완료된 후 상기 증폭기의 동작 시간을 정착 시간(settling time)의 최소 요구값까지 감소시키는 것을 특징으로 하는 알고리즘 아날로그 디지털 변환기.
  4. 제 1 항에 있어서,
    상기 복수 개의 DAC은,
    각각 크기가 서로 다른 복수 개의 샘플링 커패시터 배열(sampling capacitor array)로 구성되는 것을 특징으로 하는 알고리즘 아날로그 디지털 변환기.
  5. 제 4 항에 있어서,
    상기 MDAC은,
    사이클을 반복할수록 상기 복수 개의 샘플링 커패시터 배열 중 상대적으로 더 작은 크기의 커패시터 배열을 배치하여 변환을 수행하는 것을 특징으로 하는 알고리즘 아날로그 디지털 변환기.
  6. 제 4 항에 있어서,
    상기 MDAC은,
    사이클을 반복할수록 사이클마다 요구되는 정착 시간의 감소에 따라 상기 정착 시간에 비례하여 감소된 크기의 샘플링 커패시터 배열을 선택하는 것을 특징으로 하는 알고리즘 아날로그 디지털 변환기.
  7. 제 4 항에 있어서
    상기 커패시터의 크기는 잡음(noise) 및 비트 정확도(bit accuracy)에 반비례하며,
    상기 MDAC은 사이클을 반복할수록 사이클마다 요구되는 비트 정확도의 감소에 따라 감소된 크기의 샘플링 커패시터 배열을 선택하는 것을 특징으로 하는 알고리즘 아날로그 디지털 변환기.
  8. 복수 개의 DAC(digital-to-analogue converter), 감산기 및 증폭기로 구성되는 MDAC(multiplying digital-to-analog converter)을 구비하는 알고리즘(algorithmic) 아날로그 디지털 변환기가 신호를 변환하는 방법에 있어서,
    플래시(flash) ADC(analog-to-digital converter)를 이용하여 입력 신호로부터 선택된 아날로그 신호를 디지털 신호로 변환하는 단계;
    복수 개의 DAC(digital-to-analogue converter)을 이용하여 상기 플래시 ADC으로부터 출력되는 디지털 신호를 아날로그 신호로 변환하는 단계;
    감산기를 이용하여 입력 신호와 상기 변환된 아날로그 신호와의 차이를 산출하고, 증폭기를 이용하여 상기 산출된 차이를 증폭하여 잔류 전압을 생성하는 단계; 및
    상기 MDAC을 통해 잔류 전압을 생성하는 사이클(cycle)을 소정 횟수만큼 반복함으로써 출력 신호를 생성하되, 상기 MDAC은 사이클을 반복할수록 상기 증폭기의 동작 시간을 점진적으로 감소시킴으로써 상기 사이클의 반복 횟수에 따라 변환 시간(conversion time) 및 변환에 사용되는 커패시터의 크기를 동시에 점진적으로 감소시키는 단계;를 포함하는 알고리즘 아날로그 디지털 변환 방법.
  9. 삭제
  10. 제 8 항에 있어서,
    상기 MDAC은,
    각각의 사이클마다 MSB(most significant bit)에 대한 변환이 완료된 후 상기 증폭기의 동작 시간을 정착 시간(settling time)의 최소 요구값까지 감소시키는 것을 특징으로 하는 알고리즘 아날로그 디지털 변환 방법.
  11. 제 8 항에 있어서,
    상기 복수 개의 DAC은,
    각각 크기가 서로 다른 복수 개의 샘플링 커패시터 배열(sampling capacitor array)로 구성되는 것을 특징으로 하는 알고리즘 아날로그 디지털 변환 방법.
  12. 제 11 항에 있어서,
    상기 MDAC은,
    사이클을 반복할수록 상기 복수 개의 샘플링 커패시터 배열 중 상대적으로 더 작은 크기의 커패시터 배열을 배치하여 변환을 수행하는 것을 특징으로 하는 알고리즘 아날로그 디지털 변환 방법.
  13. 제 11 항에 있어서,
    상기 MDAC은,
    사이클을 반복할수록 사이클마다 요구되는 정착 시간의 감소에 따라 상기 정착 시간에 비례하여 감소된 크기의 샘플링 커패시터 배열을 선택하는 것을 특징으로 하는 알고리즘 아날로그 디지털 변환 방법.
  14. 제 11 항에 있어서
    상기 커패시터의 크기는 잡음(noise) 및 비트 정확도(bit accuracy)에 반비례하며,
    상기 MDAC은 사이클을 반복할수록 사이클마다 요구되는 비트 정확도의 감소에 따라 감소된 크기의 샘플링 커패시터 배열을 선택하는 것을 특징으로 하는 알고리즘 아날로그 디지털 변환 방법.
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