KR100916307B1 - 알고리즈믹 아날로그 디지털 변환 방법 및 장치 - Google Patents

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Abstract

본 발명은 제1 디지털 신호를 아날로그 신호로 변환하는 DAC(Digital Analog Converter), 상기 DAC로부터 출력되는 신호 및 제1 SHA(Sample and Hold Amplifier)로부터 입력되는 아날로그 신호의 차를 구하는 감산기, 상기 감산된 신호를 증폭하는 증폭기, 상기 제1 SHA의 출력단 및 상기 증폭기의 입력단과 제1 스위치부를 통하여 결합하는 제1 커패시터부, 상기 증폭기의 입력단 및 상기 증폭기의 출력단과 제2 스위치부를 통하여 결합하는 제2 커패시터부 및 상기 증폭기의 입력단 및 상기 증폭기의 출력단과 제3 스위치부를 통하여 결합하는 제3 커패시터부를 포함하는 MDAC(Multiplying-DAC)가 구비된 것을 특징으로 하는 알고리즈믹 아날로그 디지털 변환기를 제공할 수 있다.
알고리즈믹 아날로그 디지털 변환기, MDAC

Description

알고리즈믹 아날로그 디지털 변환 방법 및 장치{Apparatus and Method for algorithmic analog digital converting}
본 발명은 알고리즈믹 아날로그 디지털 변환 방법 및 장치에 관한 것이다.
특히 본 발명은 알고리즈믹 아날로그 디지털 변환기에 포함되는 커패시터를 분리하여 효율적인 아날로그 디지털 변환을 수행하도록 하는 변환 방법 및 장치에 관한 것이다.
본 발명은 정보통신부 및 정보통신연구진흥원의 IT원천기술개발사업의 일환으로 수행한 연구로부터 도출된 것이다[과제관리번호: 2006-S-006-02, 과제명:유비쿼터스 단말용 부품 모듈]
이미지 시스템에서 영상 신호를 처리하기 위해서는 미세한 아날로그 신호를 잡음에 둔감한 디지털 신호로 변환시켜 주어야 하는 바, 이러한 아날로그 신호의 디지털 신호로의 변환은 ADC(Analog Digital Converter)에 의해 수행된다.
센서에서 출력되는 영상 정보는 아주 미세하기 때문에 작은 신호를 구별할 수 있는 고해상도의 ADC가 필요하다. 이미지 시스템뿐만 아니라 이동통신, ADSL( asynchronous digital subscriber loop), IMT-2000, 디지털 캠코더, HDTV 등 통신 및 영상처리 응용 시스템에서도 12비트에서 14비트 수준의 높은 해상도와 수십 MHz 수준의 높은 샘플링 속도를 가지는 고성능의 ADC가 요구되고 있다.
공지의 다양한 종래 ADC 구조 중에서 칩면적과 전력소모를 최적화하기 위해 알고리즈믹 ADC(Algorithmic Analog-to-Digital Converter)가 널리 사용되고 있었다.
그러나 종래의 알고리즈믹 ADC는 SHA(Sample and hold Amplifier)와 MDAC(Multiplying Digital Analog Converter)에서 커패시터 공유의 문제로 인하여 SHA의 동작속도에 문제가 있어왔다.
본 발명은 알고리즈믹 아날로그 디지털 변환 방법 및 장치를 제공하는 것을 목적으로 한다.
또한 본 발명은, 알고리즈믹 아날로그 디지털 변환 장치에서, SHA의 홀딩 유지시간을 증가시켜 대역폭을 자유롭게 하여 효율적인 ADC 변환 작업을 수행하도록 하는 것을 목적으로 한다.
또한 본 발명은 클록의 분주를 변화시켜 알고리즈믹 디지털 아날로그 변화 장치에서 소모되는 전력을 감소시키는 것을 목적으로 한다.
상술한 목적들을 달성하기 위하여, 본 발명의 일 측면에 따르면, 제1 디지털 신호를 아날로그 신호로 변환하는 DAC(Digital Analog Converter), 상기 DAC로부터 출력되는 신호 및 제1 SHA(Sample and Hold Amplifier)로부터 입력되는 아날로그 신호의 차를 구하는 감산기, 상기 감산된 신호를 증폭하는 증폭기, 상기 제1 SHA의 출력단 및 상기 증폭기의 입력단과 제1 스위치부를 통하여 결합하는 제1 커패시터부, 상기 증폭기의 입력단 및 상기 증폭기의 출력단과 제2 스위치부를 통하여 결합하는 제2 커패시터부 및 상기 증폭기의 입력단 및 상기 증폭기의 출력단과 제3 스위치부를 통하여 결합하는 제3 커패시터부를 포함하는 MDAC(Multiplying-DAC)가 구비된 것을 특징으로 하는 알고리즈믹 아날로그 디지털 변환기을 제공할 수 있다.
바람직한 실시예에 있어서, 상기 제1 SHA는 아날로그 신호를 수신하여 샘플링 및 홀딩하여 출력하는 것을 특징으로 할 수 있다. 또한, 상기 MDAC로부터 출력되는 아날로그 신호를 디지털 신호로 변환하여 상기 MDAC로 제1 디지털 신호를 출력하는 적어도 하나의 플래시 ADC(Analog Digital Converter)를 더 포함하는 것을 특징으로 할 수 있다.
또한, 상기 MDAC는 외부로부터 상기 MDAC로 입력되는 아날로그 신호를 샘플링 및 홀딩하는 제2 SHA를 더 포함하는 것을 특징으로 할 수 있다. 또한, 상기 플래시 ADC로부터 출력되는 신호들을 수신하여 오류를 보정하는 디지털 보정 회로를 더 포함하는 것을 특징으로 할 수 있다. 또한, 상기 제1 스위치부, 제2 스위치부 및 제3 스위치부는 외부로부터 수신되는 클록 신호에 상응하여 동작하는 것을 특징으로 할 수 있다. 또한, 상기 각 스위치에 클록 신호를 제공하는 클록 발생부를 더 포함하는 것을 특징으로 할 수 있다. 또한, 상기 클록 발생부는 PLL 회로를 이용하여 클록을 발생시키고, 적어도 하나의 분주기를 이용하여 각 스위치에 상응하는 클록을 분주하는 것을 특징으로 할 수 있다.
본 발명의 다른 일 측면을 참조하면, a.아날로그 신호를 입력받아 SHA에서 샘플링하고 제1 커패시터부에서 저장하는 단계, b. 상기 제1 커패시터부에 저장된 신호를 증폭기로 입력하여 상기 증폭기에서 증폭한 신호를 제2 커패시터부에서 저장하는 단계, c.상기 제2 커패시터부에 저장된 신호를 상기증폭기로 입력하여 상기 증폭기에서 증폭한 신호를 제3 커패시터부에서 저장하고 플래시 ADC로 출력하는 단 계, d. 상기 플래시 ADC로부터 수신되는 신호 및 상기 제3 커패시터부에 저장된 신호를 감산하여 다시 제3 커패시터부에 저장하는 단계, e. 상기 제3 커패시터부에 저장된 신호를 상기 증폭기로 입력하여 상기 증폭기에서 증폭한 출력을 제2 커패시터부에서 저장하고 플래시 ADC로 출력하는 단계, f. 상기 플래시 ADC로부터 수신되는 신호 및 상기 제2 커패시터부에 저장된 신호를 감산하여 다시 제2 커패시터부에 저장하는 단계 및 g. 상기 제2 커패시터부에 저장된 신호를 상기 증폭기로 입력하여 상기 증폭기에서 증폭한 출력을 제3 커패시터부에서 저장하고 플래시 ADC로 출력하는 단계를 포함하는 알고리즈믹 아날로그 디지털 변환 방법을 제공할 수 있다.
바람직한 실시예에 있어서, 상기 e 단계 내지 g 단계는 디지털 해상도에 상응하여 반복적으로 수행하는 것을 더 포함할 수 있다. 또한, 상기 e 단계 내지 g 단계의 반복 주기는 점점 줄어드는 것을 특징으로 할 수 있다. 또한, 상기 e 단계 내지 g 단계의 반복 주기는 PLL 회로를 이용하여 발생시키고 적어도 하나의 분주기를 이용하여 분주한 클록 주기에 상응하는 것을 특징으로 할 수 있다.
또한, 상기 제1 커패시터부는 상기 SHA 및 상기 증폭기의 입력단과 스위치를 통하여 연결되며, 상기 스위치는 외부로부터 수신되는 클록 신호에 의하여 동작하는 것을 특징으로 할 수 있다. 또한, 상기 제2 커패시터부 및 제3 커패시터부는 상기 증폭기의 입력단 및 출력단과 스위치를 통하여 연결되며, 상기 스위치는 외부로부터 수신되는 클록 신호에 의하여 동작하는 것을 특징으로 할 수 있다.
본 발명에 의하면 알고리즈믹 아날로그 디지털 변환 방법 및 장치를 제공할 수 있다.
또한 본 발명에 의하면, 알고리즈믹 아날로그 디지털 변환 장치에서, SHA의 홀딩 유지시간을 증가시켜 대역폭을 자유롭게 하여 효율적인 ADC 변환 작업을 수행할 수 있다.
또한 본 발명에 의하면, 클록의 분주를 변화시켜 알고리즈믹 디지털 아날로그 변화 장치에서 소모되는 전력을 감소시킬 수 있다.
이하 첨부된 도면을 참조하여 본 발명에 따른 알고리즈믹 아날로그 디지털 변환 방법 및 장치에 대하여 상세히 설명한다.
본 발명에서는 샘플-앤드-홀더(SHA : sample and hold amplifier)는 SHA로 간략히 지칭하고, 다중 디지털 아날로그 변환기(MDAC : Multiplying Digital Analog Converter)는 MDAC로, 아날로그 디지털 변환기(ADC : Analog Digital Converter)는 ADC, 디지털 아날로그 변환기(DAC : Digital Analog Converter)는 DAC로 간단히 지칭하도록 한다.
도 1은 본 발명이 적용되는 알고리즈믹 아날로그 디지털 변환기를 대략적으로 나타낸 구성도이다.
도 1을 참조하면 본 발명이 적용되는 알고리즈믹 아날로그 디지털 변환기는 SHA(101), MDAC(103), 제1, 제2 및 제3 플래시 ADC(105, 107, 109) 및 디지털 보정회로(Digital Error Correction Logic)(111)를 포함한다.
SHA(이하, 제2 SHA라함)(101)는 외부로부터 수신되는 아날로그 신호를 샘플링하고 유지하는 역할을 담당하는 부분이다. 파이프라인 ADC 나 알고리즈믹 ADC에서 필요한 부분이다.
MDAC(103)는 MUX(미도시), SHA(이하, 제1 SHA라함)(미도시), 감산기(미도시), AMP(미도시), DAC(미도시)를 포함하고, 이전 단계의 아날로그 신호와 이번 단계의 디지털 신호의 차이를 구하여, 다음 단계로 증폭하여 넘겨주는 역할을 담당하는 부분이다. 이러한 MDAC(103)의 세부 구성은 도 2에서 설명하도록 한다.
제1, 제2 및 제3 플래시 ADC(Flash ADC)(105, 107, 109)는 빠른 처리 속도 때문에 최근에 가장 많이 사용되고 있는 ADC의 종류이다. 그러나 이러한 플래시 ADC 만으로 회로를 구성할 경우 전력 소모량과 차지하는 면적이 너무 넓어 비현실적이다.
디지털 보정회로(Digital Error Correction Logic)(111)는 상기 플래시 ADC로부터 출력되는 신호들의 오류를 보정하고, n 비트의 디지털 신호를 출력하는 역할을 담당한다.
도 2는 본 발명에 적용되는 MDAC의 내부 구조를 블록도로 나타내는 도면이다.
도 2를 참조하면, 상기 MDAC는 다중화기(MUX : Multiplexer)(201), 제1 SHA(203), 감산기(205), MDAC 증폭기(207) 및 DAC(209)를 포함한다.
다중화기(MUX : Multiplexer)(201)는 외부로부터 MDAC로 수신되는 아날로그 신호와 상기 증폭기(207)로부터 출력되는 신호를 다중화하여 출력하는 역할을 담당 한다.
상기 제1 SHA(203)는 상기 다중화기(201)로부터 수신되는 신호를 수신하여 샘플링하고 홀딩하는 역할을 담당한다. 상기의 제1 SHA(203)는 MDAC내부에서 동작의 안정화를 위해서 포함되는 부분이다.
상기 감산기(205)는 상기 제1 SHA(203)으로부터 수신되는 신호와, 상기 DAC(209)로부터 수신되는 신호를 감산하는 역할을 담당한다. MDAC의 역할이 아날로그 입력 신호와 디지털 변환된 신호와의 차이 값을 증폭하여 되돌리는 역할을 함으로, 이러한 감산기는 제1 SHA(203)으로부터 수신되는 아날로그 신호와 상기 DAC(209)로부터 수신되는 신호의 차이 값을 계산하는 역할을 하는 것이다.
상기 MDAC 증폭기(207)는 상기 감산기에서 감산된 신호를 증폭하여 증폭된 신호를 다시 되돌리는 역할을 담당한다. 이러한 되돌림이 몇 번이나 일어나는지에 따라서 전체적인 ADC 동작의 주기가 결정되며 이에 따라 ADC의 해상도가 결정된다고 할 수 있다.
상기 DAC(209)는 상기 도 1에서 설명된 플래시 ADC에서 출력되는 디지털 신호를 다시 아날로그 신호로 변환하는 역할을 담당한다. 이는 상기 감산기(205)에서 신호를 비교하여 감산하기 위해서 아날로그 값으로 신호를 변환할 필요가 있기 때문이다.
이러한 블록도로 표시되는 MDAC는 기존의 MDAC와 크게 차이가 없어 보이나, 결정적으로 상기 각 부분에서 신호를 저장하는 커패시터들의 구성이 본원 발명에서는 기존 발명과 크게 차이가 난다. 이하의 도면에서 자세하게 설명하겠지만, 기존의 MDAC는 상기 증폭기(207)에서 되먹임 되는 신호와 상기 제1 SHA(203)에서 출력되는 신호를 저장하는 커패시터가 동일한 것이었다면, 본원 발명에서는 증폭기로 입력되는 신호와 출력되는 신호를 저장하는 커패시터와 상기 제1 SHA(203)에서 출력되는 신호를 저장하는 커패시터를 따로 분리하여 효율적인 변환이 가능하도록 하였다.
도 3은 본 발명과 비교되는 기존의 알고리즈믹 ADC 변환을 진행하는 순서를 설명하는 도면이다.
도 3을 참조하면, 우선 아날로그 신호가 수신되면 제2 SHA에서 샘플링 동작을 실행한다(310). 이러한 동작 시에는 제2 SHA에 포함되는 증폭기(301)는 초기화되며, 상기 참조번호 310 도면에서 아날로그 입력단의 커패시터에 의하여 아날로그 입력은 샘플링된다.
그런 다음, 제2 SHA에서 홀딩 동작을 실행하는데(320), 이러한 홀딩 동작 시에 상기 제2 SHA의 증폭기(301)와 입력 신호가 연결되고 출력 신호는 상기 C1 커패시터부(311)에 저장된다.
그런 다음 MDAC 초기 동작 구간에서(330) 상기 신호는 MDAC 동작을 위한 증폭기(303)의 입력으로 연결되는데, 이를 위하여 상기 C1 커패시터부(311)는 스위칭 동작에 의하여 제2 SHA의 증폭기(301)와 결합을 단절하고, MDAC 증폭기(303)와 스위칭되어 연결된다.
이렇게 C1 커패시터부에서 입력되는 신호는 상기 MDAC 증폭기(303)에서 증폭되어 상기 C2 커패시터부(313)로 저장된다. 또한 상기 출력 신호는 외부의 ADC 회 로로 출력되어 ADC 값을 출력하게 된다.
그런 다음 MDAC 커패시터 공유구간에서(340)는 상기 C2 커패시터부(313)에서 저장된 MDAC 증폭기(303)의 출력 신호를 다시 스위칭을 통하여 MDAC 증폭기(303)의 입력 신호를 입력받는데 이때 상기 C2 커패시터(313)는 외부의 ADC로부터 출력되는 신호를 입력으로 받는다. 이때, 상기 C2 커패시터부(313)는 외부의 ADC부와 결합되어 자연스럽게 DAC 역할 및 감산부의 역할도 같이 담당하게 된다. 이렇게 C2 커패시터부(313)에서 출력되는 신호를 다시 입력으로 수신하는 MDAC 증폭기(303)는 그 출력을 다시 C1 커패시터부(311)로 출력하고, 이러한 과정은 미리 결정된 해상도로 ADC 과정이 모두 완료될 때 까지 반복된다.
즉, 상기 MDAC 증폭기(303)의 입력 및 출력 신호를 저장하는 상기 C1 커패시터부(311) 및 C2 커패시터부(313)는 n 비트동안 서로 스위칭되어 입력 및 출력 신호를 저장하게 된다.
이러한 경우, 최초의 제2 SHA의 출력 신호를 저장하는 것도 상기 C1 커패시터부이므로 다음 신호를 수신할 경우 제2 SHA의 홀딩 동작을 시작하기 위해서는 C1 커패시터부(311)에 신호가 저장되지 않아야 하는데, 상기와 같은 순서로 동작하는 경우에는 C1 커패시터부(311)에 신호가 저장되지 않기 위해서는 모든 ADC 동작이 끝나야하므로, 효율적인 연속 동작이 발생하기 힘들다는 단점이 존재하였다.
도 4는 본 발명에 따른 알고리즈믹 ADC 변환을 진행하는 순서를 설명하는 도면이다.
도 4를 참조하면, 우선 아날로그 신호가 수신되면 제2 SHA에서 샘플링 동작을 실행한다(410). 이러한 동작 시에는 제2 SHA에 포함되는 증폭기(401)는 초기화되며, 상기 참조번호 410 도면에서 아날로그 입력단의 커패시터에 의하여 아날로그 입력은 샘플링된다.
그런 다음, 제2 SHA에서 홀딩 동작을 실행하는데(420), 이러한 홀딩 동작 시에 상기 제2 SHA의 증폭기(401)와 입력 신호가 연결되고 출력 신호는 상기 C1 커패시터부(411)에 저장된다.
그런 다음 MDAC 초기 동작 구간에서(430) 상기 신호는 MDAC 동작을 위한 증폭기(403)의 입력으로 연결되는데, 이를 위하여 상기 C1 커패시터부(411)는 스위칭 동작에 의하여 제2 SHA의 증폭기(401)와 결합을 단절하고, MDAC 증폭기(403)와 스위칭되어 연결된다.
이렇게 C1 커패시터부(411)에서 입력되는 신호는 상기 MDAC 증폭기(404)에서 증폭되어 상기 C2 커패시터부(413)로 저장된다. 또한 상기 출력 신호는 외부의 ADC 회로로 출력되어 ADC 값을 출력하게 된다.
그런 다음 MDAC 커패시터 공유구간에서(440)는 상기 C2 커패시터부(413)에서 저장된 MDAC 증폭기(403)의 출력 신호를 다시 스위칭을 통하여 MDAC 증폭기(403)의 입력 신호로 입력받는데 이때 상기 C2 커패시터(413)는 외부의 ADC로부터 출력되는 신호를 입력으로 받는다. 이때, 상기 C2 커패시터부(413)는 외부의 ADC부와 결합되어 자연스럽게 DAC 역할 및 감산부의 역할도 같이 담당하게 된다. 이렇게 C2 커패시터부(413)에서 출력되는 신호를 다시 입력으로 수신하는 MDAC 증폭기(403)는 그 출력을 C3 커패시터부(415)로 출력한다.
즉, 기존의 방식과 달리 MDAC 커패시터 공유 구간(440)에서 최초의 MDAC 증폭기(403)의 출력 신호를 저장하는 것은 새로운 C3 커패시터부(415)이다.
그런 다음 상기 C2 커패시터부(413)와 C3 커패시터부(415)의 동작은 기존의 방식과 마찬가지로 미리 결정된 해상도로 ADC 과정이 모두 완료될 때 까지 반복된다.
이러한 경우, 최초의 제2 SHA의 출력 신호를 저장하는 C1 커패시터부(411)와 상기 MDAC　공유 동작을 수행하는 C2 및 C3 커패시터부(413, 415)는 서로 독립적으로 분리되어 있기 때문에, 상기MDAC 공유 동작을 수행하는 동안에도 상기 제2 SHA 증폭기(401)는 입력 신호를 받아 홀딩 동작(420)을 수행하여 출력을 저장할 수 있게 된다. 따라서 기존의 방식과는 다르게 효율적인 연속 동작을 수행할 수 있게 된다.
특히 이러한 구조를 구현하는 경우에, 상기 C2 커패시터부(413)와 C3 커패시터부(415)의 커패시터 값을 출력 비트 수에 따라 가변시킬 수 있어 전체적인 ADC의 소모 전력을 최소화 할 수 있다.
도 5는 본 발명의 바람직한 일 실시예에 따른 알고리즈믹 ADC의 회로 구성을 개략적으로 나타낸 도면이다.
도 5를 참조하면, 상기 도면은 MDAC 부분을 집중하여 나타낸 도면으로, 외부로부터 입력되는 아날로그 신호(Vin)는 상기 제2 SHA 증폭기(501) 및 커패시터(Cs)에서 샘플링 및 홀딩되고, 이렇게 홀딩된 신호는 제1 스위치부(511)의 스위칭 동작에 의하여 제1 커패시터부(505)로 입력된다. 이후 MDAC 증폭기(503)로 스위칭되어 입력되는 제1 커패시터부(505)의 신호는 다시 제2 스위치부(513)의 스위칭 동작에 따라서 제2 커패시터부(507)로 입력되고 다시 제3 스위치부(515)의 동작에 따라 출력은 제3 커패시터부(509)로 입력된다. 그런 다음 다시 제2 커패시터부(507) 및 제3 커패시터부(509)는 제2 스위치부(513) 및 제3 스위치부(515)의 동작에 따라 상기 MDAC 증폭기(503)의 입력 및 출력으로 연결되어 n 비트의 ADC 동작을 수행하게 되다. 이 때 각 플래시 ADC(521, 523, 525)에서 입력되는 신호는 각 스위치부의 스위칭 동작에 따라서 각 커패시터부(505, 507, 509)에 입력되고, 이러한 동작에 의하여 자연스럽게 아날로그 디지털 변환 및 감산작용이 진행된다.
각 커패시터부는 각 비트의 출력 결과가 나올 때마다 디지털 보정 회로(527)로 그 결과를 출력하고 디지털 보정 회로(527)는 그 결과를 모두 저장하여 오류를 보정하고 완성된 n 비트의 ADC 결과를 외부로 출력한다.
또한, 각 스위치부의 동작을 진행시키기 위한 클록을 클록 발생기(531)에서 발생하며 상기 발생된 기준 클록에 따라서 각 스위치부에 정확한 동작 시점을 제공하기 위하여 클록 분주기(529)에서 기준 클록을 분주하게 된다.
도 6은 본 발명에 따른 커패시터 공유 동작과 기존의 커패시터 공유 동작을 비교한 표이다.
도 6을 참조하면, 우선 참조 번호 600의 타이밍은 ADC 한 동작 동안의 기준 클록 신호를 나타내는 타이밍도이다. 이때 초기 동작구간(601)은 상기 도 3 및 도 4에서 MDAC 초기 동작구간을 말한다. 또한 커패시터 공유 구간(603)은 도3 및 도 4에서의 MDAC 커패시터 공유구간을 의미한다.
이 때 기존의 커패시터 공유 동작의 타이밍은 참조 번호 610 표에서 확인할 수 있는 바와 같이, 제2 SHA의 C1 커패시터의 홀딩 동작은 구간 6에서만 가능하다. C1 커패시터는 MDAC 공유 구간에서 입력 및 출력 커패시터로 같이 동작하기 때문에 MDAC 공유 구간에서는 제2 SHA 신호를 저장할 수 없기 때문이다.
이에 비하여, 본 발명에 따른 커패시터 공유 동작의 타이밍은 참조 번호 620에서 확인할 수 있는 바와 같이 구간 1의 초기 동작 구간을 제외하고는 모든 구간에서 제2 SHA의 홀딩 신호를 저장할 수 있다. 본원 발명에서 제2 SHA의 홀딩 신호를 수신하는 C1 커패시터부는 MDAC 커패시터 공유 구간에서 사용되지 않기 때문이다.
이렇게 C1 커패시터부가 MDAC 공유 구간에서 사용되지 않는 경우에 제2 SHA 홀딩 신호를 수신할 수 있는 여유 시간 많아져 제2 SHA의 동작 속도를 상승 시킬 수 있는 장점이 존재하며, 또한, 제2 SHA와 MDAC 동작에서 커패시터를 공유함으로서 커패시터의 크기를 줄일 수 없었던 문제를 해결하여, 소모 전력을 줄일 수 있게 된다.
즉, 제2 SHA의 대역폭은
Figure 112009022126422-pat00001
과 같은 수식으로 결정될 수 있는데 여기서 제2 SHA의 출력 신호의 정착시간은 기존의 MDAC에서는 구간 6이내에 처리되어야 하여 상기 수식의 tsettling 시간이 줄어들어 대역폭이 넓어야 했다면, 본원 발명에서 제2 SHA의 출력 신호의 정착 시간은 기존의 정착시간에 비하여 매우 길어서, 대역폭이 자유롭다.
또한, MDAC의 입출력 단의 커패시터 크기는 커패시터 잡음지수와 양자화 잡음과의 관계에 의해서 결정되는데, 이는 전체 ADC 변환 과정에서 세부 변환주기가 진행되면 될수록 MDAC의 출력 단 커패시터의 값이 작아질 수 있다는 것을 의미한다. 예를 들어 12비트의 알고리즈믹 아날로그 디지털 신호변환기가 있고 2비트씩 총 6개의 세부 변환주기에 걸쳐 디지털 값을 변환한다고 하면, MDAC의 출력단은 변환과정이 일어남에 따라서 10비트, 8비트, 6비트와 같이 2비트씩 샘플링에 고려해야 할 해상도 값이 감소하게 되므로 점점 작은 크기의 커패시터 값만이 요구될 수 있다는 의미이다.
따라서 하위 변환구간으로 갈수록 MDAC의 출력단에 연결되는 커패시터가 작아져도 되므로, 증폭기의 대역폭과 커패시터의 크기의 반비례 관계에 의하여 증폭기의 대역폭은 증가하게 되고 결국 출력단에 신호의 정착시간이 빨라질 수 있어, 하위 변환구간으로 갈수록 변환속도가 향상될 수 있음을 의미한다.
결국, 본 발명에 의한 커패시터부의 분리에 의하여, 기존의 제2 SHA와 공유하는 경우에는 사용하기 힘들었던 세부 변환 단계에 따라 동작시간을 다르게 하는 것이 가능하게 되어 전력소모를 줄일 수 있게 된다.
도 7은 본 발명에 적용되는 클록 분주 장치의 회로구성을 나타내는 도면이며, 도 8은 상기 도7의 회로에서 발생되는 클록을 나타내는 타이밍도이다.
상기 도 7을 참조하면, 외부의 클록 발생장치로부터 클록이 유입되면 상기 PLL(Phase-locked-loop)(710)회로를 통하여 외부에서 입력되는 클록에 비하여 n 배되는 클록을 생성한다. 도 8에서는 n 값이 6인 경우의 예시를 나타내었으며 그 출력 값은 도 7의 FC(711) 노드에서 검출할 수 있다.
그런 다음, 상기 n 배 한 클록 신호를 1/3 분주 회로(703) 및 1/2 분주 회로(705)를 통하여 분주 시킨다. 이렇게 분주 시킨 값은 DIV2 노드(713), DIV3 노드(715)에서 각각 검출할 수 있다. 또한 상기 1/3 분주 된 신호는 다시 1/2 분주 회로(707)를 다시 거치는데 이러한 경우 1/6 분주된 신호가 출력되게 된다. 이러한 출력은 DIV6 노드(717)에서 확인 할 수 있다.
이렇게 분주된 상기 도 7의 회로에서 확인할 수 있는바와 같이 스위치와 버퍼 등을 이용하여 본 발명의 커패시터 단에 적절하도록 각 신호들을 각각 모두 합성하면 마지막 CK(719) 신호가 출력된다.
이러한 CK 클록 신호는 도 8에서 확인할 수 있는 바와 같이 초기 세부 변환 주기에서는 넓은 주기를 가지다가, 세부 변환이 진행될수록 점점 더 짧은 주기를 가지게 된다. 따라서 기존의 방식과는 달리 세부 변환 주기가 진행될수록 점점 짧은 주기의 클록을 제공할 수 있게 되어, 커패시터에서 소모하는 전력이 줄어들 수 있다.
본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 물론이다.
도 1은 본 발명이 적용되는 알고리즈믹 아날로그 디지털 변환기를 대략적으로 나타낸 구성도.
도 2는 본 발명에 적용되는 MDAC의 내부 구조를 블록도로 나타내는 도면.
도 3은 본 발명과 비교되는 기존의 알고리즈믹 ADC 변환을 진행하는 순서를 설명하는 도면.
도 4는 본 발명에 따른 알고리즈믹 ADC 변환을 진행하는 순서를 설명하는 도면.
도 5는 본 발명의 바람직한 일 실시예에 따른 알고리즈믹 ADC의 회로 구성을 개략적으로 나타낸 도면.
도 6은 본 발명에 따른 커패시터 공유 동작과 기존의 커패시터 공유 동작을 비교한 표.
도 7은 본 발명에 적용되는 클록 분주 장치의 회로구성을 나타내는 도면.
도 8은 상기 도7의 회로에서 발생되는 클록을 나타내는 타이밍도.
<도면의 주요 부분에 대한 부호의 설명>
101 : SHA 103 : MDAC
105 : 제1 플래시 ADC 107 : 제2 플래시 ADC
109 : 제3 플래시 ADC
111 : 디지털 보정회로(Digital Error Correction Logic)

Claims (14)

  1. 제1 디지털 신호를 아날로그 신호로 변환하는 DAC(Digital Analog Converter);
    상기 DAC로부터 출력되는 신호 및 제1 SHA(Sample and Hold Amplifier)로부터 입력되는 아날로그 신호의 차를 구하는 감산기;
    상기 감산기에서 감산된 신호를 증폭하는 증폭기;
    상기 제1 SHA의 출력단 및 상기 증폭기의 입력단과 제1 스위치부를 통하여 결합하는 제1 커패시터부;
    상기 증폭기의 입력단 및 상기 증폭기의 출력단과 제2 스위치부를 통하여 결합하는 제2 커패시터부 및
    상기 증폭기의 입력단 및 상기 증폭기의 출력단과 제3 스위치부를 통하여 결합하는 제3 커패시터부
    를 포함하는 MDAC(Multiplying-DAC)가 구비된 것을 특징으로 하는 알고리즈믹 아날로그 디지털 변환기.
  2. 제1항에 있어서,
    상기 제1 SHA는 아날로그 신호를 수신하여 샘플링 및 홀딩하여 출력하는 것을 특징으로 하는 알고리즈믹 아날로그 디지털 변환기.
  3. 제1항에 있어서,
    상기 MDAC로부터 출력되는 아날로그 신호를 디지털 신호로 변환하여 상기 MDAC로 제1 디지털 신호를 출력하는 적어도 하나의 플래시 ADC(Analog Digital Converter)를 더 포함하는 것을 특징으로 하는 알고리즈믹 아날로그 디지털 변환기.
  4. 제1항에 있어서,
    외부로부터 수신되는 아날로그 신호를 샘플링 및 홀딩하여 상기 MDAC로 출력하는 제2 SHA를 더 포함하는 것을 특징으로 하는 알고리즈믹 아날로그 디지털 변환기.
  5. 제3항에 있어서,
    상기 플래시 ADC로부터 출력되는 신호들을 수신하여 오류를 보정하는 디지털 보정 회로를 더 포함하는 것을 특징으로 하는 알고리즈믹 아날로그 디지털 변환기.
  6. 제1항에 있어서,
    상기 제1 스위치부, 제2 스위치부 및 제3 스위치부는 외부로부터 수신되는 클록 신호에 상응하여 동작하는 것을 특징으로 하는 알고리즈믹 아날로그 디지털 변환기.
  7. 제1항에 있어서,
    상기 각 스위치에 클록 신호를 제공하는 클록 발생부
    를 더 포함하는 것을 특징으로 하는 알고리즈믹 아날로그 디지털 변환기.
  8. 제7항에 있어서,
    상기 클록 발생부는 PLL 회로를 이용하여 클록을 발생시키고, 적어도 하나의 분주기를 이용하여 각 스위치에 상응하는 클록을 분주하는 것을 특징으로 하는 알고리즈믹 아날로그 디지털 변환기.
  9. a.아날로그 신호를 입력받아 SHA에서 샘플링하고 제1 커패시터부에서 저장하는 단계;
    b. 상기 제1 커패시터부에 저장된 신호를 증폭기로 입력하여 상기 증폭기에서 증폭한 신호를 제2 커패시터부에서 저장하는 단계;
    c.상기 제2 커패시터부에 저장된 신호를 상기증폭기로 입력하여 상기 증폭기에서 증폭한 신호를 제3 커패시터부에서 저장하고 플래시 ADC로 출력하는 단계;
    d. 상기 플래시 ADC로부터 수신되는 신호 및 상기 제3 커패시터부에 저장된 신호를 감산하여 다시 제3 커패시터부에 저장하는 단계;
    e. 상기 제3 커패시터부에 저장된 신호를 상기 증폭기로 입력하여 상기 증폭기에서 증폭한 출력을 제2 커패시터부에서 저장하고 플래시 ADC로 출력하는 단계;
    f. 상기 플래시 ADC로부터 수신되는 신호 및 상기 제2 커패시터부에 저장된 신호를 감산하여 다시 제2 커패시터부에 저장하는 단계 및
    g. 상기 제2 커패시터부에 저장된 신호를 상기 증폭기로 입력하여 상기 증폭기에서 증폭한 출력을 제3 커패시터부에서 저장하고 플래시 ADC로 출력하는 단계
    를 포함하는 알고리즈믹 아날로그 디지털 변환 방법.
  10. 제9항에 있어서,
    상기 e 단계 내지 g 단계는 디지털 해상도에 상응하여 반복적으로 수행하는 것을 더 포함하는 알고리즈믹 아날로그 디지털 변환 방법.
  11. 삭제
  12. 제9항에 있어서,
    상기 e 단계 내지 g 단계의 반복 주기는
    PLL 회로를 이용하여 발생시키고 적어도 하나의 분주기를 이용하여 분주한 클록 주기에 상응하며,
    상기 클록 주기가 진행될수록 점점 더 짧은 주기를 가지는 것을 특징으로 하는 알고리즈믹 아날로그 디지털 변환 방법.
  13. 제9항에 있어서,
    상기 제1 커패시터부는 상기 SHA 및 상기 증폭기의 입력단과 스위치를 통하여 연결되며, 상기 스위치는 외부로부터 수신되는 클록 신호에 의하여 동작하는 것을 특징으로 하는 알고리즈믹 아날로그 디지털 변환 방법.
  14. 제9항에 있어서,
    상기 제2 커패시터부 및 제3 커패시터부는 상기 증폭기의 입력단 및 출력단과 스위치를 통하여 연결되며, 상기 스위치는 외부로부터 수신되는 클록 신호에 의하여 동작하는 것을 특징으로 하는 알고리즈믹 아날로그 디지털 변환 방법.
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