CN104604141A - 采样保持电路、a/d转换器、采样保持电路的校准方法以及电路 - Google Patents

采样保持电路、a/d转换器、采样保持电路的校准方法以及电路 Download PDF

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Abstract

在包括MDAC(乘法型DA转换器)的多个stage1～N从属连接而得到的流水线型A/D转换器中，将SPM中的MDAC所包含的增益AMP(12)构成为包括：输出端与下一级的采样电容器CsI+1相连接的作为差动对的MOS晶体管(Mx1和Mx2)；作为与该差动对相连接的负载部的MOS晶体管(My1和My2)；电流源(I3)，其对上述作为差动对的MOS晶体管(Mx1和Mx2)提供电流；以及电流源(I1和I2)，其调整流过作为负载部的MOS晶体管(My1和My2)的电流。

Description

采样保持电路、A/D转换器、采样保持电路的校准方法以及电路
技术领域
本发明涉及一种采样保持电路，更详细地说，涉及一种用于利用运算放大器的放大来对输入信号进行输出转换的电路(例如流水线型A/D转换器、Δ∑A/D转换器等)。
背景技术
作为利用采样保持电路的电路可举出流水线型A/D转换器。作为该流水线型A/D转换器10，例如已知图7示出的电路(例如参照专利文献1)。
如图7所示，该流水线型A/D转换器10是从Stage1至StageN为止N级的单位块100(1)～100(N)级联连接而构成的。
各单位块100(1)～100(N)具有相同结构，因此，在此说明StageI(单位块100(I))的结构。
如图7所示，StageI构成为包括SSH(子采样保持)电路101、SADC(子AD转换器)电路102、DAC(D/A转换器)电路103以及加法器104。
StageI的SSH电路101取入从前级的单位块StageI-1输出的模拟输出信号ResidueI-1。
SADC电路102对由SSH电路101取入的模拟输出信号ResidueI-1进行A/D转换而转换为数字信号DigitalI。作为StageI的输出信号(DigitalI)而输出该数字信号DigitalI。此外，从该SADC电路102输出的数字信号DigitalI与从各Stage1～StageN的SADC电路102输出的数字信号DigitalI一起以规定的规则相加，其结果作为表示A/D转换的结果的数字输出信号而输出。
DAC电路103生成与来自SADC电路102的数字信号DigitalI对应的模拟信号并输出到加法器104。
加法器104将由SSH电路101取入的模拟信号减去由DAC电路103生成的模拟信号，将作为其减法运算结果的模拟信号作为残差信号ResidueI输出到下一级的单位块StageI+1。此时，通过将在加法器104中进行减去所得到的作为残差信号的模拟信号(ResidueI)放大规定倍，能够不提高下一级的单位块StageI+1的要求精度而通过相同的单位块(Stage)结构来进行A/D转换，并实现高精度的A/D转换。
另外，一般，SSH电路101、DAC电路103和加法器104由一个运算放大器与电容器CAP的组合构成。将组合运算放大器与电容器CAP而构成的该电路称为MultipleDAC(MDAC：乘法型数字模拟转换器)105。
图8是表示MDAC 105的一例的概要结构图。
在图8中，(a)示出采样阶段(Sampling Phase)的电路结构，(b)示出保持阶段(Holding Phase)的电路结构。MDAC 105根据转换时钟信号CLK来切换未图示的开关等，由此在采样阶段实现图8的(a)的电路，在保持阶段实现图8的(b)的电路。此外，图8的(a)中的“CsI”的变量I是指构成StageI的Cs。
如图8所示，MDAC 105由相同大小的单位电容并联组合而成的采样电容器CsI、由运算放大器构成的MDAC-AMP 11和存在于MDAC-AMP 11的输入端的寄生电容Cp构成。MDAC 105根据所输入的转换时钟信号CLK进行动作以交替地实现采样阶段(图8的(a))和保持阶段(图8的(b))。
在采样阶段(图8的(a))，将前级的单位块StageI-1的模拟输出信号ResidueI-1充入到采样电容器CsI。即，对采样电容器CsI的一端输入模拟输出信号ResidueI-1，采样电容器CsI的另一端与MDAC-AMP 11的反转输入端子相连接。此时，MDAC-AMP 11的输入端和输出端短路到接地电平。寄生电容Cp也同样地短路到接地电平。
另一方面，在保持阶段(图8的(b))，将MDAC-AMP 11的输出端与反转输入端经由电容Cf进行连接。另外，对于电容Cr，根据从图7的SADC电路102输出的数字信号DigitalI而将构成电容器Cr的多个单位电容分别与“+Vr”、“0”、“-Vr”中的某一个进行连接。即，电容Cr的一端与“+Vr”、“0”、“-Vr”中的某一个进行连接，另一端与MDAC-AMP 11的反转输入端进行连接。
上述电容Cf和电容Cr分别由构成上述采样电容器CsI的多个单位电容中的一部分构成。即，对于采样电容器CsI，在保持阶段，构成采样电容器CsI的单位电容的一部分被用作连接在MDAC-AMP 11的输出端和反转输入端之间的电容Cf，其余的单位电容被用作电容Cr。
此外，在此，说明了将构成采样电容器CsI的多个单位电容的一部分用作电容Cf和电容Cr的情况，但是并不限定于此。例如也可以构成为将构成采样电容器CsI的多个单位电容直接用作电容Cr并另外设置电容Cf。
MDAC-AMP 11的输出与构成下一级的单位块StageI+1的MDAC 105的采样电容器CsI+1相连接，StageI的MDAC-AMP 11的输出作为模拟输出信号ResidueI被输出到下一级的采样电容器CsI+1。另外，MDAC-AMP 11的非反转输入端被维持为接地电平。
此时，当将MDAC-AMP 11的DC(直流)增益设为“a0”时，使用MDAC-AMP 11的输出端的电压Vout，能够用以下式(1)表示MDAC-AMP 11的反转输入端的电压Va。
Va＝-(1/a0)×Vout   ……(1)
例如在与构成电容Cr的单位电容相连接的电压全部为零的情况下，根据采样阶段和保持阶段的电容器中蓄积的电荷守恒定律，以下式(2)成立。
Csl×Vin
＝Cf(Vout-Va)+Cr(O-Va)+Cp(O-Va)
                                        ……(2)
根据上述式(1)和式(2)，能够用以下式(3)表示保持阶段的MDAC-AMP11的输出ResidueI、即MDAC 105的输出Vout。
Vout
＝(Csl/Cf)×{1/(1+1/(a0×f))}×Vin
                                        ……(3)
在此，式(3)中的“a0”如上所述表示MDAC-AMP 11的DC(直流)增益。另外，“f”被称为MDAC-AMP 11的反馈系数，能够使用各电容Cr、Cf、Cp并用以下式(4)表示。
f＝Cf/(Cr+Cf+Cp)   ……(4)
在用式(3)表示的传递函数中，在输入输出特性理想的情况下，能够将式(3)表示为以下式(5)。
Vout＝(Csl/Cf)×Vin   ……(5)
根据式(3)和式(5)可知，为了得到理想的输入输出特性，需要MDAC-AMP 11的DC增益“a0”大到无限大。
实际上，根据所需精度增大DC增益“a0”。
一般，为了提高AMP的DC增益，需要多级化、级联化。因此，难以保持良好的稳定性或者输出振幅受到限制成为问题。
为了解决该问题，作为即使不增大DC增益“a0”也能够得到高增益特性的方法，构思出相加点监控(Summing Point Monitoring)(以下称为SPM)这种方法。
图9的(a)和图9的(b)是用于实现SPM的具体电路的一例，图9的(a)是采样阶段的电路结构，图9的(b)是保持阶段的电路结构。
该电路在用电容Ce1对相加点(Summing Point)的电压Va进行一次Sampling(加法运算)之后，使用AMP的反馈电路，以电容Ce1和Ce2之比制作f′。在此Cp′表示在增益AMP 12的输入端产生的寄生电容。
图9的(c)是用于实现SPM的具体电路的另一例(例如参照非专利文献1)。
该电路在用电容Ce1采样之后通过电容Ce2进行传送。
专利文献1：日本特开2012-60519号公报
非专利文献1：“A 16-bit 250-MS/s IF Sampling Pipelined ADC WithBackground Calibration”，IEEE JOURNAL OF SOLID-STATE CIRCUITS，VOL.45，NO.12，DECEMBER 2010，p.2602-p.2612
发明内容
发明要解决的问题
然而，当这样追加Ce1、Ce2这种新电容时，存在由于该新追加的电容引起的噪声而ADC整体的特性劣化这种问题。
本发明鉴于这种问题，提供一种噪声小的采样保持电路、A/D转换器、采样保持电路的校准方法以及电路。
用于解决问题的方案
本发明的一个方式是一种采样保持电路，具有采样电容器(例如图2的采样电容器CsI)和输入端与该采样电容器相连接的第一放大器(例如图2的MDAC-AMP 11)，并且具备与上述第一放大器相连接的第二放大器(例如图2的增益AMP 12)，其中，该第二放大器具有：差动对(例如图3的MOS晶体管Mx1和Mx2)；负载部(例如图3的MOS晶体管My1和My2)，其与该差动对相连接；以及可变电流部(例如图3的电流源I1～I3)，其对上述差动对和上述负载部中的至少一个提供电流，其中，在保持阶段监视上述第一放大器的输入端处的作为上述采样电容器的连接点的相加点的电压(例如2的(b)的Va)。
可以是，上述第二放大器将上述相加点的电压的监视结果提供给下一级的采样保持电路所包含的采样电容器(例如图2的采样电容器CsI+1)。
可以是，上述差动对的输入端与上述相加点相连接，输出端与上述下一级的采样保持电路所包含的采样电容器相连接。
可以是，上述可变电流部具备：第一可变电流部(例如图3的电流源I3)，其对上述差动对提供电流；以及第二可变电流部(例如图3的电流源I1和I2)，其调整流过上述负载部的电流。
可以是，上述差动对包括第一MOS晶体管和第二MOS晶体管(例如图3的MOS晶体管Mx1和Mx2)。
可以是，上述负载部包括与上述第一MOS晶体管和上述第二MOS晶体管分别级联连接的第三MOS晶体管和第四MOS晶体管(例如图3的MOS晶体管My1和My2)。
可以是，上述第一MOS晶体管至上述第四MOS晶体管由相同种类的MOS晶体管构成。
可以是，上述第一可变电流部包括第五MOS晶体管(例如图4的电流源I3)。
可以是，上述第二可变电流部包括与上述负载部并联连接的第一电流源和第二电流源(例如图4的电流源I1和I2)，该各电流源包括第六MOS晶体管和第七MOS晶体管。
可以是，还具备控制部(例如图5的DAC 23)，该控制部控制上述第一可变电流部的电流和上述第二可变电流部的电流中的至少一个。
本发明的其它方式是一种采样保持电路，其特征在于，具备：第一放大器(例如图2的MDAC-AMP 11)；以及放大部(例如图2的增益AMP 12)，其输入端能够与上述第一放大器的输入端相连接。
可以是，上述放大部为非离散型增益放大器。
可以是，上述放大部为无输出电容的增益放大器。
可以是，上述放大部能够改变增益。
可以是，上述放大部的输出端能够与下一级的采样保持电路所包含的采样电容器(例如图2的采样电容器CsI+1)相连接。
本发明的其它方式是一种A/D转换器(例如图1的流水线型A/D转换器1)，其特征在于，使用上述方式中的任一方式所记载的采样保持电路构成。
本发明的其它方式是一种采样保持电路的校准方法，其特征在于，对随机变量(例如图5的PN)与规定电压(例如图5的Vcal)进行乘法运算，对通过上述乘法运算得到的乘法运算信号与输入信号(例如图5的Vin)进行加法运算，将通过上述加法运算得到的模拟信号(例如图5的Vin(ADC))输入到采样保持电路(例如图5的流水线型A/D转换器1所包含的MDAC 110)，通过上述采样保持电路对通过上述加法运算得到的模拟信号进行模拟数字转换，从由上述采样保持电路输出的数字信号(例如图5的Vout(ADC))中减去相当于上述乘法运算信号的数字信号，对进行相减所得到的结果与上述随机变量进行乘法运算，将乘法运算结果设为错误信号(例如图5的Verr)，调整上述采样保持电路所包含的增益放大器(例如图2的增益AMP 12)的增益以使该错误信号减小。
可以是，在上述增益放大器的增益的调整中，对上述错误信号进行累加，在进行上述累加所得到的值为负值时输出减小上述增益放大器的增益的指令信号，在进行上述累加所得到的值为正值时输出增大上述增益的指令信号，根据上述指令信号调整上述增益。
可以是，上述随机变量包括1或者-1。
可以是，上述规定电压是根据上述采样保持电路所需的输入振幅和/或校准所花的时间而设定的。
本发明的其它方式是一种采样保持电路的校准方法，其特征在于，采样保持电路具有阈值，对用随机变量使上述阈值变动后的上述采样保持电路输入模拟信号，通过上述采样保持电路对上述模拟信号进行模拟数字转换，对从上述采样保持电路输出的数字信号乘以上述随机变量，将乘法运算结果设为错误信号，调整上述采样保持电路所包含的增益放大器的增益以使上述错误信号减小。
本发明的其它方式是一种采样保持电路的校准方法，其特征在于，具备以下步骤：对随机变量与规定电压进行乘法运算；对通过上述乘法运算得到的乘法运算信号与输入信号进行加法运算；将通过上述加法运算得到的模拟信号输入到采样保持电路；通过上述采样保持电路对通过上述加法运算得到的模拟信号进行模拟数字转换；从由上述采样保持电路输出的数字信号中减去相当于上述乘法运算信号的数字信号；对进行相减所得到的结果与上述随机变量进行乘法运算，将乘法运算结果设为错误信号；以及调整步骤，调整上述采样保持电路所包含的增益放大器的增益以使该错误信号减小。
可以是，上述调整步骤具备以下步骤：对上述错误信号进行累加；在进行上述累加所得到的值为负值时输出减小上述增益放大器的增益的指令信号，在进行上述累加所得到的值为正值时输出增大上述增益的指令信号；以及根据上述指令信号调整上述增益。
可以是，上述随机变量包括1或者-1。
可以是，上述规定电压是根据上述采样保持电路所需的输入振幅和/或校准所花的时间而设定的。
本发明的其它方式是一种采样保持电路的校准方法，其特征在于，具备以下步骤：采样保持电路具有阈值，对用随机变量使上述阈值变动后的采样保持电路输入模拟信号；通过上述采样保持电路对上述模拟信号进行模拟数字转换；对从上述采样保持电路输出的数字信号乘以上述随机变量，将乘法运算结果设为错误信号；以及调整上述采样保持电路所包含的增益放大器的增益以使上述错误信号减小。
本发明的其它方式是一种电路，其特征在于，具备：主路径；以及子路径，其输入端能够与上述主路径的输入端相连接，紧接在上述主路径之后对由上述主路径引起的错误进行校正。在此所指的紧接在主路径之后进行校正是指在将主路径的输出传送给下一个电路的部分校正由该主路径引起的错误。
发明的效果
根据本发明的一个方式，即使在第一放大器的增益特性低的情况下，也能够更高精度地进行模拟数字转换，并且不新追加电容就能够实现，因此能够抑制噪声的增加。
另外，能够通过较简单的结构来实现增益放大器，因此能够减少消耗电力，并且能够将第一放大器的增益特性抑制得低、即能够将第一放大器也设为简单的结构，因此能够减小电源电压，能够抑制相应的消耗电力。
附图说明
图1是表示本发明的应用了采样保持电路的流水线型A/D转换器的一例的概要结构图。
图2是表示使用了SPM的乘法型DA转换器的一例的概念图。
图3是表示本发明中的增益AMP的一例的概念图。
图4是表示本发明中的增益AMP的其它例的概念图。
图5是表示进行图2的乘法型DA转换器所包含的增益AMP的调整的电路的一例的概要结构图。
图6是表示本发明的增益AMP的其它例的概念图。
图7是表示流水线型A/D转换器的一例的概要结构图。
图8是表示乘法型DA转换器的一例的概要结构图。
图9是图8的乘法型DA转换器的具体电路的一例。
具体实施方式
以下，说明本发明的实施方式。
图1是表示流水线型A/D转换器(以下称为A/D转换器)1的一例的概念图。在本实施方式中，将本申请的发明中的采样保持电路应用于构成该流水线型A/D转换器1的乘法型DA转换器(以下称为MDAC)110。
A/D转换器1与图7示出的流水线型A/D转换器10相比，不同点在于代替MDAC 105而具备MDAC 110。此外，对具有与图7示出的流水线型A/D转换器10相同功能的结构要素附加相同的附图标记，省略其说明。
MDAC 110为使用了SPM的MDAC。图2示出使用了该SPM的MDAC 110的概念图。
如图2所示，使用了SPM的MDAC 110的特征点在于，对图8示出的通常的MDAC 105使用用于监视被称为相加点(Summing Point)的MDAC-AMP 11的输入端的电压Va的增益放大器、即增益AMP 12。
对于该增益AMP 12，在采样阶段，输入输出端短路到接地电平，在保持阶段，输入端与相加点(Summing Point)相连接，输出端与构成下一级的单位块StageI+1的MDAC 110的采样电容器CsI+1相连接。也就是说，通过交替地重复采样阶段(图2的(a))和保持阶段(图2的(b))，将由增益AMP 12对相加点的电压Va进行放大所得到的信号、即(1/f′)×Va蓄积到下一级的采样电容器CsI+1中。此外，(1/f′)为增益AMP 12的增益。
该图2示出的使用了SPM的MDAC 110中的MDAC-AMP 11的输出Vout(MDAC)与不具有增益AMP 12的图8示出的MDAC 105中的MDAC-AMP11的输出Vout相同，因此能够用上述式(3)至以下式(6)表示。
Vout(MDAC)
＝(Csl/Cf)×{1/(1+1/(a0×f))}×Vin
                                         ……(6)
另一方面，当将增益AMP 12的增益设为1/f′时，能够用以下式(7)表示该增益AMP 12的输出Vout(SPM)。
Vout(SPM)
＝(1/f′)×Va
＝-1/(a0×f′)×Vout(MDAC)   ……(7)
在图2示出的使用了SPM的MADC 110中，MDAC-AMP 11的输出Vout(MDAC)与增益AMP 12的输出Vout(SPM)之差成为该单位块StageI的总输出，因此能够用以下式(8)表示单位块StageI的输出Vout。
Vout
＝Vout(MDAC)-Vout(SPM)
＝Vout(MDAC)+1/(a0×f′)×Vout(MDAC)
＝(Csl/Cf)×{1/(1+1/(a0×f))}
×{1+1/(a0×f′)}×Vin
                                        ……(8)
在此，在“f′”与“f”相等时，能够将式(8)表示为以下式(9)。
Vout＝(Csl/Cf)×Vin   ……(9)
根据式(9)可知，使用了SPM的MADC 110中的单位块StageI的输出Vout不取决于MDAC-AMP 11的DC增益“a0”。即，在DC增益“a0”低的情况下也能够保持高增益特性。
图3是表示构成图1示出的MADC 110的增益AMP 12的一例的概念图。此外，在上述各图中，说明了为了使说明简单而由单端电路构成的情况，但是在图3中说明由全差动电路构成的情况。
在此，在本发明中的流水线型A/D转换器1中，关于Stage1(100(1))，作为MDAC搭载图2示出的使用了SPM的MDAC 110，并且作为其增益AMP 12使用图3示出的增益AMP。关于Stage2～N(100(2)～100(N))，搭载图8示出的不具有增益AMP 12的MDAC 105。
也就是说，在流水线型A/D转换器1中，Stage1(100(1))要求最高的DC增益“a0”。因此，在本实施方式中，关于Stage1(100(1))，作为MDAC搭载图2示出的使用了SPM的MDAC 110，并且作为其增益AMP 12使用图3示出的增益AMP。
此外，并不限定于此，还能够针对全部Stage1～N(100(1)～100(N))或者某多个Stage，作为MDAC搭载图2示出的使用了SPM的MDAC 110，并且作为其增益AMP 12使用图3示出的增益AMP。
返回到图3，如图3所示，本发明中的增益AMP 12构成为具有与相加点相连接的由N沟道型MOS晶体管构成的差动MOS晶体管Mx1和Mx2，并包含与输出相连接的MOS晶体管My1和My2以及电流值可变的电流源I1、I2、I3。MOS晶体管Mx1、Mx2、My1和My2由具有相同功能结构的MOS晶体管构成。
即，如图3所示，串联连接的MOS晶体管My2和Mx2与串联连接的MOS晶体管My1和Mx1在电源VDD与接地GND之间并联连接，并且在MOS晶体管Mx1和Mx2与接地GND之间插入电流源I3。
另外，MOS晶体管My1和Mx1的连接点成为增益AMP 12的一个输出端Pout，并且电流源I1与MOS晶体管My1并联连接。同样地，MOS晶体管My2和Mx2的连接点成为增益AMP 12的另一个输出端Nout，并且电流源I2与MOS晶体管My2并联连接。也就是说，增益AMP 12为非离散型的增益放大器，是不具有开关电容器等的无输出电容的增益放大器。
而且，MOS晶体管Mx2的栅极与增益AMP 12的一个输入端Pin相连接，MOS晶体管Mx1的栅极与增益AMP 12的另一个输入端Nin相连接。这些输入端Pin/Nin相当于图2中的增益AMP 12的输入端，与相加点相连接。
另外，MOS晶体管My1和My2的栅极分别与足以使MOS晶体管进入饱和区域的固定电压Vb1、Vb2相连接。
并且，输出端Pout和Nout相当于图2中的增益AMP 12的输出端，与下一级的采样电容器CsI+1相连接。
当将MOS晶体管Mx1和Mx2的互导分别设为gmx、将MOS晶体管My1和My2的互导分别设为gmy时，能够用以下式(10)表示图3示出的增益AMP 12的增益。
1/f′＝gmx/gmy   ……(10)
在此，MOS晶体管Mx1、Mx2、My1、My2全部由相同种类的MOS晶体管构成且具有相同功能结构。因此，增益AMP 12的特性在于不容易受到工艺偏差的影响。
此外，如图4所示，电流源I1、I2、I3还能够分别由MOS晶体管构成。
当使用MOS晶体管构成电流源I3时，从电源VDD的电源电压至接地GND为止构成由三个MOS晶体管连接而成的简单的放大器，因此能够得到以下效果：在输入输出振幅方面不容易受到电源电压、MOS晶体管的动作点等的限制。
返回到图3，一般，当将MOS晶体管的尺寸设为W/L(W为MOS晶体管的栅极宽度、L为MOS晶体管的栅极长度)、将流过MOS晶体管的电流设为i时，能够用以下式(11)表示MOS晶体管的互导gm。此外，式(11)中的K为依赖于工艺的常数。
gm＝2×{K×(W/L)×i}1/2   ……(11)
即，MOS晶体管的互导gm的值与流过MOS晶体管的电流i的平方根具有比例关系。基于此可知，通过精细地调整电流源I1、I2、I3的电流值来使互导gm的值变化，能够使增益AMP 12的增益1/f′变化。
图5是表示图3示出的具备增益AMP 12的流水线型A/D转换器1中的进行增益AMP 12的增益1/f′的调整的电路的一例的概要结构图。
在图5中，如上所述，流水线型A/D转换器1在图1示出的构成流水线型A/D转换器1的MADC中，在STAGE1中作为MADC搭载图2示出的使用了SPM的MDAC 110，作为其增益AMP 12使用图3示出的增益AMP。
在图3中，增益AMP 12的增益“1/f′”与MDAC 110的反馈系数的倒数“1/f”不同。因此，当设流水线型A/D转换器1的输入输出特性为非线性时，能够如以下式(12)所示那样假设该情况下的输入输出特性。
Vout(ADC)＝(1-α)×Vin(ADC)   ……(12)
能够使用增益AMP 12的增益“1/f′”和MDAC 110的反馈系数的倒数“1/f”来如以下那样表示式(12)中的α。
α＝Cf/Cs×(1/a0)×(1/f-1/f′)……(13)
在此，对由“1”或者“-1”构成的随机变量PN乘以某一电压Vcal而得到的信号PN×Vcal与由模拟信号构成的输入信号Vin进行加法运算，将进行加法运算所得到的模拟信号Vin(ADC)输入到流水线型A/D转换器1。例如根据所需的输入振幅和/或校正所花的时间来设定上述电压Vcal即可。
当在通过流水线型A/D转换器1进行模拟数字转换之后，从流水线型A/D转换器1所输出的相当于模拟信号Vin(ADC)的数字信号Vout(ADC)中减去相当于与输入信号Vin进行加法运算的模拟信号PN×Vcal的数字信号时，能够用以下式(14)表示进行减去所得到的结果，即，输出Vout。
Vout＝Vin-α×(Vin+PN×Vcal)   ……(14)
在此，当将在运算与输入信号Vin相加的模拟信号PN×Vcal时使用的随机变量PN乘以用式(13)表示的输出Vout时，如上所述，随机变量PN为“1”或者“-1”而PN×PN＝1，因此能够用以下式(15)表示。
PN×Vout
＝PN×Vin(1-α)-αVcal   ……(15)
当将输入信号Vin乘以随机变量PN而得到的PN×Vin长期平均化来观察时成为零，因此，结果是，能够将式(15)表示为式(16)。
PN×Vout＝-αVcal   ……(16)
在此，使用累加器(accumulator)21、长期地检测信号PN×Vout(＝-α×Vcal＝Verr)的加减计数器(up/dn counter)22以及DAC(D/A转换器)23来调整构成流水线型A/D转换器1的MDAC 110的增益AMP 12的增益以使Verr(错误信号)成为零。
即，在累加器21中，对所输入的错误信号Verr进行累加，在加减计数器22中，在累加值小于零时，根据式(13)能够视为1/f′大于1/f，因此输出减小增益AMP 12的增益的指令信号。相反，在累加器21中的累加值大于零时，根据式(13)能够视为1/f′小于1/f，因此输出增大增益AMP 12的增益的指令信号。
在DAC 23中，根据加减计数器22的指令信号来调整电流源I1～I3的电流值。例如在减小1/f′的情况下，通过减少电流源I1、I2和I3的电流量来减少MOS晶体管Mx1和Mx2的互导gmx，由此减小1/f′。相反，通过增加电流源I1、I2和I3的电流量来增加MOS晶体管Mx1和Mx2的互导gmx，由此增加1/f′。
如上所述，当调整增益AMP 12的增益时，成为α＝0。
因而，当将α＝0代入到式(14)时，式(14)成为Vout＝Vin。即，等效于对输入信号Vin进行了理想的模拟数字转换。
此外，在图5中，31为对由未图示的随机信号产生电路等产生的随机变量PN与预先设定的电压Vcal进行乘法运算的运算器，32为对向流水线型A/D转换器1输入的输入信号Vin与运算器31的运算结果PN×Vcal进行加法运算并将加法运算结果Vin′输出到流水线型A/D转换器1的加法器，33为对由上述随机信号产生电路等产生的随机变量PN的负值(-PN)与预先设定的电压Vcal进行乘法运算的运算器，34为对运算器33的运算结果-PN×Vcal与流水线型A/D转换器1的输出Vout(ADC)进行加法运算并作为输出Vout而输出的加法器，35为对由上述随机信号产生电路等产生的随机变量PN与从加法器34输出的输出Vout进行乘法运算的运算器。
如上所述，根据本实施方式中的流水线型A/D转换器1，不追加新电容就能够进行准确的模拟数字转换，并且即使MDAC-AMP 11的DC增益“a0”低也能够进行准确的模拟数字转换。因而，能够抑制噪声的增加且实现精度良好的模拟数字转换。
另外，例如与图9的用于实现SPM的电路那样通过对AMP的输出进行反馈来调整增益从而形成增益AMP 12的增益“1/f′”的方法相比，本实施方式中的增益AMP 12如图3所示那样电路结构简单。因此，能够将消耗电力抑制得小。
另外，在MDAC-AMP 11的DC增益“a0”较小的情况下也能够准确地进行模拟数字转换，因此能够将MDAC-AMP 11的DC增益“a0”抑制得小。因此，能够将MDAC-AMP 11的结构也设为简单的结构、即能够使电源电压小，因此还能够进一步抑制消耗电力。
此外，在上述实施方式中，说明了使用N沟道型MOS晶体管构成增益AMP 12的情况，但是还能够使用P沟道型MOS晶体管构成增益AMP 12。在该情况下，如图6所示，构成为包括与相加点相连接的由P沟道型MOS晶体管构成的差动MOS晶体管Mx1和Mx2、与输出相连接的MOS晶体管My1和My2以及电流值可变的电流源I1、I2、I3。此外，MOS晶体管Mx1、Mx2、My1和My2由具有相同功能结构的P沟道型MOS晶体管构成。
即，如图6所示，串联连接的MOS晶体管Mx2和My2与串联连接的MOS晶体管Mx1和My1在电源VDD与接地GND之间并联连接，并且在MOS晶体管Mx1和Mx2与电源VDD之间插入电流源I3。
另外，MOS晶体管Mx1和My1的连接点成为增益AMP 12的一个输出端Pout，并且电流源I1与MOS晶体管My1并联连接。同样地，MOS晶体管Mx2和My2的连接点成为增益AMP 12的另一个输出端Nout，并且电流源I2与MOS晶体管My2并联连接。
而且，MOS晶体管Mx2的栅极与增益AMP 12的一个输入端Pin相连接，MOS晶体管Mx1的栅极与增益AMP 12的另一个输入端Nin相连接。
这些输入端Pin/Nin相当于图2中的增益AMP 12的输入端，与相加点相连接。
另外，MOS晶体管My1和My2的栅极分别与足以使MOS晶体管进入饱和区域的固定电压Vb3、Vb4相连接。
并且，输出端Pout和Nout相当于图2中的增益AMP 12的输出端，与下一级的采样电容器CsI+1相连接。
通过上述结构，能够得到与使用N沟道型MOS晶体管构成增益AMP 12时同等的作用效果。
此外，在上述实施方式中，说明了将本发明的采样保持电路应用于流水线型A/D转换器所包含的MDAC的情况，但是并不限定于此，例如如果是Δ∑A/D转换器等的采样保持电路则能够应用。
另外，本发明的范围并不限定于图示并记载的例示的实施方式，还包括与本发明作为目的的结构具有均等的效果的所有实施方式。并且，本发明的范围能够根据所有公开的各特征中特定的特征的所有期望组合来划定。
附图标记说明
1：流水线型A/D转换器；11：MDAC-AMP；12：增益AMP；21：累加器(accumulator)；22：加减计数器(up/dn counter)；23：DAC(DA转换器)；110：乘法型数字模拟转换器；Mx1、Mx2、My1、My2：MOS晶体管；I1、I2、I3：电流源。

Claims (27)

1.一种采样保持电路，其特征在于，
具有采样电容器和输入端与该采样电容器相连接的第一放大器，并且具备与上述第一放大器相连接的第二放大器，
其中，该第二放大器具有：
差动对；
负载部，其与该差动对相连接；以及
可变电流部，其对上述差动对和上述负载部中的至少一个提供电流，
其中，在保持阶段监视上述第一放大器的输入端处的作为上述采样电容器的连接点的相加点的电压。
2.根据权利要求1所述的采样保持电路，其特征在于，
上述第二放大器将上述相加点的电压的监视结果提供给下一级的采样保持电路所包含的采样电容器。
3.根据权利要求2所述的采样保持电路，其特征在于，
上述差动对的输入端与上述相加点相连接，输出端与上述下一级的采样保持电路所包含的采样电容器相连接。
4.根据权利要求1～3中的任一项所述的采样保持电路，其特征在于，
上述可变电流部具备：
第一可变电流部，其对上述差动对提供电流；以及
第二可变电流部，其调整流过上述负载部的电流。
5.根据权利要求1～4中的任一项所述的采样保持电路，其特征在于，
上述差动对包括第一MOS晶体管和第二MOS晶体管。
6.根据权利要求5所述的采样保持电路，其特征在于，
上述负载部包括与上述第一MOS晶体管和上述第二MOS晶体管分别级联连接的第三MOS晶体管和第四MOS晶体管。
7.根据权利要求6所述的采样保持电路，其特征在于，
上述第一MOS晶体管至上述第四MOS晶体管由相同种类的MOS晶体管构成。
8.根据权利要求4所述的采样保持电路，其特征在于，
上述第一可变电流部包括第五MOS晶体管。
9.根据权利要求4所述的采样保持电路，其特征在于，
上述第二可变电流部包括与上述负载部并联连接的第一电流源和第二电流源，
该各电流源包括第六MOS晶体管和第七MOS晶体管。
10.根据权利要求4所述的采样保持电路，其特征在于，
还具备控制部，该控制部控制上述第一可变电流部的电流和上述第二可变电流部的电流中的至少一个。
11.一种采样保持电路，其特征在于，具备：
第一放大器；以及
放大部，其输入端能够与上述第一放大器的输入端相连接。
12.根据权利要求11所述的采样保持电路，其特征在于，
上述放大部为非离散型增益放大器。
13.根据权利要求11所述的采样保持电路，其特征在于，
上述放大部为无输出电容的增益放大器。
14.根据权利要求11～13中的任一项所述的采样保持电路，其特征在于，
上述放大部能够改变增益。
15.根据权利要求11～14中的任一项所述的采样保持电路，其特征在于，
上述放大部的输出端能够与下一级的采样保持电路所包含的采样电容器相连接。
16.一种A/D转换器，其特征在于，
使用根据权利要求1～15中的任一项所述的采样保持电路构成。
17.一种采样保持电路的校准方法，其特征在于，
对随机变量与规定电压进行乘法运算，
对通过上述乘法运算得到的乘法运算信号与输入信号进行加法运算，
将通过上述加法运算得到的模拟信号输入到采样保持电路，
通过上述采样保持电路对通过上述加法运算得到的模拟信号进行模拟数字转换，
从由上述采样保持电路输出的数字信号中减去相当于上述乘法运算信号的数字信号，
对进行相减所得到的结果与上述随机变量进行乘法运算，将乘法运算结果设为错误信号，
调整上述采样保持电路所包含的增益放大器的增益以使该错误信号减小。
18.根据权利要求17所述的采样保持电路的校准方法，其特征在于，
在上述增益放大器的增益的调整中，
对上述错误信号进行累加，
在进行上述累加所得到的值为负值时输出减小上述增益放大器的增益的指令信号，
在进行上述累加所得到的值为正值时输出增大上述增益的指令信号，
根据上述指令信号调整上述增益。
19.根据权利要求17或者18所述的采样保持电路的校准方法，其特征在于，
上述随机变量包括1或者-1。
20.根据权利要求17～19中的任一项所述的采样保持电路的校准方法，其特征在于，
上述规定电压是根据上述采样保持电路所需的输入振幅和/或校准所花的时间而设定的。
21.一种采样保持电路的校准方法，其特征在于，
采样保持电路具有阈值，对用随机变量使上述阈值变动后的上述采样保持电路输入模拟信号，
通过上述采样保持电路对上述模拟信号进行模拟数字转换，
对从上述采样保持电路输出的数字信号乘以上述随机变量，将乘法运算结果设为错误信号，
调整上述采样保持电路所包含的增益放大器的增益以使上述错误信号减小。
22.一种采样保持电路的校准方法，其特征在于，具备以下步骤：
对随机变量与规定电压进行乘法运算；
对通过上述乘法运算得到的乘法运算信号与输入信号进行加法运算；
将通过上述加法运算得到的模拟信号输入到采样保持电路；
通过上述采样保持电路对通过上述加法运算得到的模拟信号进行模拟数字转换；
从由上述采样保持电路输出的数字信号中减去相当于上述乘法运算信号的数字信号；
对进行相减所得到的结果与上述随机变量进行乘法运算，将乘法运算结果设为错误信号；以及
调整步骤，调整上述采样保持电路所包含的增益放大器的增益以使该错误信号减小。
23.根据权利要求22所述的采样保持电路的校准方法，其特征在于，
上述调整步骤具备以下步骤：
对上述错误信号进行累加；
在进行上述累加所得到的值为负值时输出减小上述增益放大器的增益的指令信号，在进行上述累加所得到的值为正值时输出增大上述增益的指令信号；以及
根据上述指令信号调整上述增益。
24.根据权利要求22或者23所述的采样保持电路的校准方法，其特征在于，
上述随机变量包括1或者-1。
25.根据权利要求22～24中的任一项所述的采样保持电路的校准方法，其特征在于，
上述规定电压是根据上述采样保持电路所需的输入振幅和/或校准所花的时间而设定的。
26.一种采样保持电路的校准方法，其特征在于，具备以下步骤：
采样保持电路具有阈值，对用随机变量使上述阈值变动后的采样保持电路输入模拟信号；
通过上述采样保持电路对上述模拟信号进行模拟数字转换；
对从上述采样保持电路输出的数字信号乘以上述随机变量，将乘法运算结果设为错误信号；以及
调整上述采样保持电路所包含的增益放大器的增益以使上述错误信号减小。
27.一种电路，其特征在于，具备：
主路径；以及
子路径，其输入端能够与上述主路径的输入端相连接，紧接在上述主路径之后对由上述主路径引起的错误进行校正。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3367669B1 (en) * 2017-02-24 2019-07-03 Melexis Technologies NV Sample and hold device

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11298262A (ja) * 1998-04-09 1999-10-29 Sanyo Electric Co Ltd 演算増幅回路およびアナログ−デジタル変換回路
US20020113726A1 (en) * 2000-12-22 2002-08-22 Krishnaswamy Nagaraj Overcoming finite amplifier gain in a pipelined analog to digital converter
CN1813409A (zh) * 2003-06-27 2006-08-02 奥普蒂科伦公司 模拟－数字转换器
US20070146064A1 (en) * 2005-12-28 2007-06-28 Takashi Morie Transconductor, integrator, and filter circuit
CN101390291A (zh) * 2006-02-27 2009-03-18 意法半导体股份有限公司 多级模/数转换器和校准所述转换器的方法

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US2271750A (en) * 1940-12-13 1942-02-03 Vandercook & Sons Proof press
JPH0635542Y2 (ja) * 1988-10-18 1994-09-14 ソニー株式会社 演算増幅回路
JP3498765B2 (ja) * 1995-05-31 2004-02-16 関西日本電気株式会社 サンプルホールド回路
JPH09247353A (ja) * 1996-03-11 1997-09-19 Mitsubishi Chem Corp 電荷検出回路
US6617926B2 (en) * 2001-06-29 2003-09-09 Intel Corporation Tail current node equalization for a variable offset amplifier
US6624688B2 (en) * 2002-01-07 2003-09-23 Intel Corporation Filtering variable offset amplifer
US6885323B2 (en) 2003-06-27 2005-04-26 Optichron, Inc. Analog to digital converter with distortion correction
US7298151B2 (en) 2004-04-21 2007-11-20 Analog Devices, Inc. Methods and apparatus for reducing thermal noise
US7233276B1 (en) * 2005-11-29 2007-06-19 Himax Technologies, Inc. Pipelined analog to digital converter with capacitor mismatch compensation
US7304598B1 (en) * 2006-08-30 2007-12-04 Infineon Technologies Ag Shared amplifier circuit
US7870415B2 (en) * 2007-08-24 2011-01-11 Analog Devices, Inc. Clock processors in high-speed signal converter systems with data clock aligner sharing error signal produced in duty cycle stabilizer
JP5014431B2 (ja) 2007-09-14 2012-08-29 パナソニック株式会社 パイプライン型ａｄ変換器
KR100916307B1 (ko) * 2007-10-16 2009-09-10 한국전자통신연구원 알고리즈믹 아날로그 디지털 변환 방법 및 장치
JP5462752B2 (ja) 2010-09-10 2014-04-02 旭化成エレクトロニクス株式会社 パイプラインａ／ｄ変換器
JP2012227774A (ja) * 2011-04-20 2012-11-15 Sony Corp アナログデジタル変換器および信号処理システム
US8339303B2 (en) 2011-04-26 2012-12-25 Analog Devices, Inc. Method for improving the performance of the summing-node sampling calibration algorithm
US8358228B2 (en) 2011-06-14 2013-01-22 Analog Devices, Inc. Method for modifying the LMS algorithm to reduce the effect of correlated perturbations
US8471740B2 (en) 2011-11-14 2013-06-25 Analog Devices, Inc. Reducing the effect of non-linear kick-back in switched capacitor networks
US8742961B2 (en) * 2012-01-24 2014-06-03 Synopsys, Inc. Gain and dither capacitor calibration in pipeline analog-to-digital converter stages

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11298262A (ja) * 1998-04-09 1999-10-29 Sanyo Electric Co Ltd 演算増幅回路およびアナログ−デジタル変換回路
US20020113726A1 (en) * 2000-12-22 2002-08-22 Krishnaswamy Nagaraj Overcoming finite amplifier gain in a pipelined analog to digital converter
CN1813409A (zh) * 2003-06-27 2006-08-02 奥普蒂科伦公司 模拟－数字转换器
US20070146064A1 (en) * 2005-12-28 2007-06-28 Takashi Morie Transconductor, integrator, and filter circuit
CN101390291A (zh) * 2006-02-27 2009-03-18 意法半导体股份有限公司 多级模/数转换器和校准所述转换器的方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
SAI-WENG SIN ET AL.: "A novel low-voltage finite-gain compensation technique for high-speed reset- and switched-opamp circuits", 《CIRCUITS AND SYSTEMS, 2006. ISCAS 2006. PROCEEDINGS. 2006 IEEE INTERNATIONAL SYMPOSIUM ON》 *

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Publication number Publication date
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