TW201414209A - 取樣保持電路、ａ／ｄ轉換器、取樣保持電路之校正方法及電路 - Google Patents

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Abstract

本發明之A/D轉換器係將包含MDAC(乘法型DA轉換器)之stage1~N複數個從屬連接之管線型A/D轉換器，且構成為包含：將SPM之MDAC中所含之Gain-AMP(12)作為輸出端連接於下一段之取樣電容器CsI+1之差動對的MOS(Metal Oxide Semiconductor：金屬氧化物半導體)電晶體(Mx1)及(Mx2)；作為連接於該差動對之負載部之MOS電晶體(My1)及(My2)；對作為上述差動對之MOS電晶體(Mx1)及(Mx2)供給電流之電流源(I3)；及調整作為負載部之MOS電晶體(My1)及(My2)中流動之電流之電流源(I1)及(I2)。

Description

取樣保持電路、A/D轉換器、取樣保持電路之校正方法及電路
本發明係關於一種取樣保持電路，更詳言之，係關於一種用以利用運算放大器之放大對輸入信號進行輸出轉換之電路(例如管線型A/D轉換器或△ΣA/D轉換器等)。
作為利用取樣保持電路之電路列舉有管線型A/D轉換器。作為該管線型A/D轉換器10，已知例如圖7所示之電路(例如參照專利文獻1)。
如圖7所示，該管線型A/D轉換器10係自Stage1至StageN，級聯連接N段單位區塊100(1)~100(N)而成。
由於各單位區塊100(1)~100(N)具有相同構成，故此處對StageI(單位區塊100(I))之構成進行說明。
如圖7所示，StageI構成為包含SSH(子取樣保持)電路101、SADC(子AD轉換器)電路102、DAC(D/A轉換器)電路103、及加法器104。
StageI之SSH電路101取得自前段之單位區塊StageI-1輸出之類比輸出信號ResidueI-1。
SADC電路102係將以SSH電路101取得之類比輸出信號ResidueI-1進行A/D轉換為數位信號DigitalI者。該數位信號DigitalI作為StageI之輸出信號(DigitalI)予以輸出。另，自該SADC電路102輸出之數位信號DigitalI與自各Stage1~StageN之SADC電路102輸出之數位信號 DigitalI一起，以特定之規則相加，其結果，作為表示A/D轉換結果之數位輸出信號而輸出。
DAC電路103產生與來自SADC電路102之數位信號DigitalI對應之類比信號，並輸出至加法器104。
加法器104自以SSH電路101取得之類比信號減去以DAC電路103產生之類比信號，並將其相減結果即類比信號作為殘餘信號即ResidueI而輸出至下一段之單位區塊StageI+1。此時，藉由將以加法器104進行相減獲得之作為殘餘信號之類比信號(ResidueI)放大特定倍，無須提高下一段之單位區塊StageI+1之要求精度，即可利用相同之單位區塊(Stage)構成而進行A/D轉換，並實現高精度之A/D轉換。
然而，一般而言，SSH電路101、DAC電路103及加法器104係以一個運算放大器與電容CAP之組合構成。將組合該運算放大器與電容CAP而構成之電路稱作Multiple DAC(MDAC：乘法型數位類比轉換器)105。
圖8係顯示MDAC105之一例之概略構成圖。
在圖8中，(a)表示取樣階段(SamplingPhase)之電路構成，(b)表示保持階段(HoldingPhase)之電路構成。MDAC105藉由根據轉換時脈信號CLK切換未圖示之開關等，在取樣階段實現圖8(a)之電路，在保持階段實現圖8(b)之電路。另，圖8(a)中之「CsI」之變數I意指構成StageI之Cs。
如圖8所示，MDAC105包含相同大小之單位電容並聯組合而成之取樣電容器CsI、包含運算放大器之MDAC-AMP11、及存在於MDAC-AMP11之輸入端之寄生電容Cp。MDAC105以根據所輸入之轉換時脈信號CLK交替實現取樣階段(圖8(a))及保持階段(圖8(b))之方式動作。
在取樣階段(圖8(a))中，將前段之單位區塊StageI-1之類比輸出信號ResidueI-1充電至取樣電容器CsI。即，對取樣電容器CsI之一端輸 入類比輸出信號ResidueI-1，而另一端連接於MDAC-AMP11之反相輸入端子。此時，MDAC-AMP11之輸入端及輸出端預先短路為接地位準。寄生電容Cp亦相同地短路為接地位準。
另一方面，在保持階段(圖8(b))中經由電容Cf連接MDAC-AMP11之輸出端與反相輸入端。又，電容Cr根據自圖7之SADC電路102輸出之數位信號DigitalI，將構成電容Cr之複數個單位電容分別連接於「+Vr」、「0」、「-Vr」之任一個。即，電容Cr之一端連接於「+Vr」、「0」、「-Vr」之任一個，另一端連接於MDAC-AMP11之反相輸入端。
上述電容Cf及電容Cr分別以構成上述取樣電容器CsI之複數個單位電容中之一部分構成。即，取樣電容器CsI於保持階段中，構成取樣電容器CsI之單位電容之一部分係使用作為連接MDAC-AMP11之輸出端及反相輸入端間之電容Cf，剩餘之單位電容自使用作為電容Cr。
另，此處，雖已對將構成取樣電容器CsI之複數個單位電容之一部分使用作為電容Cf及電容Cr之情形予以說明但並非限定於此。例如，亦可構成為將構成取樣電容器CsI之複數個單位電容直接用作電容Cr，而電容Cf另外設置。
MDAC-AMP11之輸出連接於構成下一段之單位區塊StageI+1之MDAC105之取樣電容器CsI+1，StageI之MDAC-AMP11之輸出作為類比輸出信號ResidueI而輸出至下一段之取樣電容器CsI+1。又，MDAC-AMP11之非反相輸入端維持於接地位準。
此時，若將MDAC-AMP11之DC(直流)增益設為「a0」，則MDAC-AMP11之反相輸入端之電壓Va可使用MDAC-AMP11之輸出端之電壓Vout，而以下式(1)表示。
Va=-(1/a0)×Vout......(1)
例如，與構成電容Cr之單位電容連接之電壓全部為零之情形， 基於取樣階段與保持階段之電容所蓄積之電荷守恆定律，下式(2)成立。
CsI×Vin=Cf(Vout-Va)+Cr(0-Va)+Cp(0-Va)......(2)
根據上述(1)及(2)式，保持階段之MDAC-AMP11之輸出ResidueI，即MDAC105之輸出Vout，可以下式(3)表示。
Vout=(CsI/Cf)×{1/(1+1/(a0×f))}×Vin......(3)
此處，(3)式中之「a0」如上述般表示MDAC-AMP11之DC(直流)增益。又，「f」稱作MDAC-AMP11之反饋係數，可使用各電容Cr、Cf、Cp，而以下式(4)表示。
f=Cf/(Cr+Cf+Cp)......(4)
以式(3)表示之傳遞函數中，在輸入輸出特性較理想之情形下，式(3)可表示為下式(5)。
Vout=(CsI/Cf)×Vin......(5)
根據(3)及(5)式可知，為獲得較理想之輸入輸出特性，MDAC-AMP11之DCGain「a0」需要增大至無限大。
實際上，DCGain「a0」根據需要之精度而增大。
一般而言，為提高AMP之DCGain，需進行多段化或共射共基放大化(cascode)。因此，難以保持良好之穩定性而輸出振幅受限制將成為問題。
為解決該問題，作為即使不增大DCGain「a0」仍獲得較高之增益特性之方法，已研究出稱作相加點監視(Summing Point Monitoring)(以下，稱作SPM)之技術。
圖9(a)及(b)係用以實現SPM之具體電路之一例，(a)為取樣階段之 電路構成，(b)為保持階段之電路構成。
該電路於以電容Ce1對相加點(Summing Point)之電壓Va進行一次取樣(Sampling)(相加)後，使用AMP之反饋電路，以電容Ce1及Ce2之比作成f'。此處Cp'表示連接於Gain-AMP12之輸入端之寄生電容。
圖9(c)係用以實現SPM之具體電路之另一例(例如，參照非專利文獻1)。
該電路係於以電容Ce1進行取樣後，以電容Ce2進行傳送。
[先前技術文獻]
[專利文獻]
[專利文獻1]日本專利特開2012-60519號公報
[非專利文獻]
[非專利文獻1]「A 16-bit 250-MS/s IF Sampling Pipelined ADC With Background Calibration」, IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL.45, NO.12, DECEMBER 2010, p.2602-p.2612
然而，若如此般追加Ce1、Ce2等新電容，則有因該新追加之電容引起之雜訊導致ADC整體之特性劣化之問題。
本發明鑒於該問題，提供一種雜訊較小之取樣保持電路、A/D轉換器、取樣保持電路之校正方法及電路。
本發明之一態樣係一種取樣保持電路，其特徵為包含取樣電容器(例如圖2之取樣電容器CsI)及於輸入端連接有該取樣電容器之第1放大器(例如圖2之MDAC-AMP11)，且包含連接於上述第1放大器之第2放大器(例如圖2之Gain-AMP12)，該第2放大器包含差動對(例如圖3之MOS電晶體Mx1及Mx2)、連接於該差動對之負載部(例如圖3之MOS電 晶體My1及My2)、及對上述差動對或上述負載部之至少一個供給電流之可變電流部(例如圖3之電流源I1~I3)，在保持階段中，監視上述第1放大器之輸入端之上述取樣電容器之連接點即相加點之電壓(例如2(b)之Va)。
上述第2放大器可將上述相加點之電壓之監視結果供給至下一段之取樣保持電路中所含之取樣電容器(例如圖2之取樣電容器CsI+1)。
上述差動對可輸入端連接於上述相加點，輸出端連接於上述下一段之取樣保持電路中所含之取樣電容器。
上述可變電流部可包含對上述差動對供給電流之第1可變電流部(例如圖3之電流源I3)與調整上述負載部中流動之電流之第2可變電流部(例如圖3之電流源I1及I2)。
上述差動對可包含第1及第2MOS電晶體(例如圖3之MOS電晶體Mx1及Mx2)。
上述負載部可包含分別級聯連接於上述第1及第2 MOS電晶體之第3及第4 MOS電晶體(例如圖3之MOS電晶體My1及My2)。
上述第1至第4 MOS電晶體可由同種MOS電晶體構成。
上述第1可變電流部可包含第5 MOS電晶體(例如圖4之電流源I3)。
上述第2可變電流部可包含並聯連接於上述負載部之第1及第2電流源(例如圖4之電流源I1及I2)，且該各電流源包含第6及第7 MOS電晶體。
可包含控制上述第1及第2可變電流部之電流之至少1個之控制部(例如圖5之DAC23)。
本發明之另一態樣係一種取樣保持電路，其特徵為包含第1放大器(例如圖2之MDAC-AMP11)與輸入端可連接於上述第1放大器之輸入端之放大部(例如圖2之Gain-AMP12)。
上述放大部可為非離散型增益放大器。
上述放大部可為無電容之增益放大器。
上述放大部可能使增益改變。
上述放大部可為輸出端可連接於下一段之取樣保持電路中所含之取樣電容器(例如圖2之取樣電容器CsI+1)。
本發明之另一態樣係一種A/D轉換器(例如圖1之管線型A/D轉換器1)，其特徵為使用上述態樣中之任一態樣所揭示之取樣保持電路而成。
本發明之另一態樣係一種取樣保持電路之校正方法，其特徵為對特定電壓(例如圖5之Vcal)乘以隨機變數(例如圖5之PN)，對輸入信號(例如圖5之Vin)加上由上述相乘獲得之相乘信號，將由上述相加獲得之類比信號(例如圖5之Vin(ADC))輸入至取樣保持電路(例如圖5之管線型A/D轉換器1中所含之MDAC110)，通過上述取樣保持電路將由上述相加獲得之類比信號進行類比數位轉換，自從上述取樣保持電路輸出之數位信號(例如圖5之Vout(ADC))減去相當於上述相乘信號之數位信號，對上述相減之結果乘以上述隨機變數並將相乘結果作為錯誤信號(例如圖5之Verr)，以減小該錯誤信號之方式，調整上述取樣保持電路中所含之增益放大器(例如圖2之Gain-AMP12)之增益。
上述增益放大器之增益調整亦可：累積上述錯誤信號，於上述累積之值為負值時輸出將上述增益放大器之增益減小之指令信號，於上述累積之值為正值時輸出將上述增益增大之指令信號，而根據上述指令信號調整上述增益。
上述隨機變數可為包含1或-1者。
上述特定電壓可為基於上述取樣保持電路所需之輸入振幅或校正所需之時間而設定者。
本發明之另一態樣係一種取樣保持電路之校正方法，其特徵為 取樣保持電路具有臨限值，對使上述臨限值以隨機變數變動之上述取樣保持電路輸入類比信號，通過上述取樣保持電路對上述類比信號進行類比數位轉換，將自上述取樣保持電路輸出之數位信號乘以上述隨機變數，將相乘結果作為錯誤信號，且以減小上述錯誤信號之方式，調整上述取樣保持電路所包含之增益放大器之增益。
本發明之另一態樣係一種取樣保持電路之校正方法，其特徵為包含：對特定電壓乘以隨機變數之步驟；對輸入信號加上由上述相乘獲得之相乘信號之步驟；將由上述相加獲得之類比信號輸入至取樣保持電路之步驟；通過上述取樣保持電路對由上述相加獲得之類比信號進行類比數位轉換之步驟；自從上述取樣保持電路輸出之數位信號減去相當於上述相乘信號之數位信號之步驟；對相減之結果乘以上述隨機變數之相乘結果作為錯誤信號之步驟；及以減小該錯誤信號之方式，調整上述取樣保持電路所包含之增益放大器之增益之步驟。
上述調整步驟可包含：累積上述錯誤信號之步驟；於上述累積之值為負值時輸出將上述增益放大器之增益減小之指令信號，於上述累積之值為正值時輸出將上述增益增大之指令信號之步驟；及根據上述指令信號調整上述增益之步驟。
上述隨機變數可為包含1或-1者。
上述特定電壓可為基於上述取樣保持電路所需之輸入振幅或校正所需之時間而設定者。
本發明之另一態樣係一種取樣保持電路之校正方法，其特徵為包含：取樣保持電路具有臨限值，對於使上述臨限值以隨機變數變動之取樣保持電路輸入類比信號之步驟；通過上述取樣保持電路將上述類比信號進行類比數位轉換之步驟；對自上述取樣保持電路輸出之數位信號乘以上述隨機變數，將相乘結果作為錯誤信號之步驟；及以減小上述錯誤信號之方式，調整上述取樣保持電路所包含之增益放大器 之增益之步驟。
本發明之另一態樣係一種電路，其特徵為包含：主通路；及子通路，其輸入端可連接於上述主通路之輸入端，且緊隨上述主通路之後校正上述主通路引起之錯誤。此處所謂之緊隨主通路之後進行校正係指以將主通路之輸出傳送至下一電路之部分，校正該主通路引起之錯誤。
根據本發明之一態樣，即使於第1放大器之增益特性較低之情形，仍可進一步精度良好地進行類比數位轉換，又由於無須新追加電容即可實現，故可抑制雜訊之增加。
又，由於可以相對簡易之構成實現增益放大器，故可降低消耗電力，且可將第1放大器之增益特性抑制為較低，即，由於第1放大器亦可採用簡單之構成，故可減小電源電壓，從而可相應地抑制消耗電力。
1‧‧‧管線型A/D轉換器
10‧‧‧管線型A/D轉換器
11‧‧‧MDAC-AMP
12‧‧‧Gain-AMP
21‧‧‧累加器(accumulator)
22‧‧‧加減計數器(up/dn counter)
23‧‧‧DAC(DA轉換器)
31‧‧‧運算器
32‧‧‧加法器
33‧‧‧運算器
34‧‧‧加法器
35‧‧‧運算器
100(1)~100(N)‧‧‧單位區塊
100(I)‧‧‧單位區塊
101‧‧‧SSH電路
102‧‧‧SADC電路
103‧‧‧DAC電路
104‧‧‧加法器
105‧‧‧乘法型數位類比轉換器
110‧‧‧乘法型數位類比轉換器
CAP‧‧‧電容
Ce1‧‧‧電容
Ce2‧‧‧電容
Cp‧‧‧寄生電容
Cf‧‧‧電容
Cr‧‧‧電容
CsI‧‧‧取樣電容器
CsI+1‧‧‧取樣電容器
DigitalI‧‧‧數位信號
I1‧‧‧電流源
I2‧‧‧電流源
I3‧‧‧電流源
ResidueI‧‧‧類比信號
ResidueI-1‧‧‧類比信號
Mx1‧‧‧MOS電晶體
Mx2‧‧‧MOS電晶體
My1‧‧‧MOS電晶體
My2‧‧‧MOS電晶體
Nout‧‧‧輸出端
Nin‧‧‧輸入端
GND‧‧‧接地
PN‧‧‧隨機變數
Pout‧‧‧輸出端
Pin‧‧‧輸入端
Va‧‧‧電壓
Vb1‧‧‧固定電壓
Vb2‧‧‧固定電壓
Vb3‧‧‧固定電壓
Vb4‧‧‧固定電壓
Vcal‧‧‧電壓
VDD‧‧‧電源
Verr‧‧‧錯誤信號
Vout‧‧‧輸出
Vout(ADC)‧‧‧數位信號
Vin‧‧‧輸入信號
Vin(ADC)‧‧‧類比信號
圖1係顯示適用本發明之取樣保持電路之管線型A/D轉換器之一例之概略構成圖。
圖2(a)、(b)係顯示使用SPM之乘法型DA轉換器之一例之概念圖。
圖3係顯示本發明之Gain-AMP之一例之概念圖。
圖4係顯示本發明之Gain-AMP之其他例之概念圖。
圖5係顯示進行圖2之乘法型DA轉換器所包含之Gain-AMP之調整之電路之一例之概略構成圖。
圖6係顯示本發明之Gain-AMP之其他例之概念圖。
圖7係顯示管線型A/D轉換器之一例之概略構成圖。
圖8(a)、(b)係顯示乘法型DA轉換器之一例之概略構成圖。
圖9(a)-(c)係圖8之乘法型DA轉換器之具體電路之一例。
以下，說明本發明之實施形態。
圖1係顯示管線型A/D轉換器(以下，稱作A/D轉換器)1之一例之概念圖。在本實施形態中，係將本案發明之取樣保持電路適用於構成該管線型A/D轉換器1之乘法型DA轉換器(以下，稱作MDAC)110者。
A/D轉換器1與圖7所示之管線型A/D轉換器10相比較，不同之處為不使用MDAC105而係包含MDAC110。另，對具有與圖7所示之管線型A/D轉換器10相同功能之構成要素附加相同符號，而省略其說明。
MDAC110係使用SPM之MDAC。於圖2中顯示使用該SPM之MDAC110之概念圖。
如圖2所示，使用SPM之MDAC110之特徵在於使用用以對圖8所示之通常之MDAC105監視稱作相加點(Summing Point)之MDAC-AMP11之輸入端之電壓Va的增益放大器即Gain-AMP12。
該Gain-AMP12於取樣階段，輸入輸出端短路為接地位準，於保持階段，輸入端連接於相加點，輸出端連接於構成下一段之單位區塊StageI+1之MDAC110之取樣電容器CsI+1。即，藉由交替重複取樣階段(圖2(a))及保持階段(圖2(b))，而將以Gain-AMP12放大相加點之電壓Va之信號，即(1/f')×Va，於下一段之取樣電容器CsI+1中累積。另，(1/f')為Gain-AMP12之增益。
由於該圖2所示之使用SPM之MDAC110之MDAC-AMP11之輸出Vout(MDAC)與不具備Gain-AMP12之圖8所示之MDAC105之MDAC-AMP11之輸出Vout相同，故基於上述(3)式可以下式(6)表示。
Vout(MDAC)=(CsI/Cf)×{1/(1+1/(a0×f))}×Vin......(6)
另一方面，若將該Gain-AMP12之增益設為1/f'，則Gain-AMP12之輸出Vout(SPM)可以下式(7)表示。
Vout(SPM)=(1/f')×Va=-1/(a0×f')×Vout(MDAC)......(7)
在圖2所示之使用SPM之MADC110中，由於MDAC-AMP11之輸出Vout(MDAC)與Gain-AMP12之輸出Vout(SPM)之差成為該單位區塊StageI之總輸出，故單位區塊StageI之輸出Vout可以下式(8)表示。
Vout=Vout(MDAC)-Vout(SPM)=Vout(MDAC)+1/(a0×f')×Vout(MDAC)=(CsI/Cf)×{1/(1+1/(a0×f))}×{1+1/(a0×f')}×Vin......(8)
此處，於「f'」與「f」相等時，(8)式可表示為下式(9)。
Vout=(CsI/Cf)×Vin......(9)
根據式(9)可知，使用SPM之MADC110之單位區塊StageI之輸出Vout並不取決於MDAC-AMP11之DCGain「a0」。即，即使為DCGain「a0」較低之情形，仍可保持較高之增益特性。
圖3係顯示構成圖1所示之MADC110之Gain-AMP12之一例之概念圖。另，在上述各圖中，為使說明簡略化而對以單端電路構成之情形予以說明，在圖3中對以全差動電路構成之情形進行說明。
此處，本發明之管線型A/D轉換器1，對於Stage1(100(1))，搭載有圖2所示之使用SPM之MDAC110作為MDAC，且使用圖3所示之Gain-AMP作為其Gain-AMP12。對於Stage2~N(100(2)~100(N))，搭載有圖8所示之不具備Gain-AMP12之MDAC105。
即，在管線型A/D轉換器1中，Stage1(100(1))要求最高之DCGain「a0」。因此，在本實施形態中，對於Stage1(100(1))，搭載有圖2所示之使用SPM之MDAC110作為MDAC，且使用圖3所示之Gain-AMP作為其Gain-AMP12。
另，並非限定於此，對於所有Stage1~N(100(1)~100(N))或任意複數個Stage，亦可搭載圖2所示之使用SPM之MDAC110作為MDAC，且使用圖3所示之Gain-AMP作為其Gain-AMP12。
回到圖3，如圖3所示，本發明之Gain-AMP12構成為具有連接於相加點之以N通道型MOS電晶體構成之差動MOS電晶體Mx1及Mx2，且包含連接於輸出之MOS電晶體My1及My2與電流值可變之電流源I1、I2、I3。MOS電晶體Mx1、Mx2、My1及My2以具有相同功能構成之MOS電晶體構成。
即，如圖3所示，串聯連接之MOS電晶體My2及Mx2與串聯連接之MOS電晶體My1及Mx1於電源VDD及接地GND間並聯連接，再者，於MOS電晶體Mx1及Mx2與接地GND間介插有電流源I3。
又，MOS電晶體My1及Mx1之連接點成為Gain-AMP12之一輸出端Pout，再者，電流源I1與MOS電晶體My1並聯連接。相同地，MOS電晶體My2及Mx2之連接點成為Gain-AMP12之另一輸出端Nout，再者，電流源I2與MOS電晶體My2並聯連接。即，Gain-AMP12為非離散型之增益放大器，且為不具備開關電容器等之無電容之增益放大器。
且，MOS電晶體Mx2之閘極連接於Gain-AMP12之一輸入端Pin，MOS電晶體Mx1之閘極連接於Gain-AMP12之另一輸入端Nin。該等輸入端Pin/Nin相當於圖2之Gain-AMP12之輸入端並連接於相加點。
又，MOS電晶體My1及My2之閘極分別連接於足以使MOS電晶體進入飽和區域之固定電壓Vb1、Vb2。
再者，輸出端Pout及Nout相當於圖2之Gain-AMP12之輸出端，並連接於下一段之取樣電容器CsI+1。
若將MOS電晶體Mx1及Mx2之互導分別設為gmx，將MOS電晶體My1及My2之互導分別設為gmy，則圖3所示之Gain-AMP12之增益可 以下式(10)表示。
1/f'=gmx/gmy......(10)
此處，MOS電晶體Mx1、Mx2、My1、My2全部以同種MOS電晶體構成而具有相同功能構成。因此，Gain-AMP12之特性之特徵在於不易受製程偏差之影響。
另，如圖4所示，電流源I1、I2、I3亦可分別以MOS電晶體構成。
由於若以MOS電晶體構成電流源I3，則構成自電源VDD之電源電壓至接地GND以3個MOS電晶體連接之簡單之放大器，故可獲得輸入輸出振幅不易受電源電壓或MOS電晶體之動作點等之限制之效果。
回到圖3，一般而言，若將MOS電晶體之尺寸設為W/L(W為MOS電晶體之閘極寬度，L為MOS電晶體之閘極長度)，將MOS電晶體中流動之電流設為i，則MOS電晶體之互導gm可以下式(11)表示。另，(11)式中之K為依存於製程之常數。
gm=2×{K×(W/L)×i}1/2......(11)
即，MOS電晶體之互導gm之值相對於MOS電晶體中流動之電流i之1/2乘方成比例關係。因此可知，藉由精密地調整電流源I1、I2、I3之電流值，而使互導gm之值改變，可使Gain-AMP12之增益1/f'改變。
圖5係顯示於具備圖3所示之Gain-AMP12之管線型A/D轉換器1中進行Gain-AMP12之增益1/f'之調整之電路之一例之概略構成圖。
在圖5中，管線型A/D轉換器1係如上述，於構成圖1所示之管線型A/D轉換器1之MADC中之STAGE1，搭載有圖2所示之使用SPM之MDAC110作為MADC，且使用圖3所示之Gain-AMP作為其Gain-AMP12。
在圖3中之Gain-AMP12之增益「1/f'」與MDAC110之反饋係數之倒數「1/f」不同。因此，若管線型A/D轉換器1之輸入輸出特性為非 線性，則該情形之輸入輸出特性可假定為如下式(12)所示。
Vout(ADC)=(1-α)×Vin(ADC)......(12)
(12)式中之α可使用Gain-AMP12之增益「1/f'」與MDAC110之反饋係數之倒數「1/f」而如下表示。
α=Cf/Cs×(1/a0)×(1/f-1/f')......(13)
此處，對包含類比信號之輸入信號Vin加上對某一電壓Vcal乘以包含「1」或「-1」之隨機變數PN所得之信號PN×Vcal，並將相加之類比信號Vin(ADC)輸入至管線型A/D轉換器1。上述電壓Vcal基於例如必要之輸入振幅或校正所需之時間而設定即可。
通過管線型A/D轉換器1進行類比數位轉換後，若自從管線型A/D轉換器1輸出之相當於類比信號Vin(ADC)之數位信號Vout(ADC)減去相當於與輸入信號Vin相加之類比信號PN×Vcal之數位信號，則相減之結果，即輸出Vout可以下式(14)表示。
Vout=Vin-α×(Vin+PN×Vcal)......(14)
此處，由於若對以(13)式表示之輸出Vout乘以於運算與輸入信號Vin相加後之類比信號PN×Vcal時所使用之隨機變數PN，則如上述般，隨機變數PN為「1」或「-1」且PN×PN=1，故可以下式(15)表示。
PN×Vout=PN×Vin(1-α)-αVcal......(15)
對輸入信號Vin乘以隨機變數PN之PN×Vin，由於若長期進行平均化則會成為零，故結果，(15)式可表示為(16)式。
PN×Vout=-αVcal......(16)
此處，使用累加器(accumulator)21、長期檢測信號PN×Vout(=-α×Vcal=Verr)之加減計數器(up/dn counter)22、及DAC(D/A轉換器)23，以使Verr(錯誤信號)成為零之方式，調整構成管線型A/D轉換 器1之MDAC110之Gain-AMP12之增益。
即，在累加器21中，累積所輸入之錯誤信號Verr，在加減計數器22中，累積值小於零時，由於根據式(13)可視為1/f'大於1/f，故輸出將Gain-AMP12之增益減小之指令信號。反之累加器21中之累積值大於零時，由於根據式(13)可視為1/f'小於1/f，故輸出將Gain-AMP12之增益增大之指令信號。
在DAC23中，根據加減計數器22之指令信號而調整電流源I1~I3之電流值。例如，在使1/f'降低之情形下，藉由使電流源I1、I2及I3之電流量減少，且使MOS電晶體Mx1及Mx2之互導gmx減少，而使1/f'降低。反之，藉由使電流源I1、I2及I3之電流量增加，且使MOS電晶體Mx1及Mx2之互導gmx增加，而使1/f'增加。
若如上所述調整Gain-AMP12之增益，則成為α=0。
因此，若將α=0代入(14)式，則(14)式成為Vout=Vin。即，與將輸入信號Vin進行理想地類比數位轉換等效。
另，在圖5中，31係將未圖示之隨機信號產生電路等中產生之隨機變數PN與預先設定之電壓Vcal相乘之運算器，32係將對管線型A/D轉換器1之輸入信號Vin與運算器31之運算結果PN×Vcal相加並將相加結果Vin'輸出至管線型A/D轉換器1之加法器，33係將上述隨機信號產生電路等中產生之隨機變數PN之負值(-PN)與預先設定之電壓Vcal相乘之運算器，34係將運算器33之運算結果-PN×Vcal與管線型A/D轉換器1之輸出Vout(ADC)相加並作為輸出Vout而輸出之加法器，35係將上述隨機信號產生電路等中產生之隨機變數PN與自加法器34輸出之輸出Vout相乘之運算器。
如以上說明，根據本實施形態之管線型A/D轉換器1，無須新追加電容即可進行正確之類比數位轉換，又，即使MDAC-AMP11之DCgain「a0」較低，仍可進行正確之類比數位轉換。因此，可一面抑 制雜訊之增加，一面實現精度良好之類比數位轉換。
又，例如，與如圖9之用以實現SPM之電路般，藉由反饋AMP之輸出調整增益而製作Gain-AMP12之增益「1/f'」之方法相比較，本實施形態之Gain-AMP12如圖3所示，電路構成較簡單。因此，可將消耗電力抑制為較小。
又，由於即使為MDAC-AMP11之DCgain「a0」相對較小之情形時仍可準確地進行類比數位轉換，故可將MDAC-AMP11之DCgain「a0」抑制為較小。因此，MDAC-AMP11之構成亦可採用簡單之構成，即，由於可減小電源電壓，故亦可進一步抑制消耗電力。
另，在上述實施形態中，雖已對以N通道型MOS電晶體構成Gain-AMP12之情形予以說明，但亦可以P通道型MOS電晶體構成。在該情形下，如圖6所示，構成為包含連接於相加點之以P通道型MOS電晶體構成之差動MOS電晶體Mx1及Mx2、連接於輸出之MOS電晶體My1及My2、及電流值可變之電流源I1、I2、I3。另，MOS電晶體Mx1、Mx2、My1及My2以具有相同功能構成之P通道型MOS電晶體構成。
即，如圖6所示，串聯連接之MOS電晶體Mx2及My2與串聯連接之MOS電晶體Mx1及My1於電源VDD及接地GND之間並聯連接，再者，於MOS電晶體Mx1及Mx2與電源VDD之間介插有電流源I3。
又，MOS電晶體Mx1及My1之連接點成為Gain-AMP12之一輸出端Pout，再者，電流源I1與MOS電晶體My1並聯連接。相同地，MOS電晶體Mx2及My2之連接點成為Gain-AMP12之另一輸出端Nout，再者，電流源I2與MOS電晶體My2並聯連接。
且，MOS電晶體Mx2之閘極連接於Gain-AMP12之一輸入端Pin，MOS電晶體Mx1之閘極連接於Gain-AMP12之另一輸入端Nin。
該等輸入端Pin/Nin相當於圖2之Gain-AMP12之輸入端並連接於 相加點。
又，MOS電晶體My1及My2之閘極分別連接於足以使MOS電晶體進入飽和區域之固定電壓Vb3、Vb4。
再者，輸出端Pout及Nout相當於圖2之Gain-AMP12之輸出端並連接於下一段之取樣電容器CsI+1。
藉由採用以上之構成，可獲得與以N通道型MOS電晶體構成Gain-AMP12之情形同等之作用效果。
另，在上述實施形態中，雖已對將本發明之取樣保持電路適用於管線型A/D轉換器所包含之MDAC之情形予以說明，但並非限定於此，例如，若為△ΣA/D轉換器等之取樣保持電路則亦可適用。
又，本發明之範圍並非限定於圖示記載之例示性之實施形態者，亦包含獲得與本發明作為目的者均等之效果之所有實施形態。再者，本發明之範圍可藉由所有揭示之各個特徵中之特定之特徵之所有期望之組合進行限定。
12‧‧‧Gain-AMP
I1‧‧‧電流源
I2‧‧‧電流源
I3‧‧‧電流源
GND‧‧‧接地
Mx1‧‧‧MOS電晶體
Mx2‧‧‧MOS電晶體
My1‧‧‧MOS電晶體
My2‧‧‧MOS電晶體
Nin‧‧‧輸入端
Nout‧‧‧輸出端
Pin‧‧‧輸入端
Pout‧‧‧輸出端
Vb1‧‧‧固定電壓
Vb2‧‧‧固定電壓
VDD‧‧‧電源

Claims (27)

  1. 一種取樣保持電路，其特徵為包含取樣電容器及於輸入端連接該取樣電容器之第1放大器，且包含連接於上述第1放大器之第2放大器；該第2放大器包含：差動對；連接於該差動對之負載部；及對上述差動對或上述負載部之至少一個供給電流之可變電流部；且在保持階段中，監視上述第1放大器之輸入端之上述取樣電容器之連接點即相加點之電壓。
  2. 如請求項1之取樣保持電路，其中上述第2放大器將上述相加點之電壓之監視結果供給至下一段之取樣保持電路中所含之取樣電容器。
  3. 如請求項2之取樣保持電路，其中上述差動對之輸入端連接於上述相加點，輸出端連接於上述下一段之取樣保持電路中所含之取樣電容器。
  4. 如請求項1或2之取樣保持電路，其中上述可變電流部包含：對上述差動對供給電流之第1可變電流部；及調整上述負載部中流動之電流之第2可變電流部。
  5. 如請求項1或2之取樣保持電路，其中上述差動對包含第1及第2MOS電晶體。
  6. 如請求項5之取樣保持電路，其中上述負載部包含分別級聯連接於上述第1及第2 MOS電晶體之第3及第4 MOS電晶體。
  7. 如請求項6之取樣保持電路，其中上述第1至第4 MOS電晶體包含同種MOS電晶體。
  8. 如請求項4之取樣保持電路，其中上述第1可變電流部包含第5 MOS電晶體。
  9. 如請求項4之取樣保持電路，其中上述第2可變電流部包含並聯連接於上述負載部之第1及第2電流源，且該各電流源包含第6及第7 MOS電晶體。
  10. 如請求項4之取樣保持電路，其中包含控制上述第1及第2可變電流部之電流之至少1個的控制部。
  11. 一種取樣保持電路，其特徵為包含：第1放大器；及輸入端可連接於上述第1放大器之輸入端之放大部。
  12. 如請求項11之取樣保持電路，其中上述放大部為非離散型增益放大器。
  13. 如請求項11之取樣保持電路，其中上述放大部為無電容之增益放大器。
  14. 如請求項11或12之取樣保持電路，其中上述放大部可使增益改變。
  15. 如請求項11或12之取樣保持電路，其中上述放大部之輸出端可連接於下一段之取樣保持電路中所含之取樣電容器。
  16. 一種A/D轉換器，其特徵為使用如請求項1至15中任一項之取樣保持電路而成。
  17. 一種取樣保持電路之校正方法，其特徵為：對特定電壓乘以隨機變數；對輸入信號加上由上述相乘獲得之相乘信號；將由上述相加獲得之類比信號輸入至取樣保持電路； 通過上述取樣保持電路，將由上述相加獲得之類比信號進行類比數位轉換；自從上述取樣保持電路輸出之數位信號減去相當於上述相乘信號之數位信號；對上述相減之結果乘以上述隨機變數，將相乘結果作為錯誤信號；及以減小該錯誤信號之方式，調整上述取樣保持電路中所含之增益放大器之增益。
  18. 如請求項17之取樣保持電路之校正方法，其中上述增益放大器之增益之調整係累積上述錯誤信號；於上述累積之值為負值時輸出將上述增益放大器之增益減小之指令信號；於上述累積之值為正值時輸出將上述增益增大之指令信號；且根據上述指令信號而調整上述增益。
  19. 如請求項17或18之取樣保持電路之校正方法，其中上述隨機變數包含1或-1。
  20. 如請求項17或18之取樣保持電路之校正方法，其中上述特定電壓係基於上述取樣保持電路所需之輸入振幅或校正所需之時間而設定。
  21. 一種取樣保持電路之校正方法，其特徵為：取樣保持電路具有臨限值，對使上述臨限值以隨機變數變動之上述取樣保持電路輸入類比信號；通過上述取樣保持電路將上述類比信號進行類比數位轉換；對自上述取樣保持電路輸出之數位信號乘以上述隨機變數， 將相乘結果作為錯誤信號；且以減小上述錯誤信號之方式，調整上述取樣保持電路中所含之增益放大器之增益。
  22. 一種取樣保持電路之校正方法，其特徵為包含：對特定電壓乘以隨機變數之步驟；對輸入信號加上由上述相乘獲得之相乘信號之步驟；將由上述相加獲得之類比信號輸入至取樣保持電路之步驟；通過上述取樣保持電路，對由上述相加獲得之類比信號進行類比數位轉換之步驟；自從上述取樣保持電路輸出之數位信號減去相當於上述相乘信號之數位信號之步驟；對上述相減之結果乘以上述隨機變數，將相乘結果作為錯誤信號之步驟；及以減小該錯誤信號之方式，調整上述取樣保持電路中所含之增益放大器之增益之步驟。
  23. 如請求項22之取樣保持電路之校正方法，其中上述調整步驟包含：累積上述錯誤信號之步驟；於上述累積之值為負值時輸出將上述增益放大器之增益減小之指令信號，於上述累積之值為正值時輸出將上述增益增大之指令信號之步驟；及根據上述指令信號而調整上述增益之步驟。
  24. 如請求項22或23之取樣保持電路之校正方法，其中上述隨機變數包含1或-1。
  25. 如請求項22或23之取樣保持電路之校正方法，其中上述特定電壓係基於上述取樣保持電路所需之輸入振幅或校正所需之時間 而設定。
  26. 一種取樣保持電路之校正方法，其特徵為包含：取樣保持電路具有臨限值，且對使上述臨限值以隨機變數變動之取樣保持電路輸入類比信號之步驟；通過上述取樣保持電路將上述類比信號進行類比數位轉換之步驟；對自上述取樣保持電路輸出之數位信號乘以上述隨機變數，將相乘結果作為錯誤信號之步驟；及以減小上述錯誤信號之方式，而調整上述取樣保持電路中所含之增益放大器之增益之步驟。
  27. 一種電路，其特徵為包含：主通路；及子通路，其輸入端可連接於上述主通路之輸入端，且緊隨上述主通路之後校正上述主通路引起之錯誤。
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