JPH0635542Y2 - 演算増幅回路 - Google Patents
演算増幅回路Info
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- JPH0635542Y2 JPH0635542Y2 JP13635388U JP13635388U JPH0635542Y2 JP H0635542 Y2 JPH0635542 Y2 JP H0635542Y2 JP 13635388 U JP13635388 U JP 13635388U JP 13635388 U JP13635388 U JP 13635388U JP H0635542 Y2 JPH0635542 Y2 JP H0635542Y2
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- circuit
- operational amplifier
- transistor
- amplifier circuit
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Description
【考案の詳細な説明】 Ａ産業上の利用分野 本考案は演算増幅回路に関し、例えば磁気デイスク装置
の磁気ヘツド駆動回路に用いられるものに適用して好適
なものである。
の磁気ヘツド駆動回路に用いられるものに適用して好適
なものである。
Ｂ考案の概要 本考案は、演算増幅回路において、基準電圧が非反転入
力端に入力され、入力電圧が入力インピーダンス素子を
介して反転入力端に入力される演算増幅器の出力を、第
１のバツフア回路を用いて送出すると共に、少なくとも
２個以上のインピーダンス素子を直列接続した負帰還回
路を介して演算増幅器の反転入力端に帰還し、さらにス
イツチ素子付の第２のバツフア回路を用いて演算増幅器
の出力を、負帰還回路の所定のインピーダンス素子間に
供給するようにしたことにより、第２のバツフア回路の
スイツチ素子をオンオフ制御すれば、負帰還回路の実効
的な帰還インピーダンスを可変し得、かくして演算増幅
回路の利得を可変制御し得る。
力端に入力され、入力電圧が入力インピーダンス素子を
介して反転入力端に入力される演算増幅器の出力を、第
１のバツフア回路を用いて送出すると共に、少なくとも
２個以上のインピーダンス素子を直列接続した負帰還回
路を介して演算増幅器の反転入力端に帰還し、さらにス
イツチ素子付の第２のバツフア回路を用いて演算増幅器
の出力を、負帰還回路の所定のインピーダンス素子間に
供給するようにしたことにより、第２のバツフア回路の
スイツチ素子をオンオフ制御すれば、負帰還回路の実効
的な帰還インピーダンスを可変し得、かくして演算増幅
回路の利得を可変制御し得る。
Ｃ従来の技術 従来この種の磁気デイスク装置においては、例えばボイ
スコイルモータ（VCM(voice coil motor)）を用いて磁
気ヘツド装置を駆動し、磁気ヘツドのシーク動作やトラ
ツキング動作を制御するものがある。
スコイルモータ（VCM(voice coil motor)）を用いて磁
気ヘツド装置を駆動し、磁気ヘツドのシーク動作やトラ
ツキング動作を制御するものがある。
この磁気ヘツド装置を駆動する磁気ヘツド駆動回路にお
いては、従来利得を切り換え得るようになされた演算増
幅回路を用いてVCMに供給する駆動電圧のレベルを切り
換え、これによりシーク動作時やトラツキング動作時の
磁気ヘツドの移動速度を切換制御し得るようになされて
いる。
いては、従来利得を切り換え得るようになされた演算増
幅回路を用いてVCMに供給する駆動電圧のレベルを切り
換え、これによりシーク動作時やトラツキング動作時の
磁気ヘツドの移動速度を切換制御し得るようになされて
いる。
すなわち第５図に示すように、この演算増幅回路１にお
いては、入力電圧VINが入力抵抗R1を介して演算増幅器
２の反転入力端に供給される。
いては、入力電圧VINが入力抵抗R1を介して演算増幅器
２の反転入力端に供給される。
この演算増幅器２においては、非反転入力端が接地され
て基準電位となされていると共に、その出力端及び反転
入力端間が抵抗R2及びコンデンサC1を直列接続してなる
負帰還回路３で接続されている。
て基準電位となされていると共に、その出力端及び反転
入力端間が抵抗R2及びコンデンサC1を直列接続してなる
負帰還回路３で接続されている。
なお負帰還回路３のコンデンサC1には、例えばアナログ
スイツチ構成のスイツチ回路４が並列に接続されてお
り、これによりスイツチ回路４がオン状態のときの演算
増幅器２の利得A(ON)は次式、 で表されるように、入力抵抗R1及び負帰還抵抗R2の比で
算出される。
スイツチ構成のスイツチ回路４が並列に接続されてお
り、これによりスイツチ回路４がオン状態のときの演算
増幅器２の利得A(ON)は次式、 で表されるように、入力抵抗R1及び負帰還抵抗R2の比で
算出される。
これに対して、スイツチ回路４がオフ状態のときの演算
増幅器２の利得A(OFF)は次式、 で表されるように、入力抵抗R1と、負帰還抵抗R2及びコ
ンデンサC1のインピーダンス1/jωＣの和との比で算出
され、このようにして、演算増幅回路１においては、ス
イツチ回路４を切換制御することによつて、演算増幅器
２の利得Ａを切り換え、かくしてシーク動作、トラツキ
ング動作等磁気ヘツドの制御モードに応じて、出力電圧
VOUTのレベルを切換制御してVCMを駆動するようになさ
れている。
増幅器２の利得A(OFF)は次式、 で表されるように、入力抵抗R1と、負帰還抵抗R2及びコ
ンデンサC1のインピーダンス1/jωＣの和との比で算出
され、このようにして、演算増幅回路１においては、ス
イツチ回路４を切換制御することによつて、演算増幅器
２の利得Ａを切り換え、かくしてシーク動作、トラツキ
ング動作等磁気ヘツドの制御モードに応じて、出力電圧
VOUTのレベルを切換制御してVCMを駆動するようになさ
れている。
Ｄ考案が解決しようとする問題点 ところでかかる構成の演算増幅回路１を全体として集積
回路化しようとする場合、従来第５図との対応部分に同
一符号を付した第６図に示すように、スイツチ回路４を
NPNトランジスタQ1で構成した演算増幅回路10が用いら
れている（特開昭60-81909号公報）。
回路化しようとする場合、従来第５図との対応部分に同
一符号を付した第６図に示すように、スイツチ回路４を
NPNトランジスタQ1で構成した演算増幅回路10が用いら
れている（特開昭60-81909号公報）。
すなわちこの演算増幅回路10のスイツチ回路４において
は、トランジスタQ1のエミツタ及びコレクタが負帰還回
路３のコンデンサC1に並列に接続され、またトランジス
タQ1のベースには、スイツチ素子SW1、一端が接地され
たコンデンサC2の他端及び直列接続された抵抗R3を介し
て、電源Vcが接続された定電流源I1から得られる電流が
与えられている。
は、トランジスタQ1のエミツタ及びコレクタが負帰還回
路３のコンデンサC1に並列に接続され、またトランジス
タQ1のベースには、スイツチ素子SW1、一端が接地され
たコンデンサC2の他端及び直列接続された抵抗R3を介し
て、電源Vcが接続された定電流源I1から得られる電流が
与えられている。
これによりスイツチ素子SW1をオン制御すれば、定電流
源I1から得られる電流がトランジスタQ1のベースに供給
され、この結果トランジスタQ1がオン状態に制御され、
続いてスイツチ素子SW1をオフ制御すれば、トランジス
タQ1のベース電流がしだいに減少し、この結果トランジ
スタQ1がオフ状態に制御され、このようにしてスイツチ
素子SW1をオンオフ制御することにより、トランジスタQ
1をオンオフ制御し得るようになされている。
源I1から得られる電流がトランジスタQ1のベースに供給
され、この結果トランジスタQ1がオン状態に制御され、
続いてスイツチ素子SW1をオフ制御すれば、トランジス
タQ1のベース電流がしだいに減少し、この結果トランジ
スタQ1がオフ状態に制御され、このようにしてスイツチ
素子SW1をオンオフ制御することにより、トランジスタQ
1をオンオフ制御し得るようになされている。
ところがかかる構成の演算増幅回路10においては、トラ
ンジスタQ1がオン動作してスイツチ回路４がオン状態の
とき、トランジスタQ1のエミツタ−コレクタ間の電位差
が正確には「０」にならないことにより、演算増幅器２
に対する負帰還量に誤差が生じ、その分演算増幅器２の
利得Ａが変動し、この結果出力電圧VOUTが不安定になる
問題があつた。
ンジスタQ1がオン動作してスイツチ回路４がオン状態の
とき、トランジスタQ1のエミツタ−コレクタ間の電位差
が正確には「０」にならないことにより、演算増幅器２
に対する負帰還量に誤差が生じ、その分演算増幅器２の
利得Ａが変動し、この結果出力電圧VOUTが不安定になる
問題があつた。
またこれに加えてトランジスタQ1がオフ動作してスイツ
チ回路４がオフ状態のとき、出力電圧VOUTのレベルが大
きくなるとトランジスタQ1に高電圧が印加されるおそれ
があり、これによるトランジスタQ1の破損を防止するた
めには、入力電圧VINの許容範囲を予め制限しなければ
ならない問題があつた。
チ回路４がオフ状態のとき、出力電圧VOUTのレベルが大
きくなるとトランジスタQ1に高電圧が印加されるおそれ
があり、これによるトランジスタQ1の破損を防止するた
めには、入力電圧VINの許容範囲を予め制限しなければ
ならない問題があつた。
本考案は以上の点を考慮してなされたもので、安定した
出力電圧を得ることのできる利得可変型演算増幅回路を
提案しようとするものである。
出力電圧を得ることのできる利得可変型演算増幅回路を
提案しようとするものである。
Ｅ問題点を解決するための手段 かかる問題点を解決するため本考案においては、非反転
入力端に基準電圧が入力されると共に、反転入力端に入
力インピーダンス素子R1を介して、入力電圧VINが入力
される演算増幅器２と、演算増幅器２の出力を送出する
第１のバツフア回路22と、少なくとも２個以上のインピ
ーダンス素子R2、C1が直列接続されてなり、第１のバツ
フア回路22の出力VOUT20を、演算増幅器２の反転入力端
に帰還する負帰還回路３と、演算増幅器２の出力をスイ
ツチ素子SW2を介して、負帰還回路３の所定のインピー
ダンス素子R2、C1間に供給する少なくとも１個以上の第
２のバツフア回路21とを設けるようにした。
入力端に基準電圧が入力されると共に、反転入力端に入
力インピーダンス素子R1を介して、入力電圧VINが入力
される演算増幅器２と、演算増幅器２の出力を送出する
第１のバツフア回路22と、少なくとも２個以上のインピ
ーダンス素子R2、C1が直列接続されてなり、第１のバツ
フア回路22の出力VOUT20を、演算増幅器２の反転入力端
に帰還する負帰還回路３と、演算増幅器２の出力をスイ
ツチ素子SW2を介して、負帰還回路３の所定のインピー
ダンス素子R2、C1間に供給する少なくとも１個以上の第
２のバツフア回路21とを設けるようにした。
Ｆ作用 第２のバツフア回路21のスイツチ素子SW2をオンオフ制
御すれば、負帰還回路３の実効的な帰還インピーダンス
を可変し得、かくして演算増幅回路20の利得を安定に可
変制御し得る。
御すれば、負帰還回路３の実効的な帰還インピーダンス
を可変し得、かくして演算増幅回路20の利得を安定に可
変制御し得る。
Ｇ実施例 以下図面について、本考案の一実施例を詳述する。
第５図との対応部分に同一符号を付して示す第１図にお
いて、20は全体として演算増幅回路を示し、演算増幅器
２の出力電圧が、それぞれ出力端が反転入力端に接続さ
れ、同一回路特性の演算増幅器構成でなる第１及び第２
のバツフア回路21及び22の非反転入力端に入力されてい
る。
いて、20は全体として演算増幅回路を示し、演算増幅器
２の出力電圧が、それぞれ出力端が反転入力端に接続さ
れ、同一回路特性の演算増幅器構成でなる第１及び第２
のバツフア回路21及び22の非反転入力端に入力されてい
る。
この第１のバツフア回路21の出力端は、スイツチ素子SW
2を介して負帰還回路３の負帰還抵抗R2及びコンデンサC
1の接続中点ａに接続され、これに対して第２のバツフ
ア回路22の出力端は、コンデンサC1の他端と接続されて
演算増幅回路20の出力電圧VOUT20を送出するようになさ
れている。
2を介して負帰還回路３の負帰還抵抗R2及びコンデンサC
1の接続中点ａに接続され、これに対して第２のバツフ
ア回路22の出力端は、コンデンサC1の他端と接続されて
演算増幅回路20の出力電圧VOUT20を送出するようになさ
れている。
以上の構成において、まずスイツチ素子SW2がオフ状態
のとき、演算増幅回路20は等価的に第２図に示すように
表すことができ、第１のバツフア回路21は開放され、ま
た第２のバツフア回路22は演算増幅器２の負帰還ループ
内に入り、これにより、演算増幅回路20全体としての利
得A20(OFF)は次式、 で表されるように、入力抵抗R1と、負帰還抵抗R2及びコ
ンデンサC1のインピーダンス1/jωＣの和との比で算出
される。
のとき、演算増幅回路20は等価的に第２図に示すように
表すことができ、第１のバツフア回路21は開放され、ま
た第２のバツフア回路22は演算増幅器２の負帰還ループ
内に入り、これにより、演算増幅回路20全体としての利
得A20(OFF)は次式、 で表されるように、入力抵抗R1と、負帰還抵抗R2及びコ
ンデンサC1のインピーダンス1/jωＣの和との比で算出
される。
これに対してスイツチ素子SW2がオン状態のとき、演算
増幅回路20は等価的に第３図に示すように表すことがで
きる。
増幅回路20は等価的に第３図に示すように表すことがで
きる。
このとき演算増幅器２及び第１のバツフア回路21によつ
て直流負帰還ループが構成され、また第１及び第２のバ
ツフア回路21及び22が等価な回路構成のため、第１のバ
ツフア回路21の出力電圧（すなわち、負帰還回路３の負
帰還抵抗R2及びコンデンサC1の接続中点ａの電位）と、
第２のバツフア回路22の出力電圧（すなわち、演算増幅
回路20の出力電圧VOUT20）とが同電位となり、従つてコ
ンデンサC1には電流が流れずショート時と同様の状態に
なる。
て直流負帰還ループが構成され、また第１及び第２のバ
ツフア回路21及び22が等価な回路構成のため、第１のバ
ツフア回路21の出力電圧（すなわち、負帰還回路３の負
帰還抵抗R2及びコンデンサC1の接続中点ａの電位）と、
第２のバツフア回路22の出力電圧（すなわち、演算増幅
回路20の出力電圧VOUT20）とが同電位となり、従つてコ
ンデンサC1には電流が流れずショート時と同様の状態に
なる。
これにより演算増幅回路20全体としての利得A20(ON)は
次式、 で表されるように、入力抵抗R1及び負帰還抵抗R2の比で
算出され、このようにしてスイツチ素子SW2を切換制御
することによつて、演算増幅回路20全体としての利得A
20を安定的に切り換えることができ、かくしてシーク動
作、トラツキング動作等磁気ヘツドの制御モードに応じ
て、出力電圧VOUT20のレベルを切換制御してVCMを駆動
することができる。
次式、 で表されるように、入力抵抗R1及び負帰還抵抗R2の比で
算出され、このようにしてスイツチ素子SW2を切換制御
することによつて、演算増幅回路20全体としての利得A
20を安定的に切り換えることができ、かくしてシーク動
作、トラツキング動作等磁気ヘツドの制御モードに応じ
て、出力電圧VOUT20のレベルを切換制御してVCMを駆動
することができる。
なおこの実施例の場合、演算増幅回路20は全体として第
４図に示すような回路構成で集積回路化されている。
４図に示すような回路構成で集積回路化されている。
すなわち、この演算増幅回路20において、演算増幅器２
は１対のPNPトランジスタQ10及びQ11を用いたPNP差動増
幅回路でなり、所定電圧の電源VCCに接続された定電流
源I10から得られる直流電流が各々のエミツタに供給さ
れる。
は１対のPNPトランジスタQ10及びQ11を用いたPNP差動増
幅回路でなり、所定電圧の電源VCCに接続された定電流
源I10から得られる直流電流が各々のエミツタに供給さ
れる。
このトランジスタQ10のベースには、入力電圧VINが入力
抵抗R1を介して入力され、これに対してトランジスタQ1
1のベースには、所定の基準電源23から得られる電圧V
BATが供給されている。
抵抗R1を介して入力され、これに対してトランジスタQ1
1のベースには、所定の基準電源23から得られる電圧V
BATが供給されている。
またそれぞれのトランジスタQ10及びQ11のコレクタが、
カレントミラー接続されてなる１対のNPNトランジスタQ
12及びQ13のそれぞれのコレクタに接続され、またそれ
ぞれトランジスタQ12及びQ13のエミツタはアースライン
GNDに接地されている。
カレントミラー接続されてなる１対のNPNトランジスタQ
12及びQ13のそれぞれのコレクタに接続され、またそれ
ぞれトランジスタQ12及びQ13のエミツタはアースライン
GNDに接地されている。
これにより、演算増幅器２はPNP差動増幅回路の一方の
トランジスタQ10のコレクタ電流をカレントミラー回路
でなる１対のNPNトランジスタQ12及びQ13の入力電流と
した、いわゆるアクテイブ負荷付差動増幅回路で構成さ
れている。
トランジスタQ10のコレクタ電流をカレントミラー回路
でなる１対のNPNトランジスタQ12及びQ13の入力電流と
した、いわゆるアクテイブ負荷付差動増幅回路で構成さ
れている。
またPNP差動増幅回路の他方のトランジスタQ11のコレク
タ電流は、コレクタに電源VCCに接続された定電流源I11
から得られる直流電流が供給され、エミツタ接地型増幅
回路でなるNPNトランジスタQ14のベースに供給されるよ
うになされており、かくして演算増幅器２の演算出力が
トランジスタQ14のコレクタから、第１及び第２のバツ
フア回路21及び22に送出されている。
タ電流は、コレクタに電源VCCに接続された定電流源I11
から得られる直流電流が供給され、エミツタ接地型増幅
回路でなるNPNトランジスタQ14のベースに供給されるよ
うになされており、かくして演算増幅器２の演算出力が
トランジスタQ14のコレクタから、第１及び第２のバツ
フア回路21及び22に送出されている。
ここで、第２のバツフア回路22は１対のPNPトランジス
タQ20A及びQ21Aを用いたPNP差動増幅回路でなり、電源V
CCに接続された定電流源I20から得られる直流電流が各
々のエミツタに供給される。
タQ20A及びQ21Aを用いたPNP差動増幅回路でなり、電源V
CCに接続された定電流源I20から得られる直流電流が各
々のエミツタに供給される。
このトランジスタQ20Aのベースには、演算増幅器２の演
算出力が入力されており、またそれぞれのトランジスタ
Q20A及びQ21Aのコレクタがカレントミラー接続されてな
る１対のNPNトランジスタQ22A及びQ23Aのそれぞれのコ
レクタに接続され、それぞれトランジスタQ22A及びQ23A
のエミツタは、順方向にダイオード接続されたNPNトラ
ンジスタQ24Aのエミツタを介して接地されている。
算出力が入力されており、またそれぞれのトランジスタ
Q20A及びQ21Aのコレクタがカレントミラー接続されてな
る１対のNPNトランジスタQ22A及びQ23Aのそれぞれのコ
レクタに接続され、それぞれトランジスタQ22A及びQ23A
のエミツタは、順方向にダイオード接続されたNPNトラ
ンジスタQ24Aのエミツタを介して接地されている。
これにより、第２のバツフア回路22はPNP差動増幅回路
の一方のトランジスタQ20Aのコレクタ電流をカレントミ
ラー回路でなる１対のNPNトランジスタQ22A及びQ23Aの
入力電流としたアクテイブ負荷付差動増幅回路を構成し
ている。
の一方のトランジスタQ20Aのコレクタ電流をカレントミ
ラー回路でなる１対のNPNトランジスタQ22A及びQ23Aの
入力電流としたアクテイブ負荷付差動増幅回路を構成し
ている。
またPNP差動増幅回路の他方のトランジスタQ21Aのコレ
クタ電流が、PNPトランジスタQ25A及びNPNトランジスタ
Q26Aのベースに供給されている。
クタ電流が、PNPトランジスタQ25A及びNPNトランジスタ
Q26Aのベースに供給されている。
このPNPトランジスタQ25Aは、エミツタに電源VCCに接続
された定電流源I21から得られる直流電流が供給される
と共に、コレクタがアースラインGNDに接地されたコレ
クタ接地型増幅回路でなり、そのエミツタ電流がコレク
タが電源VCCに接続されたNPNトランジスタQ27Aのベース
に供給される。
された定電流源I21から得られる直流電流が供給される
と共に、コレクタがアースラインGNDに接地されたコレ
クタ接地型増幅回路でなり、そのエミツタ電流がコレク
タが電源VCCに接続されたNPNトランジスタQ27Aのベース
に供給される。
またNPNトランジスタQ26Aは、エミツタにNPNトランジス
タQ24Aとカレントミラー接続されたNPNトランジスタQ28
Aを介して所定の電流が供給され、そのエミツタ電流が
コレクタがアースラインGNDに接地されたPNPトランジス
タQ29Aのベースに供給される。
タQ24Aとカレントミラー接続されたNPNトランジスタQ28
Aを介して所定の電流が供給され、そのエミツタ電流が
コレクタがアースラインGNDに接地されたPNPトランジス
タQ29Aのベースに供給される。
さらにNPNトランジスタQ27A及びPNPトランジスタQ29Aの
それぞれのエミツタは接続され、これによりトランジス
タQ25A、Q26A、Q27A及びQ29Aは全体としていわゆるダイ
ヤモンド接続された出力回路を構成するようになされて
おり、NPNトランジスタQ27A及びPNPトランジスタQ29Aの
それぞれのエミツタの接続中点が、PNP差動増幅回路の
トランジスタQ21Aのベースに接続され、これによりPNP
差動増幅回路は出力端及び反転入力端が接続されて第２
のバツフア回路22を構成すると共に、そのNPNトランジ
スタQ27A及びPNPトランジスタQ29Aのそれぞれのエミツ
タから、出力電圧VOUT20を得るようになされている。
それぞれのエミツタは接続され、これによりトランジス
タQ25A、Q26A、Q27A及びQ29Aは全体としていわゆるダイ
ヤモンド接続された出力回路を構成するようになされて
おり、NPNトランジスタQ27A及びPNPトランジスタQ29Aの
それぞれのエミツタの接続中点が、PNP差動増幅回路の
トランジスタQ21Aのベースに接続され、これによりPNP
差動増幅回路は出力端及び反転入力端が接続されて第２
のバツフア回路22を構成すると共に、そのNPNトランジ
スタQ27A及びPNPトランジスタQ29Aのそれぞれのエミツ
タから、出力電圧VOUT20を得るようになされている。
ここで、第１のバツフア回路21は第２のバツフア回路22
との同一部分に符号Ａを符号Ｂに代えて示すようにほぼ
同一回路構成でなり、特に第２のバツフア回路22の定電
流源I20、I21をオンオフ制御し得るようになされた定電
流源回路が付加されている。
との同一部分に符号Ａを符号Ｂに代えて示すようにほぼ
同一回路構成でなり、特に第２のバツフア回路22の定電
流源I20、I21をオンオフ制御し得るようになされた定電
流源回路が付加されている。
すなわち第１のバツフア回路21においては、ダイオード
接続されたNPNトランジスタQ30のエミツタが電源VCCに
接続され、そのコレクタがスイツチ素子SW20を介して一
端がアースラインGNDに接地された定電流源I22の他端に
接続され、また第２のバツフア回路22の定電流源I20、I
21に対応する接続位置に、NPNトランジスタQ30に対して
カレントミラー接続されたNPNトランジスタQ31及びQ32
が接続されている。
接続されたNPNトランジスタQ30のエミツタが電源VCCに
接続され、そのコレクタがスイツチ素子SW20を介して一
端がアースラインGNDに接地された定電流源I22の他端に
接続され、また第２のバツフア回路22の定電流源I20、I
21に対応する接続位置に、NPNトランジスタQ30に対して
カレントミラー接続されたNPNトランジスタQ31及びQ32
が接続されている。
これにより、スイツチ素子SW20のオンオフ制御に応じ
て、定電流源I20、I21に対応したトランジスタQ31及びQ
32を通じて所定の直流電流を流すことができ、かくして
第１のバツフア回路21をスイツチ素子SW20のオンオフ制
御に基づいて、オン状態又はオフ状態に制御し得るよう
になされている。
て、定電流源I20、I21に対応したトランジスタQ31及びQ
32を通じて所定の直流電流を流すことができ、かくして
第１のバツフア回路21をスイツチ素子SW20のオンオフ制
御に基づいて、オン状態又はオフ状態に制御し得るよう
になされている。
以上の構成によれば、スイツチ素子SW2（SW20）を切換
制御することによつて、負帰還回路３の実効的な帰還イ
ンピーダンスを可変し得、これにより簡易な構成で、利
得A20を切換制御して安定した出力電圧VOUT20を得るこ
とのできる利得可変型の演算増幅回路20を実現できる。
制御することによつて、負帰還回路３の実効的な帰還イ
ンピーダンスを可変し得、これにより簡易な構成で、利
得A20を切換制御して安定した出力電圧VOUT20を得るこ
とのできる利得可変型の演算増幅回路20を実現できる。
さらに上述の構成によれば、バイポーラトランジスタ等
のアナログスイツチ素子を用いていないことにより、一
段と容易に集積回路化し得る演算増幅回路を実現でき
る。
のアナログスイツチ素子を用いていないことにより、一
段と容易に集積回路化し得る演算増幅回路を実現でき
る。
なお上述の実施例においては、負帰還回路３の帰還イン
ピーダンス素子として、抵抗及びコンデンサを用いた場
合について述べたが、抵抗同士又はコンデンサ同士を組
み合わせても良く、さらに他のインピーダンス素子を複
数個組み合わせて用いても、上述の実施例と同様の効果
を実現できる。
ピーダンス素子として、抵抗及びコンデンサを用いた場
合について述べたが、抵抗同士又はコンデンサ同士を組
み合わせても良く、さらに他のインピーダンス素子を複
数個組み合わせて用いても、上述の実施例と同様の効果
を実現できる。
また上述の実施例においては、演算増幅器２の出力を第
２のバツフア回路としてのバツフア回路21を介して、負
帰還回路３の抵抗R2及びコンデンサC1間に接続したが、
負帰還回路３の帰還インピーダンス素子が３個以上の複
数の場合、さらに同様の構成のバツフア回路を、帰還イ
ンピーダンス素子間に接続するようにしても良い。
２のバツフア回路としてのバツフア回路21を介して、負
帰還回路３の抵抗R2及びコンデンサC1間に接続したが、
負帰還回路３の帰還インピーダンス素子が３個以上の複
数の場合、さらに同様の構成のバツフア回路を、帰還イ
ンピーダンス素子間に接続するようにしても良い。
因みに、このようにすれば複数の第２のバツフア回路の
スイツチ素子の全てをオフ制御するか、いずれか１つを
オン制御するかによつて、利得を種々選択的に切換制御
し得る演算増幅回路を実現できる。
スイツチ素子の全てをオフ制御するか、いずれか１つを
オン制御するかによつて、利得を種々選択的に切換制御
し得る演算増幅回路を実現できる。
さらに上述の実施例において、本考案による演算増幅回
路を磁気デイスク装置の磁気ヘツド駆動回路に用いられ
るものに適用したが、本考案はこれに限らず種々の電子
機器に広く適用して好適なものである。
路を磁気デイスク装置の磁気ヘツド駆動回路に用いられ
るものに適用したが、本考案はこれに限らず種々の電子
機器に広く適用して好適なものである。
Ｈ考案の効果 上述のように本考案によれば、集積回路化に適した構成
で、利得を切換制御して安定した出力電圧を得ることの
できる利得可変型の演算増幅回路を実現できる。
で、利得を切換制御して安定した出力電圧を得ることの
できる利得可変型の演算増幅回路を実現できる。
第１図は本考案の一実施例を示す接続図、第２図及び第
３図はその動作の説明に供する接続図、第４図は実施例
の演算増幅回路の集積回路化例を示す接続図、第５図及
び第６図は従来の演算増幅回路を示す接続図である。 １、20……演算増幅回路、２……演算増幅器、３……負
帰還回路、21、22……バツフア回路、R1……入力インピ
ーダンス素子、R2、C1……帰還インピーダンス素子、V
IN……入力電圧、VOUT20……出力電圧。
３図はその動作の説明に供する接続図、第４図は実施例
の演算増幅回路の集積回路化例を示す接続図、第５図及
び第６図は従来の演算増幅回路を示す接続図である。 １、20……演算増幅回路、２……演算増幅器、３……負
帰還回路、21、22……バツフア回路、R1……入力インピ
ーダンス素子、R2、C1……帰還インピーダンス素子、V
IN……入力電圧、VOUT20……出力電圧。
Claims (1)
- 【請求項１】非反転入力端に基準電圧が入力されると共
に、反転入力端に入力インピーダンス素子を介して、入
力電圧が入力される演算増幅器と、 上記演算増幅器の出力を送出する第１のバツフア回路
と、 少なくとも２個以上のインピーダンス素子が直列接続さ
れてなり、上記第１のバツフア回路の出力を、上記演算
増幅器の上記反転入力端に帰還する負帰還回路と、 上記演算増幅器の出力をスイツチ素子を介して、上記負
帰還回路の所定の上記インピーダンス素子間に供給する
少なくとも１個以上の第２のバツフア回路と を具え、上記第２のバツフア回路の上記スイツチ素子を
オンオフ制御して利得を可変するようにした ことを特徴とする演算増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13635388U JPH0635542Y2 (ja) | 1988-10-18 | 1988-10-18 | 演算増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13635388U JPH0635542Y2 (ja) | 1988-10-18 | 1988-10-18 | 演算増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0257616U JPH0257616U (ja) | 1990-04-25 |
| JPH0635542Y2 true JPH0635542Y2 (ja) | 1994-09-14 |
Family
ID=31396785
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13635388U Expired - Lifetime JPH0635542Y2 (ja) | 1988-10-18 | 1988-10-18 | 演算増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0635542Y2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3262066B2 (ja) * | 1998-04-15 | 2002-03-04 | 日本電気株式会社 | Ｐｇａ（プログラマブル・ゲインアンプ）回路 |
| CN104604141A (zh) * | 2012-09-07 | 2015-05-06 | 旭化成微电子株式会社 | 采样保持电路、a/d转换器、采样保持电路的校准方法以及电路 |
-
1988
- 1988-10-18 JP JP13635388U patent/JPH0635542Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0257616U (ja) | 1990-04-25 |
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