JPH0257616U - - Google Patents

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JPH0257616U
JPH0257616U JP13635388U JP13635388U JPH0257616U JP H0257616 U JPH0257616 U JP H0257616U JP 13635388 U JP13635388 U JP 13635388U JP 13635388 U JP13635388 U JP 13635388U JP H0257616 U JPH0257616 U JP H0257616U
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operational amplifier
circuit
output
buffer
buffer circuit
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  • Control Of Amplification And Gain Control (AREA)
  • Amplifiers (AREA)

Description

【図面の簡単な説明】
第１図は本考案の一実施例を示す接続図、第２
図及び第３図はその動作の説明に供する接続図、
第４図は実施例の演算増幅回路の集積回路化例を
示す接続図、第５図及び第６図は従来の演算増幅
回路を示す接続図である。 １，２０……演算増幅回路、２……演算増幅器
、３……負帰還回路、２１，２２……バツフア回
路、Ｒ１……入力インピーダンス素子、Ｒ２，Ｃ
１……帰還インピーダンス素子、ＶＩＮ……入力
電圧、ＶＯＵＴ２０……出力電圧。

Claims (1)

  1. 【実用新案登録請求の範囲】 非反転入力端に基準電圧が入力されると共に、
    反転入力端に入力インピーダンス素子を介して、
    入力電圧が入力される演算増幅器と、 上記演算増幅器の出力を送出する第１のバツフ
    ア回路と、 少なくとも２個以上のインピーダンス素子が直
    列接続されてなり、上記第１のバツフア回路の出
    力を、上記演算増幅器の上記反転入力端に帰還す
    る負帰還回路と、 上記演算増幅器の出力をスイツチ素子を介して
    、上記負帰還回路の所定の上記インピーダンス素
    子間に供給する少なくとも１個以上の第２のバツ
    フア回路と を具え、上記第２のバツフア回路の上記スイツ
    チ素子をオンオフ制御して利得を可変するように
    した ことを特徴とする演算増幅回路。
JP13635388U 1988-10-18 1988-10-18 演算増幅回路 Expired - Lifetime JPH0635542Y2 (ja)

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JPH0257616U true JPH0257616U (ja) 1990-04-25
JPH0635542Y2 JPH0635542Y2 (ja) 1994-09-14

Family

ID=31396785

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11298270A (ja) * 1998-04-15 1999-10-29 Nec Corp Ｐｇａ（プログラマブル・ゲインアンプ）回路
WO2014038138A1 (ja) * 2012-09-07 2014-03-13 旭化成エレクトロニクス株式会社 サンプルホールド回路、ａ／ｄ変換器、サンプルホールド回路のキャリブレーション方法および回路

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US9374104B2 (en) 2012-09-07 2016-06-21 Asahi Kasei Microdevices Corporation Sample hold circuit, A/D converter, calibration method of the sample hold circuit, and circuit

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JPH0635542Y2 (ja) 1994-09-14

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