KR101986938B1 - 다이나믹 레퍼런스 및 2단 샘플앤드홀드를 이용한 고속, 저전력 파이프라인드 아날로그-디지털 변환기 - Google Patents

다이나믹 레퍼런스 및 2단 샘플앤드홀드를 이용한 고속, 저전력 파이프라인드 아날로그-디지털 변환기 Download PDF

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Abstract

다이나믹 레퍼런스 및 2단 샘플앤드홀드를 이용한 고속, 저전력 파이프라인드 아날로그-디지털 변환기가 제시된다. 본 발명에서 제안하는 복수의 스테이지들을 포함하는 파이프라인드 아날로그-디지털 변환기에 있어서, 각 스테이지는, 각 스테이지 당 클락 주기에 해당하는 변환시간을 확보하고, 입력신호 패스에 버퍼만을 적용하는 2-스테이지 S/H, 이전 스테이지의 D-플립플랍의 출력을 입력신호로 받아 샘플링 주파수의 반주기 동안 필요로 하는 기준 전압을 생성하는 기준 전압 발생기 및 선형 트랜스컨덕터(linear transconductor; LT), 레일-투-레일 래치(rail-to-rail latch; R2R), D-플립플랍을 포함하고, 상기 D-플립플랍의 출력을 이용하여 아날로그-디지털 변환기의 출력 및 기준 전압을 생성하기 위한 다음 스테이지의 기준 전압 발생기의 입력을 생성하는 비교기를 포함한다.

Description

다이나믹 레퍼런스 및 2단 샘플앤드홀드를 이용한 고속, 저전력 파이프라인드 아날로그-디지털 변환기{High-speed, Low-power pipelined ADC utilizing a dynamic reference voltage and 2-stage sample-and-hold}
본 발명은 아날로그 신호를 디지털 코드로 변환하는 아날로그-디지털 변환기(analog-to-digital converter, ADC)에 관한 것으로, 더욱 상세하게는 10~20 Gbps의 고속 신호를 다루는 고속 백플레인 수신기의 프론트엔드에 사용되는 고속, 저전력 파이프라인드 ADC에 관한 것이다.
빠른 통신속도에 대한 수요가 지속적으로 증가함에 따라 오늘날의 백플레인 링크 시스템은 10~20 Gbps에 이르는 속도의 시리얼 통신을 지원하게 되었다. 이에 따라 고속 신호의 링크 채널을 통한 손실, 대역폭 제한, 왜곡 등의 현상에 대응하기 위해 더욱 강력한 이퀄라이저가 필요하게 되었다. 그러나, 기존 백플레인 수신기에 흔히 사용되었던 아날로그 방식의 전류 합산기를 이용한 선형 이퀄라이저는 구현상의 한계로 인해 고속 동작이 어렵고, 공정상의 비이상성(non-ideality)에 민감한 문제를 가지고 있었다.
이러한 문제를 피하기 위해 수신기의 최앞단에 프론트엔드 ADC를 배치하고 ADC에 의해 변환된 디지털 코드로부터 수신된 비트를 복원하는 디지털 이퀄라이저를 사용하는 방식이 제안되게 되었다. 이러한 ADC기반 백플레인 수신기는 고차원 이퀄라이저 알고리즘을 적용시키기에 용이하고, 디지털 회로를 칩 제작 후에도 재구성하여 사용할 수 있으며, 디지털 회로가 공정상의 비이상성에 둔감한 점 등 많은 장점을 가지고 있다.
그러나 통신 속도가 수십 Gbps에 달하는 백플레인 수신기를 지원하기 위해서는 수십 GS/s의 샘플링 속도를 가지는 변환기가 필요하지만, 수십 GS/s에서 동작하며 고해상도를 가지는 변환기를 구현하는 것은 매우 어려운 일이다. 실제로 백플레인 통신을 위한 10~20 GS/s의 샘플링 속도를 가지는 변환기들 중 6-bit 이상의 해상도를 가지는 변환기는 아직 발표된 바 없으며, 대부분의 변환기들이 지나치게 높은 전력을 소모하여 실제 백플레인 수신기에 적용되기에는 어려움이 많다. 따라서 ADC기반 백플레인 수신기를 실현하기 위해서는 고속에서 동작하면서도 전력소모가 작은 고속, 저전력 ADC를 구현하는 것이 가장 시급하다.
본 발명이 이루고자 하는 기술적 과제는 높은 주파수 대역을 필요로 하는 신호 패스의 주파수 대역을 제한하는 디지털-아날로그 변환기(DAC)를 DC 전압으로 이루어진 기준 영역으로 이동시키고, 2-스테이지 샘플앤드홀드(Sample-and-hold, S/H)를 이용하여 각 파이프 라인에 할당된 변환시간을 2배로 늘림으로써, 수십 GS/s에서 동작 가능한 저전력 파이프라인드 ADC를 구현할 수 있는 방안을 제안한다.
일 측면에 있어서, 본 발명에서 제안하는 복수의 스테이지들을 포함하는 파이프라인드 아날로그-디지털 변환기에 있어서, 각 스테이지는, 각 스테이지 당 클락 주기에 해당하는 변환시간을 확보하고, 입력신호 패스에 버퍼만을 적용하는 2-스테이지 S/H, 이전 스테이지의 D-플립플랍의 출력을 입력신호로 받아 샘플링 주파수의 반주기 동안 필요로 하는 기준 전압을 생성하는 기준 전압 발생기 및 선형 트랜스컨덕터(linear transconductor; LT), 레일-투-레일 래치(rail-to-rail latch; R2R), D-플립플랍을 포함하고, 상기 D-플립플랍의 출력을 이용하여 아날로그-디지털 변환기의 출력 및 기준 전압을 생성하기 위한 다음 스테이지의 기준 전압 발생기의 입력을 생성하는 비교기를 포함한다.
상기 2-스테이지 S/H는 2-스테이지를 사용함으로써 각 스테이지의 변환시간을 2배 늘린다.
상기 2-스테이지 S/H는 2-스테이지 S/H의 제1 스테이지가 입력신호를 샘플링하여 출력하고, 제2 스테이지가 상기 샘플링된 제1 스테이지의 dc 신호를 샘플링하여 불필요한 고주파 트랜지션을 제거함으로써 이후 입력신호 패스의 필요 주파수대역폭을 대폭 낮춘다.
상기 기준 전압 발생기는 고속 동작을 필요로 하는 입력신호 패스의 기생 커패시턴스를 줄이고 주파수대역폭을 높이기 위해 DAC를 사용하여 기준 전압 레벨을 변화시킨다.
상기 기준 전압 발생기는 저항성 래더(resistive ladder)를 사용하고, 이전 스테이지까지의 출력값들을 사용하여 현재 스테이지의 비교기가 필요로 하는 기준 전압을 멀티플렉싱하여 생성한다.
상기 기준 전압 발생기는 2-스테이지 S/H의 버퍼로 인한 전압의 비선형성을 상쇄시키고, 온-다이 변형(on-die variation)으로 인한 비교기의 옵셋을 보정하기 위해 기준 프리-디스토션(reference pre-distortion)을 사용한다.
또 다른 일 측면에 있어서, 본 발명에서 제안하는 복수의 스테이지들을 포함하는 파이프라인드 아날로그-디지털 변환기의 동작 방법에 있어서, 상기 복수의 스테이지들 각각은 2-스테이지 S/H, 비교기 및 기준 전압 발생기를 포함하고, 입력신호 패스에 버퍼만을 적용하는 상기 2-스테이지 S/H를 통해 각 스테이지 당 클락 주기에 해당하는 변환시간을 확보하는 단계, 상기 기준 전압 발생기를 통해 이전 스테이지의 D-플립플랍의 출력을 입력신호로 받아 샘플링 주파수의 반주기 동안 필요로 하는 기준 전압을 생성하는 단계 및 선형 트랜스컨덕터(linear transconductor; LT), 레일-투-레일 래치(rail-to-rail latch; R2R), D-플립플랍을 포함하는 상기 비교기의 D-플립플랍의 출력을 이용하여 아날로그-디지털 변환기의 출력 및 기준 전압을 생성하기 위한 다음 스테이지의 기준 전압 발생기의 입력을 생성하는 단계를 포함한다.
상기 입력신호 패스에 버퍼만을 적용하는 상기 2-스테이지 S/H를 통해 각 스테이지 당 클락 주기에 해당하는 변환시간을 확보하는 단계는 2-스테이지 S/H의 제1 스테이지가 입력신호를 샘플링하여 출력하고, 2-스테이지 S/H의 제2 스테이지가 상기 샘플링된 제1 스테이지의 dc 신호를 샘플링하여 불필요한 고주파 트랜지션을 제거함으로써 이후 입력신호 패스의 필요 주파수대역폭을 대폭 낮춘다.
상기 기준 전압 발생기를 통해 이전 스테이지의 D-플립플랍의 출력을 입력신호로 받아 샘플링 주파수의 반주기 동안 필요로 하는 기준 전압을 생성하는 단계는 고속 동작을 필요로 하는 입력신호 패스의 기생 커패시턴스를 줄이고 주파수대역폭을 높이기 위해 DAC를 사용하여 기준 전압 레벨을 변화시킨다.
상기 기준 전압 발생기를 통해 이전 스테이지의 D-플립플랍의 출력을 입력신호로 받아 샘플링 주파수의 반주기 동안 필요로 하는 기준 전압을 생성하는 단계는 저항성 래더(resistive ladder)를 사용하고, 이전 스테이지까지의 출력값들을 사용하여 현재 스테이지의 비교기가 필요로 하는 기준 전압을 멀티플렉싱하여 생성한다.
상기 아날로그-디지털 변환기의 출력 및 기준 전압을 생성하기 위한 다음 스테이지의 기준 전압 발생기의 입력을 생성하는 단계는 2-스테이지 S/H의 버퍼로 인한 전압의 비선형성을 상쇄시키고, 온-다이 변형(on-die variation)으로 인한 비교기의 옵셋을 보정하기 위해 기준 프리-디스토션(reference pre-distortion)을 사용한다.
본 발명의 실시예들에 따른 다이나믹-기준 파이프라인드 아날로그-디지털 변환기(dynamic-reference pipelined ADC)는 높은 동작속도를 실현하면서도 전력소모를 크게 낮추어 ADC기반 수신기가 미래 고속 백플레인 통신에서 보다 적극적으로 활용될 수 있다.
도 1은 본 발명의 일 실시예에 따른 다이나믹 레퍼런스 및 2단 샘플앤드홀드를 이용한 고속, 저전력 파이프라인드 아날로그-디지털 변환기의 전체 구조를 나타내는 도면이다.
도 2는 본 발명의 일 실시예에 따른 다이나믹 레퍼런스 및 2단 샘플앤드홀드를 이용한 고속, 저전력 파이프라인드 아날로그-디지털 변환기의 동작 방법을 설명하기 위한 흐름도이다.
도 3은 본 발명의 일 실시예에 따른 파이프라인드 아날로그-디지털 변환기 동작을 설명하기 위한 타이밍도이다.
도 4는 본 발명의 일 실시예에 따른 기준 전압 발생기의 구조를 나타내는 도면이다.
고속 백플레인 수신기는 고속에서 동작하면서도 전체 시스템의 전력소모를 최적화하기 위해 낮은 전력소모를 가져야 하는 제한을 가진다. 따라서 기존의 고속 백플레인 수신기에 사용되어 온 ADC는 크게 두 가지 타입―다시 말해, 플래시(flash) 또는 SAR(successive approximation register)―으로 구현되었다.
플래시 ADC는 변환속도가 빨라 고속 샘플링에 유리한 반면, 비트해상도가 높아짐에 따라 필요한 비교기의 개수가 기하급수적으로 증가해 높은 전력소모를 가지는 단점이 있다.
한편, SAR ADC는 전력소모가 매우 작아 전력소모 면에서 유리한 반면, 변환속도가 느려 목표로 하는 수십 GS/s의 샘플링 속도를 실현하기 위해서는 여러 개의 SAR ADC를 시간차를 두고 사용(time-interleaving)해야 하여 전체 복잡도가 높아지고, 지연시간의 불일치(mismatch)에 의한 성능저하가 발생할 수 있다는 단점이 있다. 파이프라인드 ADC는 두 ADC 타입의 절충형으로 비교기의 개수가 비트해상도에 선형비례하여 증가하고, 파이프라이닝을 통해 변환율(throughput)을 높일 수 있다는 장점을 가진다. 그러나, 수십 GS/s에서 동작하는 파이프라인 스테이지를 구현하는 것이 매우 어려워 수십 GS/s에서 동작하는 파이프라인드 ADC는 현재까지 구현된 바 없다. 본 발명에서는 높은 주파수 대역을 필요로 하는 신호 패스의 주파수 대역을 제한하는 디지털-아날로그 변환기(digital-to-analog converter, DAC)을 DC 전압으로 이루어진 기준 영역으로 이동 시키고, 2-스테이지 샘플앤드홀드(Sample-and-hold, S/H)를 이용하여 각 파이프라인에 할당된 변환시간을 2배로 늘림으로써, 수십 GS/s에서 동작 가능한 저전력 파이프라인드 ADC를 구현할 수 있는 방안을 제안한다. 이하, 본 발명의 실시 예를 첨부된 도면을 참조하여 상세하게 설명한다.
도 1은 본 발명의 일 실시예에 따른 다이나믹 레퍼런스 및 2단 샘플앤드홀드(Sample-and-hold, S/H)를 이용한 고속, 저전력 파이프라인드 아날로그-디지털 변환기의 전체 구조를 나타내는 도면이다.
제안하는 파이프라인드 아날로그-디지털 변환기는 복수의 스테이지들을 포함한다. 본 발명의 실시예에 따른 파이프라인드 아날로그-디지털 변환기는 6개의 스테이지들(110, 120, ..., 160)을 포함한다.
본 발명의 실시예에 따른 각 스테이지는 속도 제약을 최소화 하기 위하여 1비트의 출력만을 생성한다. 이하, 스테이지1(110)을 참조하여 각 스테이지의 구조를 설명 한다.
각 스테이지(110)는, 각 스테이지 당 클락 주기에 해당하는 변환시간을 확보하고, 입력신호 패스에 버퍼만을 적용하는 2-스테이지 S/H(111), 이전 스테이지의 D-플립플랍의 출력을 입력신호로 받아 샘플링 주파수의 반주기 동안 필요로 하는 기준 전압을 생성하는 기준 전압 발생기(112) 및 선형 트랜스컨덕터(linear transconductor; LT), 레일-투-레일 래치(rail-to-rail latch; R2R), D-플립플랍(DFF)을 포함하고, 상기 D-플립플랍의 출력을 이용하여 아날로그-디지털 변환기의 출력 및 기준 전압을 생성하기 위한 다음 스테이지의 기준 전압 발생기의 입력을 생성하는 비교기(113)를 포함한다.
도 1을 참조하면, 본 발명의 실시예에 따른 총 6-bit 해상도를 가지는 파이프라인드 ADC는 6개의 파이프라인 스테이지로 이루어져 있으며, 이러한 스테이지의 수는 실시예일뿐 이에 한정되지는 않는다.
본 발명의 실시예에 따른 2-스테이지 S/H(111)는 2-스테이지를 사용함으로써 각 스테이지의 변환시간(conversion time)을 2배 늘릴 수 있다. 2-스테이지 S/H(111)는 2-스테이지 S/H의 제1 스테이지가 입력신호를 샘플링하여 출력하고, 제2 스테이지가 상기 샘플링된 제1 스테이지의 dc 신호를 샘플링하여 불필요한 고주파 트랜지션을 제거함으로써 이후 입력신호 패스의 필요 주파수대역폭을 대폭 낮출 수 있다.
본 발명의 실시예에 따른 기준 전압 발생기(112)는 고속 동작을 필요로 하는 입력신호 패스의 기생 커패시턴스를 줄이고 주파수대역폭을 높이기 위해 DAC를 사용하여 기준 전압 레벨을 변화시킨다. 기준 전압 발생기(112)는 저항성 래더(resistive ladder)를 사용하고, 이전 스테이지까지의 출력값들을 사용하여 현재 스테이지의 비교기가 필요로 하는 기준 전압을 멀티플렉싱하여 생성한다. 또한, 기준 전압 발생기(112)는 2-스테이지 S/H의 버퍼로 인한 전압의 비선형성을 상쇄시키고, 온-다이 변형(on-die variation)으로 인한 비교기의 옵셋을 보정하기 위해 기준 프리-디스토션(reference pre-distortion)을 사용한다.
본 발명의 실시예에 따른 1-bit 비교기(113)로는 선형 트랜스컨덕터(linear transconductor; LT), 레일-투-레일 래치(rail-to-rail latch; R2R), D-플립플랍(DFF)이 사용되었으며, D-플립플랍의 출력은 ADC출력으로 활용됨과 동시에 다음 스테이지인 스테이지2(120)의 기준 전압을 발생시키는 스테이지2(120)의 기준 전압 발생기(122)의 입력으로 사용된다.
위에서 설명된 스테이지1(110)과 같이, 스테이지2(120)도 각 스테이지 당 클락 주기에 해당하는 변환시간을 확보하고, 입력신호 패스에 버퍼만을 적용하는 2-스테이지 S/H(121), 이전 스테이지의 D-플립플랍의 출력을 입력신호로 받아 샘플링 주파수의 반주기 동안 필요로 하는 기준 전압을 생성하는 기준 전압 발생기(122) 및 선형 트랜스컨덕터(linear transconductor; LT), 레일-투-레일 래치(rail-to-rail latch; R2R), D-플립플랍(DFF)을 포함하고, 상기 D-플립플랍의 출력을 이용하여 아날로그-디지털 변환기의 출력 및 기준 전압을 생성하기 위한 다음 스테이지의 기준 전압 발생기의 입력을 생성하는 비교기(123)를 포함한다. 여기서, 기준 전압 발생기(122)는 스테이지1(110)의 D-플립플랍의 출력을 입력으로 받아 다음 스테이지인 스테이지3(도시되지 않음)의 기준 전압을 발생시키는 스테이지3의 기준 전압 발생기의 입력으로 사용된다.
도 2는 본 발명의 일 실시예에 따른 다이나믹 레퍼런스 및 2단 샘플앤드홀드를 이용한 고속, 저전력 파이프라인드 아날로그-디지털 변환기의 동작 방법을 설명하기 위한 흐름도이다.
본 발명의 실시예에 따른 복수의 스테이지들을 포함하는 파이프라인드 아날로그-디지털 변환기의 동작 방법에 있어서, 상기 복수의 스테이지들 각각은 2-스테이지 S/H, 비교기 및 기준 전압 발생기를 포함하고, 제안하는 파이프라인드 아날로그-디지털 변환기의 동작 방법은 입력신호 패스에 버퍼만을 적용하는 상기 2-스테이지 S/H를 통해 각 스테이지 당 클락 주기에 해당하는 변환시간을 확보하는 단계(210), 상기 기준 전압 발생기를 통해 이전 스테이지의 D-플립플랍의 출력을 입력신호로 받아 샘플링 주파수의 반주기 동안 필요로 하는 기준 전압을 생성하는 단계(220) 및 선형 트랜스컨덕터(linear transconductor; LT), 레일-투-레일 래치(rail-to-rail latch; R2R), D-플립플랍을 포함하는 상기 비교기의 D-플립플랍의 출력을 이용하여 아날로그-디지털 변환기의 출력 및 기준 전압을 생성하기 위한 다음 스테이지의 기준 전압 발생기의 입력을 생성하는 단계(230)를 포함한다.
단계(210)에서, 입력신호 패스에 버퍼만을 적용하는 상기 2-스테이지 S/H를 통해 각 스테이지 당 클락 주기에 해당하는 변환시간을 확보한다. 본 발명의 실시예에 따른 2-스테이지 S/H는 2-스테이지를 사용함으로써 각 스테이지의 변환시간(conversion time)을 2배 늘릴 수 있다. 2-스테이지 S/H는 2-스테이지 S/H의 제1 스테이지가 입력신호를 샘플링하여 출력하고, 제2 스테이지가 상기 샘플링된 제1 스테이지의 dc 신호를 샘플링하여 불필요한 고주파 트랜지션을 제거함으로써 이후 입력신호 패스의 필요 주파수대역폭을 대폭 낮출 수 있다.
단계(220)에서, 기준 전압 발생기를 통해 이전 스테이지의 D-플립플랍의 출력을 입력신호로 받아 샘플링 주파수의 반주기 동안 필요로 하는 기준 전압을 생성한다. 이때, 고속 동작을 필요로 하는 입력신호 패스의 기생 커패시턴스를 줄이고 주파수대역폭을 높이기 위해 DAC를 사용하여 기준 전압 레벨을 변화시킨다. 본 발명의 실시예에 따른 기준 전압 발생기는 저항성 래더(resistive ladder)를 사용하고, 이전 스테이지까지의 출력값들을 사용하여 현재 스테이지의 비교기가 필요로 하는 기준 전압을 멀티플렉싱하여 생성한다. 또한, 2-스테이지 S/H의 버퍼로 인한 전압의 비선형성을 상쇄시키고, 온-다이 변형(on-die variation)으로 인한 비교기의 옵셋을 보정하기 위해 기준 프리-디스토션(reference pre-distortion)을 사용한다.
단계(230)에서, 선형 트랜스컨덕터(linear transconductor; LT), 레일-투-레일 래치(rail-to-rail latch; R2R), D-플립플랍을 포함하는 상기 비교기의 D-플립플랍의 출력을 이용하여 아날로그-디지털 변환기의 출력 및 기준 전압을 생성하기 위한 다음 스테이지의 기준 전압 발생기의 입력을 생성한다.
위에서 설명된 방법은 하나의 스테이지의 동작이고, 복수의 스테이지들을 포함하는 파이프라인드 아날로그-디지털 변환기의 각 스테이지에서는 상기 단계(210~230)를 수행함으로써 고속, 저전력 파이프라인드 아날로그-디지털 변환을 수행할 수 있다.
다시 말해, 위에서 설명된 바와 같은 단계(210~230)를 다음 스테이지에서도 수행하고, 단계(230)에서 생성된 기준 전압 발생기의 D-플립플랍의 출력을 다음 스테이지의 기준 전압 발생기의 입력으로 전달하여, 차후 스테이지의 기준 전압 발생기의 입력으로 사용한다.
도 3은 본 발명의 일 실시예에 따른 파이프라인드 아날로그-디지털 변환기 동작을 설명하기 위한 타이밍도이다.
스테이지1의 2-스테이지 S/H의 제1 스테이지의 출력(node a)은 빠른 입력 신호를 샘플하며(R2R(310)), 제2 스테이지의 출력(node b)은 샘플링된 DC 신호를 샘플링하여 불필요한 고주파 트랜지션을 없앰으로써 이후 입력신호 패스의 필요 주파수대역폭을 대폭 낮추는 역할을 한다(DFF(320)). 종래의 파이프라인드 ADC에서 DAC을 사용하여 입력 신호 패스의 값을 변화시켰던 것과 달리, 본 발명에서는 입력신호 패스에 S/H에 사용되는 버퍼만을 적용하고, 그 대신 비교기의 기준 레벨을 DAC을 사용하여 변화시킨다(R2R(330)). 이러한 방식은 높은 주파수대역을 필요로 하는 입력신호 패스에 파이프라인 동작에 필수적으로 필요한 버퍼 이외의 주파수대역을 제한할 수 있는 회로를 모두 배제시킴으로써 높은 주파수대역을 확보하면서도 필요한 버퍼의 크기를 최소화 하여 전력소모를 감소시킬 수 있는 장점을 가진다. 도 2에 나타낸 바와 같이, 기중 전압 발생기는 샘플링 주파수의 반주기(R2R(330)) 동안의 기준 전압 생성 시간을 가진다.
도 4는 본 발명의 일 실시예에 따른 기준 전압 발생기의 구조를 나타내는 도면이다.
본 발명의 실시예에 따른 기준 전압 발생기는 저항성 래들러(resistive ladder)를 활용하며, 이전 스테이지까지의 출력값들을 사용하여 현재 스테이지의 비교기가 필요로 하는 기준 전압을 멀티플렉싱(multiplexing)을 이용하여 생성한다. 이때, 패스 게이트(pass gate) 또는 트랜스미션 게이트(transmission gate)를 스위치로 활용하면 빠른 멀티플렉싱 속도를 확보할 수 있어 반주기 이내에 기준 전압 생성을 마칠 수 있다.
도 4는 이전 스테이지로부터의 입력 값이 가장 많은 스테이지 6의 기준 전압 발생기의 회로를 보여준다. 본 발명에서 제안된 구조는 각 파이프라인 스테이지의 변환시간을 확보하기 위해 2-스테이지 S/H를 적용시킨다. 이로 인해 각 스테이지 당 필요한 버퍼의 수가 2배로 늘어나게 된다. 이것은 버퍼의 비선형성(non-linearity)으로 인한 성능저하를 가져올 수 있다. 도 4의 오른편에 있는 그래프는 버퍼들을 통과한 신호의 이상 버퍼 출력(410)과 이에 대응하는 비선형에 의한 영향이 누적된 실제 버퍼 출력(420)을 보여준다. 이러한 비선형성의 영향을 상쇄시키기 위해 기준 프리-디스토션(reference pre-distortion)이 활용될 수 있다. 기준 프리-디스토션은 비선형성에 의한 전압 값을 기준 전압으로 활용하여 비선형성에 해당하는 값을 상쇄시키는 방법이다. 이 외에도 특정 기준 캘리브레이션(reference calibration) 범위 내에서 기준 전압을 선택할 수 있도록 회로를 구성하면 온-다이 변형(on-die variation)에 의한 비교기의 옵셋(offset) 역시 상쇄시킬 수 있다. 이러한 기준 프리-디스토션을 통한 비교기의 캘리브레이션은 전체 ADC의 유효해상도 성능을 크게 향상시킬 수 있다.
고차원 디지털 이퀄라이저와의 호환성, 공정의 비이상성에 대한 둔감성, 재구성의 용이함 등의 많은 장점을 가지고 있는 ADC기반 백플레인 수신기의 실현에 있어 가장 큰 제약은 프론트엔드 ADC의 높은 전력 소모 및 속도 제한이다. 본 발명에서 제한한 다이나믹-기준 파이프라인 아날로그-디지털 변환기(dynamic-reference pipelined ADC)는 높은 동작속도를 실현하면서도 전력소모를 크게 낮추어 ADC기반 수신기가 미래 고속 백플레인 통신에서 보다 적극적으로 활용될 수 있는 기반을 마련할 것으로 기대된다.
이상에서 설명된 장치는 하드웨어 구성요소, 소프트웨어 구성요소, 및/또는 하드웨어 구성요소 및 소프트웨어 구성요소의 조합으로 구현될 수 있다. 예를 들어, 실시예들에서 설명된 장치 및 구성요소는, 예를 들어, 프로세서, 콘트롤러, ALU(arithmetic logic unit), 디지털 신호 프로세서(digital signal processor), 마이크로컴퓨터, FPA(field programmable array), PLU(programmable logic unit), 마이크로프로세서, 또는 명령(instruction)을 실행하고 응답할 수 있는 다른 어떠한 장치와 같이, 하나 이상의 범용 컴퓨터 또는 특수 목적 컴퓨터를 이용하여 구현될 수 있다. 처리 장치는 운영 체제(OS) 및 상기 운영 체제 상에서 수행되는 하나 이상의 소프트웨어 애플리케이션을 수행할 수 있다.　 또한, 처리 장치는 소프트웨어의 실행에 응답하여, 데이터를 접근, 저장, 조작, 처리 및 생성할 수도 있다.　 이해의 편의를 위하여, 처리 장치는 하나가 사용되는 것으로 설명된 경우도 있지만, 해당 기술분야에서 통상의 지식을 가진 자는, 처리 장치가 복수 개의 처리 요소(processing element) 및/또는 복수 유형의 처리 요소를 포함할 수 있음을 알 수 있다.　 예를 들어, 처리 장치는 복수 개의 프로세서 또는 하나의 프로세서 및 하나의 콘트롤러를 포함할 수 있다.　 또한, 병렬 프로세서(parallel processor)와 같은, 다른 처리 구성(processing configuration)도 가능하다.
소프트웨어는 컴퓨터 프로그램(computer program), 코드(code), 명령(instruction), 또는 이들 중 하나 이상의 조합을 포함할 수 있으며, 원하는 대로 동작하도록 처리 장치를 구성하거나 독립적으로 또는 결합적으로(collectively) 처리 장치를 명령할 수 있다.　 소프트웨어 및/또는 데이터는, 처리 장치에 의하여 해석되거나 처리 장치에 명령 또는 데이터를 제공하기 위하여, 어떤 유형의 기계, 구성요소(component), 물리적 장치, 가상 장치(virtual equipment), 컴퓨터 저장 매체 또는 장치에 구체화(embody)될 수 있다.　 소프트웨어는 네트워크로 연결된 컴퓨터 시스템 상에 분산되어서, 분산된 방법으로 저장되거나 실행될 수도 있다. 소프트웨어 및 데이터는 하나 이상의 컴퓨터 판독 가능 기록 매체에 저장될 수 있다.
실시예에 따른 방법은 다양한 컴퓨터 수단을 통하여 수행될 수 있는 프로그램 명령 형태로 구현되어 컴퓨터 판독 가능 매체에 기록될 수 있다.　 상기 컴퓨터 판독 가능 매체는 프로그램 명령, 데이터 파일, 데이터 구조 등을 단독으로 또는 조합하여 포함할 수 있다.　 상기 매체에 기록되는 프로그램 명령은 실시예를 위하여 특별히 설계되고 구성된 것들이거나 컴퓨터 소프트웨어 당업자에게 공지되어 사용 가능한 것일 수도 있다.　 컴퓨터 판독 가능 기록 매체의 예에는 하드 디스크, 플로피 디스크 및 자기 테이프와 같은 자기 매체(magnetic media), CD-ROM, DVD와 같은 광기록 매체(optical media), 플롭티컬 디스크(floptical disk)와 같은 자기-광 매체(magneto-optical media), 및 롬(ROM), 램(RAM), 플래시 메모리 등과 같은 프로그램 명령을 저장하고 수행하도록 특별히 구성된 하드웨어 장치가 포함된다.　 프로그램 명령의 예에는 컴파일러에 의해 만들어지는 것과 같은 기계어 코드뿐만 아니라 인터프리터 등을 사용해서 컴퓨터에 의해서 실행될 수 있는 고급 언어 코드를 포함한다.　
이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다.　 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.
그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.

Claims (11)

  1. 복수의 스테이지들을 포함하는 파이프라인드 아날로그-디지털 변환기에 있어서,
    각 스테이지는,
    각 스테이지 당 클락 주기에 해당하는 변환시간을 확보하고, 입력신호 패스에 버퍼만을 적용하는 2-스테이지 S/H;
    이전 스테이지의 D-플립플랍의 출력을 입력신호로 받아 샘플링 주파수의 반주기 동안 필요로 하는 기준 전압을 생성하는 기준 전압 발생기; 및
    선형 트랜스컨덕터(linear transconductor; LT), 레일-투-레일 래치(rail-to-rail latch; R2R), D-플립플랍을 포함하고, 상기 D-플립플랍의 출력을 이용하여 아날로그-디지털 변환기의 출력 및 기준 전압을 생성하기 위한 다음 스테이지의 기준 전압 발생기의 입력을 생성하는 비교기
    를 포함하는 파이프라인드 아날로그-디지털 변환기.
  2. 제1항에 있어서,
    상기 2-스테이지 S/H는,
    2-스테이지를 사용함으로써 각 스테이지의 변환시간을 2배 늘리는
    파이프라인드 아날로그-디지털 변환기.
  3. 제1항에 있어서,
    상기 2-스테이지 S/H는,
    2-스테이지 S/H의 제1 스테이지가 입력신호를 샘플링하여 출력하고, 제2 스테이지가 상기 샘플링된 제1 스테이지의 dc 신호를 샘플링하여 불필요한 고주파 트랜지션을 제거함으로써 이후 입력신호 패스의 필요 주파수대역폭을 낮추는
    파이프라인드 아날로그-디지털 변환기.
  4. 제1항에 있어서,
    상기 기준 전압 발생기는,
    입력신호 패스의 기생 커패시턴스를 줄이고 주파수대역폭을 높이기 위해 DAC를 사용하여 기준 전압 레벨을 변화시키는
    파이프라인드 아날로그-디지털 변환기.
  5. 제1항에 있어서,
    상기 기준 전압 발생기는,
    저항성 래더(resistive ladder)를 사용하고, 이전 스테이지까지의 출력값들을 사용하여 현재 스테이지의 비교기가 필요로 하는 기준 전압을 멀티플렉싱하여 생성하는
    파이프라인드 아날로그-디지털 변환기.
  6. 제1항에 있어서,
    상기 기준 전압 발생기는,
    2-스테이지 S/H의 버퍼로 인한 전압의 비선형성을 상쇄시키고, 온-다이 변형(on-die variation)으로 인한 비교기의 옵셋을 보정하기 위해 기준 프리-디스토션(reference pre-distortion)을 사용하는
    파이프라인드 아날로그-디지털 변환기.
  7. 복수의 스테이지들을 포함하는 파이프라인드 아날로그-디지털 변환기의 동작 방법에 있어서,
    상기 복수의 스테이지들 각각은 2-스테이지 S/H, 비교기 및 기준 전압 발생기를 포함하고,
    입력신호 패스에 버퍼만을 적용하는 상기 2-스테이지 S/H를 통해 각 스테이지 당 클락 주기에 해당하는 변환시간을 확보하는 단계;
    상기 기준 전압 발생기를 통해 이전 스테이지의 D-플립플랍의 출력을 입력신호로 받아 샘플링 주파수의 반주기 동안 필요로 하는 기준 전압을 생성하는 단계; 및
    선형 트랜스컨덕터(linear transconductor; LT), 레일-투-레일 래치(rail-to-rail latch; R2R), D-플립플랍을 포함하는 상기 비교기의 D-플립플랍의 출력을 이용하여 아날로그-디지털 변환기의 출력 및 기준 전압을 생성하기 위한 다음 스테이지의 기준 전압 발생기의 입력을 생성하는 단계
    를 포함하는 파이프라인드 아날로그-디지털 변환기의 동작 방법.
  8. 제7항에 있어서,
    상기 입력신호 패스에 버퍼만을 적용하는 상기 2-스테이지 S/H를 통해 각 스테이지 당 클락 주기에 해당하는 변환시간을 확보하는 단계는,
    2-스테이지 S/H의 제1 스테이지가 입력신호를 샘플링하여 출력하고, 2-스테이지 S/H의 제2 스테이지가 상기 샘플링된 제1 스테이지의 dc 신호를 샘플링하여 불필요한 고주파 트랜지션을 제거함으로써 이후 입력신호 패스의 필요 주파수대역폭을 낮추는
    파이프라인드 아날로그-디지털 변환기의 동작 방법.
  9. 제7항에 있어서,
    상기 기준 전압 발생기를 통해 이전 스테이지의 D-플립플랍의 출력을 입력신호로 받아 샘플링 주파수의 반주기 동안 필요로 하는 기준 전압을 생성하는 단계는,
    입력신호 패스의 기생 커패시턴스를 줄이고 주파수대역폭을 높이기 위해 DAC를 사용하여 기준 전압 레벨을 변화시키는
    파이프라인드 아날로그-디지털 변환기의 동작 방법.
  10. 제7항에 있어서,
    상기 기준 전압 발생기를 통해 이전 스테이지의 D-플립플랍의 출력을 입력신호로 받아 샘플링 주파수의 반주기 동안 필요로 하는 기준 전압을 생성하는 단계는,
    저항성 래더(resistive ladder)를 사용하고, 이전 스테이지까지의 출력값들을 사용하여 현재 스테이지의 비교기가 필요로 하는 기준 전압을 멀티플렉싱하여 생성하는
    파이프라인드 아날로그-디지털 변환기의 동작 방법.
  11. 제7항에 있어서,
    상기 아날로그-디지털 변환기의 출력 및 기준 전압을 생성하기 위한 다음 스테이지의 기준 전압 발생기의 입력을 생성하는 단계는,
    2-스테이지 S/H의 버퍼로 인한 전압의 비선형성을 상쇄시키고, 온-다이 변형(on-die variation)으로 인한 비교기의 옵셋을 보정하기 위해 기준 프리-디스토션(reference pre-distortion)을 사용하는
    파이프라인드 아날로그-디지털 변환기의 동작 방법.
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