CN101499802B - 一种改进型折叠结构adc - Google Patents
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Abstract
本发明公开了一种改进型折叠结构ADC，包括粗量化器、细量化器，还包括细量化区间选择器和纠错模块；其中，输入模拟信号分别输入至粗量化器和细量化器，经粗量化器得到的N1位输出MSB[N1-1:0]连接至纠错模块的一输入端，同时经细量化区间选择器得到区间值输入到细量化器中，所述细量化器的N2+2位输出LSB[N2+1:0]作为纠错模块的另一输入端，纠错模块的输出为该ADC的数字输出信号。本发明所述改进型折叠结构ADC节省了芯片的面积，且在细量化器精度允许的情况下，能够在一定程度上纠正粗量化器的精度导致在折叠点处的误差，具有较好的容错性。
Description
技术领域
本发明涉及一种ADC电路结构，特别是涉及一种折叠结构的ADC电路结构。
背景技术
当视频SoC芯片对模数转换器ADC的要求达到160MHz以上的采样速度时，传统的串行ADC如逐次逼近式或流水线式ADC已经很难、或者不可能达到所述采样速度的要求。现有技术中通常采用Flash结构或折叠结构来实现高速的ADC。其中Flash结构型ADC是速度最快结构最简单的ADC，其工作原理为采用2N-1个比较器实现N位的精度，参考电压源通过2N+1个串联电阻分压，分别作为每个比较器的阈值电压，比较器的输出为温度计码，通过译码电路转换为8421二进制码，最后通过输出级输出。由于整个模数转换过程只需要通过一次比较就能完成，因此采样速度比较高，但是，由于比较器的数目和电阻的数目与ADC精度成2的幂指数关系，因此Flash结构型ADC的硬件消耗非常大，由此带来面积大、成本高和功耗大的问题，并不适合应用于视频SoC芯片中。
折叠式ADC是在Flash结构ADC的基础上发展起来的，图1所示为折叠式ADC的结构图。所述结构中，输入模拟信号被划分为粗量化和细量化两条并行路径进行量化，在粗量化器中，输入信号被量化成2N1个值；在细量化器中，由粗量化器得到的2N1个值可分成2N1个区间，将该2N1个子区间全部映射到一个子区间上，然后将此映射后得到的模拟信号送到一个有2N2个子区间的细量化器中。因此所述折叠结构ADC所需的比较器总数为2N1-1+2N2-1，而具有同等分辨率的Flash结构ADC需要2N1+N2-1个比较器。可见，折叠式ADC大大减少了比较器的个数，从而降低了功耗和芯片面积，但是由于粗量化比较器的失调，导致传统的折叠式ADC在折叠点容易出现误码，为避免所述误码的出现，现有技术中采用的方法为通过在比较器的设计中使用大的输入差分对管，以及增大电流来提高粗量化比较器的精度，使其在折叠点处准确跳变，然而由于大的输入差分对管占据较大的面积，且粗量化器中比较器的数量较多，从而使芯片面积增大；另外所述方法对由于工艺的不确定性导致的偏差也是无法避免的，从而降低了芯片的成品率。
发明内容
本发明所要解决的技术问题是提供一种改进型的折叠结构ADC，该结构克服了传统折叠结构ADC由于粗量化比较器的精度不够导致模数转换器ADC在折叠点处的误差，增加折叠结构ADC的精确度。
一种改进型折叠结构ADC，包括粗量化器201、细量化器203，还包括细量化区间选择器202和纠错模块204；其中，输入的模拟信号分别输入至粗量化器201和细量化器203，经粗量化器201得到的N1位输出MSB[N1-1:0]连接到纠错模块204的一输入端，同时经细量化区间选择器202得到区间值输入至细量化器203，所述细量化器203的N2+2位输出LSB[N2+1:0]作为纠错模块204的另一输入端，纠错模块204的输出为该ADC的数字输出信号，其中，N1为所述粗量化器201的量化位数；N2为所述细量化器203的量化位数。
所述粗量化器201的量化位数N1和细量化器203的量化位数N2满足：N1+N2＝N，其中N为所述ADC的数字输出信号位数。
所述细量化区间选择器202包括若干电阻和一多路选择器。
所述细量化区间选择器202中电阻的个数为2N1；所述多路选择器为2N1路选择器。
所述2N1个电阻的分压通过如下方法实现：
粗量化器201的2N1-1个参考电压和零电压及参考电压源按大小排列，两两相邻构成2N1个原始细量化区间，所述2N1个电阻将每个所述原始细量化区间的上限值向上扩展，下限值向下扩展，得到扩展后的2N1个细量化区间，该细量化区间端点连接至所述多路选择器的输入端。
所述每个原始细量化区间的上限值的扩展范围和下限值的扩展范围均不大于粗量化器201中参考电压源最小量化单位的一半。
所述纠错模块(204)用于：
判断细量化输出的高两位LSB[N2+1:N2]：
当LSB[N2+1:N2]＝11时，将所述粗量化的输出MSB[N1-1:0]减1后作为高位，所述细量化器(203)的输出的低三位LSB[N2-1:0]作为低位逻辑组合在一起，作为所述ADC的数字信号输出；
当LSB[N2+1:N2]＝00时，将所述粗量化的输出MSB[N1-1:0]加1后作为高位，所述细量化器(203)的输出的低三位LSB[N2-1:0]作为低位逻辑组合在一起，作为所述ADC的数字信号；
当LSB[N2+1:N2]＝10时，将所述粗量化器(201)的输出MSB[N1-1:0]作为高位，所述细量化器(203)的输出的低三位LSB[N2-1:0]作为低位逻辑组合在一起，作为所述ADC的数字信号输出。
本发明的有益效果在于：本发明所述一种改进型折叠结构ADC通过增加少量的数字电路，从而避免了因粗量化器精确度不够导致的模拟信号转化为数字信号时的错误，且由于不需要增加任何模拟电路，而少量的数字电路占据芯片面积较少，因此本发明所述改进型折叠结构ADC节省了芯片的面积，且在细量化器精度允许的情况下，能够在一定程度上纠正粗量化器的精度导致在折叠点处的误差，具有较好的容错性。
附图说明
图1是本发明背景技术中传统的折叠式ADC的结构图；
图2是本发明所述改进型折叠结构ADC结构框图；
图3是本发明具体实施方式中所述粗量化器的电路结构图；
图4是本发明具体实施方式中所述细量化区间选择器的电路结构图；
图5是本发明具体实施方式中所述细量化器的电路结构图；
图6是本发明具体实施方式中所述纠错模块的实现流程图；
图7是传统的折叠结构ADC在折叠点产生误差时的特征曲线图；
图8是本发明具体实施方式中所述改进型折叠结构ADC将图7所示折叠点误差纠正的特征曲线图；
表1是本发明具体实施方式中所述粗量化器中编码器一的真值表；
表2是本发明具体实施方式中所述细量化器中编码器二的真值表。
具体实施方式
以下结合附图对本发明具体实施方式作详细说明。
图2为本发明所述改进型折叠结构ADC的结构框图，该折叠结构ADC包括粗量化器201、细量化区间选择器202、细量化器203及纠错模块204。其中输入模拟信号Vin经粗量化器201量化成N1位的数字信号MSB[N1-1:0]；细量化区间选择器202包括若干电阻和一多路选择器，所述电阻通过分压得到若干细量化区间，将所述区间端点值输入多路选择器，所述多路选择器通过粗量化的输出MSB[N1-1:0]选择其中一个细量化区间，将所述区间端点值输出至细量化器203，即确定了细量化器203量化的最高参考电压VH和最低参考电压VL。细量化器203根据细量化区间选择器202提供的量化区间[VL，VH]把输入信号Vin量化成数字信号LSB[N2+1:0]，通过纠错模块204得到最终输出的数字信号。
其中所述折叠结构ADC根据转换后数字信号的位数不同，其结构也相应不同，本实施例以8位ADC为例，取粗量化器201的量化位数N1＝5，细量化器203的量化位数N2＝3，对本发明具体实施方式作详细说明。
图3为本发明具体实施例中粗量化器201的电路结构图，由于N1＝5，则该粗量化器201由2N1即32个电阻、2N1-1即31个比较器以及编码器一组成；其中32个电阻阻值相等，其连成的电阻串将参考电压源Vref分成32等份，得到Vref/32至31Vref/32共31个参考电压值，其中最小量化单位为Vref/22。输入信号Vin和所述31个参考电压分别通过比较器比较，如：若Vin大于Vref/32，则M[0]输出1，否则输出0；同理若Vin大于2Vref/32，则M[1]输出1，否则输出0，按照同样的原理，31个比较器并行工作，从而得到一个二进制的序列数M[30:0]，该序列数M[30:0]经过编码器一即可得到一个五位的数据作为粗量化的输出MSB[4:0]，如表1为编码器一的真值表。所述粗量化输出MSB[4:0]作为本实施方式所述折叠结构ADC的8位数字输出的高五位。
图4为本发明具体实施方式中所述细量化区间选择器202的电路结构图，本具体实施方式中，由于N1＝5，则细量化区间选择器202中电阻的个数为2N1即32个；所述多路选择器为2N1即32选1的多路选择器，该多路选择器的输入端为32对区间端点值，传统的折叠结构ADC中，该32个区间即为粗量化器中的31个参考电压和零电压及参考电压源Vref按大小排列(0～Vref)，两两相邻依次组成的区间，本具体实施方式中，该32对区间端点电压由32个电阻通过分压得到，具体的分压方法为：将粗量化器中的31个参考电压和零电压及参考电压源Vref按大小排列(0～Vref)，两两相邻依次组成的32个原始细量化区间上下扩展而成，具体为将所述原始细量化区间的每个上限值向上扩展，每个下限值向下扩展，从而得到扩展后的32个细量化区间。其中，为避免交叉所述每个原始细量化区间的上限值和下限值的扩展范围均不大于粗量化器201中参考电压源最小量化单位的一半。
本实施方式中，以扩展的范围等于原始区间的一半为例，即Vref/64。如图4所示，所述原始区间[0，Vref/32]中下限值0向下扩展为-Vref/64，上限值Vref/32向上扩展为3Vref/64；则得到新的细量化区间[-Vref/64，3Vref/64]；同理，所述原始区间[31Vref/32，Vref]中下限值31Vref/32向下扩展为61Vref/64，上限值Vref向上扩展为65Vref/64，从而得到新的细量化区间[61Vref/64，65Vref/64]；采用同样的方法依次得到其它的30个区间。通过所述方法得到的32对区间端点值输入到细量化区间选择器202中的多路选择器的输入端，粗量化的输出MSB[4:0]作为该多路选择器的选择信号，从而选择其中的一个区间作为所述细量化区间选择器202的输出[VL，VH]。
图5为本发明具体实施方式中所述细量化器203的电路结构图，与粗量化器201的结构相似，量化原理完全相同，该细量化器203包括16个电阻、15个比较器及编码器二。其中，所述16个电阻阻值相等，且依次串联将由细量化区间选择器202得到的区间端点电压VL和VH分成16等份，得到15个参考电压：
与粗量化器201同样的原理，15个比较器并行工作，从而得到一个二进制的序列数L[14:0]，该序列数L[14:0]经过编码器二即可得到一个五位的数据作为细量化的输出LSB[4:0]，如表2为编码器二的真值表。
所述粗量化器201的输出数据MSB[4:0]和所述细量化器203的输出数据LSB[4:0]输入到纠错模块204中，检测粗量化器201的误差并与细量化器203的输出数据逻辑组合从而得到本发明具体实施方式所述ADC的8位数字输出。
所述纠错模块204为数字电路，图6所示为所述纠错模块204实现纠错功能的流程图，按以下步骤完成：
步骤S600：输入粗量化输出MSB[4:0]和细量化输出LSB[4:0]；
步骤S601：判断细量化输出的高两位LSB[4:3]，如表2所示，在细量化器203的编码器二的编码方式中，所述细量化输出的高两位LSB[4:3]的值可以为00、10、11，因此根据所述LSB[4:3]的值可以分为以下三种情况：
当LSB[4:3]＝11时，进入步骤S602，表示所述粗量化器201的量化存在误差，且所述误差导致粗量化器201的输出MSB[4:0]偏大，因此，步骤S602中将所述粗量化的输出MSB[4:0]减1，然后再跳转到步骤S604；
当LSB[4:3]＝00时，跳转到步骤S603，表示所述粗量化器201的量化存在误差，且所述误差导致粗量化器201的输出偏小，因此，步骤S603中将所述粗量化的输出MSB[4:0]加1，然后再进入步骤S604；
当LSB[4:3]＝10时，跳转到步骤S604，表示所述粗量化器201的输出不存在误差；
步骤S604：将所述粗量化器201的输出MSB[4:0]，所述细量化器203输出的低三位LSB[2:0]逻辑组合在一起，作为本发明具体实施方式所述ADC的8位数字输出D[7:0]；其中，所述MSB[4:0]作为高五位，所述LSB[4:0]作为低三位；
步骤S605：输出得到的8位数字输出D[7:0]，流程结束。
从而完成本实施方式中纠错模块204的纠错过程，得到正确的8位数字输出数据D[7:0]。
如与本实施方式相同，取N1＝5，N2＝3，图7所示为传统的折叠结构ADC在折叠点产生误差时的特征曲线图，在第一个折叠点处，由于粗量化产生误差，导致粗量化结果偏小，高五位原本应为00001时却仍然保持00000；而采用本发明具体实施方式所述改进型折叠结构ADC中，纠错模块204将所述粗量化产生的误差纠正过来，从而得到正确的数字输出数据，如图8所示。
本具体实施方式以8位的ADC为例，若为其它位数时，所述改进型折叠结构ADC的原理是相同的，结构也相似，只是N1和N2的设置不同，导致粗量化器201、细量化区间选择器202和细量化器203中电阻、比较器的个数不同，多路选择器的大小也相应变化，但均属于本发明的保护范围。
另外，即使对于8位的ADC，N1和N2的取值也局限于本实施方式所述的N1＝5，N2＝3，其它只要满足N1+N2＝8的取值均可以。
因此，若所述ADC的位数为其它值设为N时，其它只要满足粗量化器201的量化位数N1和细量化器203的量化位数N2相加等于所述ADC的位数N时，均属于本发明保护的范围。
以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。
表1
| L[15:0] | LSB[4] | LSB[3] | LSB[2] | LSB[1] | LSB[0] |
| 1111，1111，1111，1111 | 0 | 0 | 0 | 1 | 1 |
| 0111，1111，1111，1111 | 0 | 0 | 0 | 1 | 0 |
| 0011，1111，1111，1111 | 0 | 0 | 0 | 0 | 1 |
| 0001，1111，1111，1111 | 0 | 0 | 0 | 0 | 0 |
| 0000，1111，1111，1111 | 1 | 1 | 1 | 1 | 1 |
| 0000，0111，1111，1111 | 1 | 1 | 1 | 1 | 0 |
| 0000，0011，1111，1111 | 1 | 1 | 1 | 0 | 1 |
| 0000，0001，1111，1111 | 1 | 1 | 1 | 0 | 0 |
| 0000，0000，1111，1111 | 1 | 1 | 0 | 1 | 1 |
| 0000，0000，0111，1111 | 1 | 1 | 0 | 1 | 0 |
| 0000，0000，0011，1111 | 1 | 1 | 0 | 0 | 1 |
| 0000，0000，0001，1111 | 1 | 1 | 0 | 0 | 0 |
| 0000，0000，0000，1111 | 1 | 0 | 1 | 1 | 1 |
| 0000，0000，0000，0111 | 1 | 0 | 1 | 1 | 0 |
| 0000，0000，0000，0011 | 1 | 0 | 1 | 0 | 1 |
| 0000，0000，0000，0001 | 1 | 0 | 1 | 0 | 0 |
表2
Claims (4)
1.一种改进型折叠结构ADC，包括粗量化器(201)、细量化器(203)，其特征在于，该ADC还包括细量化区间选择器(202)和纠错模块(204)；其中，输入的模拟信号分别输入至粗量化器(201)和细量化器(203)，经粗量化器(201)得到的N1位输出信号MSB[N1-1：0]输出至纠错模块(204)的一输入端，同时经细量化区间选择器(202)得到区间值输入至细量化器(203)，所述细量化器(203)的N2+2位输出LSB[N2+1：0]作为纠错模块(204)的另一输入端，纠错模块(204)的输出为该ADC的数字输出信号，其中，N1为所述粗量化器(201)的量化位数；N2为所述细量化器(203)的量化位数；所述细量化区间选择器(202)包括若干电阻和一多路选择器；所述细量化区间选择器(202)中电阻的个数为2N1；所述多路选择器为2N1路选择器；所述2N1个电阻的分压如下：
粗量化器(201)的2N1-1个参考电压和零电压及参考电压源按大小排列，两两相邻构成2N1个原始细量化区间，所述2N1个电阻将每个所述原始细量化区间的上限值向上扩展，下限值向下扩展，得到扩展后的2N1个细量化区间，该细量化区间端点连接至所述多路选择器的输入端。
2.根据权利要求1所述的一种改进型折叠结构ADC，其特征在于，所述粗量化器(201)的量化位数N1和细量化器(203)的量化位数N2满足：N1+N2=N，其中N为所述ADC的数字输出信号位数。
3.根据权利要求1所述的一种改进型折叠结构ADC，其特征在于，所述每个原始细量化区间的上限值的扩展范围和下限值的扩展范围均不大于粗量化器(201)中参考电压源最小量化单位的一半。
4.根据权利要求1所述的一种改进型折叠结构ADC，其特征在于，所述纠错模块(204)用于：
判断细量化输出的高两位LSB[N2+1：N2]：
当LSB[N2+1：N2]=11时，将所述粗量化的输出MSB[N1-1：0]减1后作为高位，所述细量化器(203)的输出的低三位LSB[N2-1：0]作为低位逻辑组合在一起，作为所述ADC的数字信号输出；
当LSB[N2+1：N2]=00时，将所述粗量化的输出MSB[N1-1：0]加1后作为高位，所述细量化器(203)的输出的低三位LSB[N2-1：0]作为低位逻辑组合在一起，作为所述ADC的数字信号输出；
当LSB[N2+1:N2]＝00时，将所述粗量化的输出MSB[N1-1:0]加1后作为高位，所述细量化器(203)的输出的低三位LSB[N2-1:0]作为低位逻辑组合在一起，作为所述ADC的数字信号输出；
当LSB[N2+1:N2]＝10时，将所述粗量化器(201)的输出MSB[N1-1:0]作为高位，所述细量化器(203)的输出的低三位LSB[N2-1:0]作为低位逻辑组合在一起，作为所述ADC的数字信号输出。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| PE01 | Entry into force of the registration of the contract for pledge of patent right |
Denomination of invention: Improved ADC in stacking structure Effective date of registration: 20150129 Granted publication date: 20140423 Pledgee: Shenzhen high tech investment and financing Company limited by guarantee Pledgor: Aike Chuangxin Microelectronic Co., Ltd. Registration number: 2015990000082 |
|
| PLDC | Enforcement, change and cancellation of contracts on pledge of patent right or utility model | ||
| CP01 | Change in the name or title of a patent holder | ||
| CP01 | Change in the name or title of a patent holder |
Address after: 518057 Guangdong science and technology two Road Software Park, phase 1, 4, 4 building, room two, Nanshan District high tech Zone, Shenzhen, China Patentee after: Shenzhen Shenyang electronic Limited by Share Ltd Address before: 518057 Guangdong science and technology two Road Software Park, phase 1, 4, 4 building, room two, Nanshan District high tech Zone, Shenzhen, China Patentee before: Aike Chuangxin Microelectronic Co., Ltd. |
|
| PC01 | Cancellation of the registration of the contract for pledge of patent right | ||
| PC01 | Cancellation of the registration of the contract for pledge of patent right |
Date of cancellation: 20210705 Granted publication date: 20140423 Pledgee: Shenzhen high tech investment and financing Company limited by guarantee Pledgor: ARK PIONEER MICROELECTRONICS (SHENZHEN) Co.,Ltd. Registration number: 2015990000082 |