CN100433329C

CN100433329C - 电容不匹配自动校正电路

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Publication number: CN100433329C
Application number: CNB2005101247163A
Authority: CN
Inventors: 陈宣帆
Original assignee: Prolific Technology Inc
Current assignee: Prolific Technology Inc
Priority date: 2005-11-14
Filing date: 2005-11-14
Publication date: 2008-11-12
Anticipated expiration: 2025-11-14
Also published as: CN1967840A

Abstract

一种电容不匹配自动校正电路，包括取样维持电路、比较器、以及开关控制电路。其中，取样维持电路包括补偿电容列、目标电容和参考电容，并提供输出电压。此输出电压为补偿电容列的等效电容、目标电容、以及参考电容的运算结果。比较器根据取样维持电路的输出电压为正值或负值提供比较信号。开关控制电路则提供补偿控制信号至补偿电容列以控制补偿电容列的等效电容，并且在时钟脉冲信号的每一周期，根据比较信号调整补偿控制信号，使补偿电容列的等效电容加上目标电容的结果，随着时钟脉冲信号的每一周期逐渐趋近参考电容。

Description

电容不匹配自动校正电路

技术领域

本发明是关于一种电容不匹配自动校正电路，且特别是关于一种渐进式的电容不匹配自动校正电路。

背景技术

在集成电路中，电容值的匹配度往往是一个重要的设计考量。诸如开关电容电路(switch-capacitor circuit)及数字模拟转换器(DAC：digital-to-analog converter)等，都有可能因为制程偏移所造成的电容不匹配而限制电路的效能，造成电路无法发挥原设计的水准。因此，对于集成电路设计来说，如何能对因制程偏移造成的电容不匹配做补偿，而使设计电路发挥原有效能与精准度，便是一个重要的关键。

习知技术多数采用与原电容并联架构组成的额外电容列来对电容不匹配做补偿。当集成电路(集成电路即为积体电路，以下皆称为集成电路)实现后，设计者量测电路输出的转换函数(transfer function)来判断电容不匹配/偏移的量，然后利用雷射切除(laser trim)的方式将并联电容列一一切除，或是利用离子光束集中(FIB：focused ion beam)的方式将并联电容列一一接上，直到最后电路输出的转换函数与预期值相同时，即表示电容达到匹配结果。但不论是雷射切除或是离子光束集中，都需要额外的人力资源对已晶片化的集成电路做量测校正的工作，且会花费额外的费用与大量的时间，增加制造的成本。因此，若能将电容不匹配的校正补偿工作整合至集成电路中，达到自动校正的效果，对于集成电路设计来说将是一大帮助。

中国台湾专利申请案号92133509提出了如图1所示的自动校正电路，利用DAC 104依序输出多个模拟电压进入取样维持(sample and hold，简称为S/H)与切换电路102，接着由比较器100比较输入电压与前一电压的大小差异，来决定选择器108是否对DAC 104的电容做补偿。补偿电容的控制则由计数器111～113来决定。其缺点如下：

第一，原设计需要取样维持与切换电路102，其中包括S/H电路与一随时切换电路，增加了电路设计复杂度。

第二，DAC 104须产生相对应于数字码的多个模拟电压来做比较，此设计的电压来源与精准度是个问题，而且电路复杂度高。

第三，此法需要对于每一个数字码执行繁复的修正步骤，所需的时钟脉冲操作时间长，而且数字电路的硬体实现面积较大。

发明内容

本发明的目的是在提供一种电容不匹配自动校正电路，将电容不匹配的校正工作整合到集成电路中，并且达到自动校正的效果。其优点包括简化电路设计复杂度、设计简单且易于整合、时钟脉冲操作时间较短、电路硬体实现面积小、节省制造成本、适用于各种需求高电容匹配度的集成电路、而且原系统正常运作时无多余功耗。

为达成上述及其他目的，本发明提出一种电容不匹配自动校正电路，包括取样维持电路、比较器、以及开关控制电路。其中，取样维持电路包括补偿电容列、目标电容和参考电容，并提供输出电压。此输出电压为补偿电容列的等效电容、目标电容、以及参考电容的运算结果。比较器根据取样维持电路的输出电压为正值或负值提供比较信号。开关控制电路则提供补偿控制信号至补偿电容列以控制补偿电容列的等效电容，并且在时钟脉冲信号的每一周期，根据比较信号调整补偿控制信号，使补偿电容列的等效电容加上目标电容的结果，随着时钟脉冲信号的每一周期逐渐趋近参考电容。

上述的电容不匹配自动校正电路，在一实施例中，上述补偿电容当中的第x个补偿电容的预设值等于第x+1个补偿电容的预设值乘以2，x为正整数。

上述的电容不匹配自动校正电路，在一实施例中，开关控制电路包括移位暂存器(shift register)、闩锁电路、以及多个或门(OR gate)。移位暂存器提供移位信号，其中，在上述时钟脉冲信号的第x个周期，移位信号的第x位元为第一状态，其余位元为第二状态，x为正整数。闩锁电路提供闩锁信号，并且在移位信号的第x位元为第一状态时，将比较信号闩锁(latch)为此闩锁信号的第x位元。上述或门其中的第x个或门接收移位信号的第x位元与闩锁信号的第x位元，而且上述的补偿控制信号是根据这些或门的输出而产生。

依照本发明的较佳实施例所述，上述的电容不匹配自动校正电路是直接由目标电容、补偿电容列、参考电容与一开关形成取样维持电路，所以不需要额外的取样维持电路，而且取样维持电路与比较器之间也不需要切换电路，因此能简化电路设计复杂度。

上述的电容不匹配自动校正电路不需要DAC以依序产生多个模拟电压，而且整个电路只需一个固定参考电压、一个校正启动信号及一个时钟脉冲信号，所以设计简单且易于整合。另外，上述的电容不匹配自动校正电路采用目标电容与参考电容之间的相对值趋近补偿，以达到电容值匹配目的，大幅简化校正流程，所以时钟脉冲操作时间短，而且电路硬体实现面积小，节省制造成本。

上述的电容不匹配自动校正电路不受限于模拟数字转换器(ADC：analog-to-digital converter)或数字模拟转换器(DAC)，所以可适用于各种需求高电容匹配度的集成电路。最后，上述的电容不匹配自动校正电路在自动校正完成后会闩锁校正结果，此后就不再有动作，所以在原系统正常运作时不会有多余功耗。

为让本发明的上述和其他目的、特征和优点能更明显易懂，下文特举本发明的较佳实施例，并配合所附图式，作详细说明如下。

附图说明

图1为传统的DAC加上电容不匹配自动校正电路的架构图。

图2为根据于本发明一实施例的电容不匹配自动校正电路架构图。

图3为图2的取样维持电路的详细架构图。

图4为图2的开关控制电路的详细架构图。

图5为图2电路的自动校正流程图。

图6为传统连续渐进式模拟数字转换器的架构图。

图7为图6的连续渐进式模拟数字转换器加上根据于本发明一实施例的电容不匹配自动校正电路的架构图。

100：比较器

102：取样维持与切换电路

104：数字模拟转换器

106：计数器

108：选择器

111～113：计数器

200：电容不匹配自动校正电路

201：取样维持电路

202：比较器

203：开关控制电路

204：开关

205：补偿电容列

206：开关

401：移位暂存器

402：闩锁电路

403、404：反相器

405：转态侦测器

411～414：延迟正反器

421～424：闩锁器

431～434：或门

441～444：与门

501～526：流程图步骤

600：连续渐进式模拟数字转换器

601：比较器

602：数字模拟转换器

603：连续渐进暂存器

604：开关

700：连续渐进式模拟数字转换器加上电容不匹配自动校正电路

701：开关

702：补偿电容列与开关控制电路

703：开关

A、B：电路接点

C₁～C_N：补偿电容

C_REF：参考电容

C_T：目标电容

具体实施方式

图2为根据于本发明一实施例的电容不匹配自动校正电路200的架构图。以下先说明自动校正电路200的组成架构，然后详细说明其操作流程。

自动校正电路200主要包括取样维持电路201、比较器202、以及开关控制电路203。其中，取样维持电路201包括开关204、补偿电容列205、目标电容C_T、以及参考电容C_REF，并提供输出电压Vo。

开关204受开关控制信号CTRL的控制。若开关控制信号CTRL为第一状态(在本实施例为逻辑1)，则开关204导通参考电压Vref与接点B；若开关控制信号CTRL为第二状态(在本实施例为逻辑0)，则开关204导通参考电压Vref与接点A。开关控制信号CTRL是由开关控制电路203根据校正启动信号CALST而产生，后面会有更详细的说明。

取样维持电路201的输出电压Vo原则上是补偿电容列205的等效电容、目标电容C_T、以及参考电容C_REF的运算结果。在本实施例中，输出电压Vo和C_T+C_E-C_REF成正比，其中C_E为补偿电容列205的等效电容。关于输出电压Vo后面有更详细的说明。

比较器202以反相输入端(inverting input，标示为-)耦接于取样维持电路201的输出端，以正相输入端(non-inverting input，标示为+)接地，以输出端耦接于开关控制电路203。比较器202的作用是比较两个输入端的电压，若取样维持电路201的输出电压Vo为正值(大于接地端电压)，则比较器202输出第二状态的比较信号Y。另一方面，若取样维持电路201的输出电压Vo为零或负值(等于或小于接地端电压)则比较器202输出第一状态的比较信号Y。

本实施例的自动校正电路200尚包括耦接于比较器202两输入端之间的开关206。开关206在开关控制信号CTRL为第一状态时导通，在开关控制信号CTRL为第二状态时截止。

开关控制电路203提供补偿控制信号CC至补偿电容列205以控制补偿电容列205的等效电容C_E，并且在时钟脉冲信号CLK的每一周期根据比较信号Y调整补偿控制信号CC，使等效电容C_E加上目标电容C_T的结果，随着时钟脉冲信号CLK的每一周期逐渐趋近参考电容C_REF。这也是本实施例的最主要目的。

图3绘示补偿电容列205、目标电容C_T、以及参考电容C_REF的细部结构。如图3所示，补偿电容列205包括多个补偿电容(C₁、C₂、...、C_N)与多个开关(SW₁、SW₂、...、SW_N)。补偿电容C₁～C_N与开关SW₁～SW_N为一一对应。每一个补偿电容C₁～C_N皆耦接于取样维持电路201的输出端。每一个开关SW₁～SW_N皆耦接于对应的补偿电容与接点A之间，皆受到补偿控制信号CC的其中一位元控制。在本实施例中，开关SW₁～SW_N是在对应的位元为第一状态时导通，在对应的位元为第二状态时截止。此外，目标电容C_T耦接于取样维持电路201的输出端与接点A之间，而参考电容C_REF则耦接于取样维持电路201的输出端与接点B之间。

目标电容C_T的预设值小于参考电容C_REF的预设值。补偿电容C₁～C_N分别由开关SW₁～SW_N所控制以决定是否与目标电容C_T并联。本实施例便是利用补偿电容C₁～C_N对目标电容C_T做电容值校正工作，使C_T＝C_REF，达到电容值匹配的要求。

为了使补偿电容列205的等效电容与目标电容C_T的总和能逐渐趋近参考电容C_REF，以下为图3当中各种电容的建议预设值。

目标电容C_T的预设值选取建议以制程的标准电容偏移量(typicalcapacitance deviations)作为参考。例如，若该制程的标准电容偏移量为Δ(例如1.0％)，则目标电容C_T的预设值建议为参考电容C_REF的预设值乘以1-Δ。

对于补偿电容C₁～C_N的建议是由大至小排列，也就是补偿电容C_x的预设值大于补偿电容C_x+1的预设值，其中x为整数且1≤x＜N。配合后述的自动校正流程，可使得愈后面的补偿愈精细，达到逐渐趋近的效果。为了得到最小N值以节省操作时间及硬体实现面积，本实施例采用二进位趋近法(binary approximation)，因此补偿电容的预设值为C₁＝2*C₂＝4*C₃＝8*C₄＝......＝2^(N-1)*C_N。

第一个补偿电容C₁的预设值建议为C₁＝C_T/(2^m)，m＜log₂(1/Δ)-1，其中Δ为制程的标准电容偏移量。如此可达到完全校正补偿，使C_T＝C_REF。至于补偿电容的数量以及最小补偿电容C_N的预设值是根据制程电容布局的最小可容许尺寸而决定。补偿电容的数量愈多，自动校正的结果就愈精密。

以上的电容预设值仅供参考，本发明不受上述建议值与公式所限。另外，参考电容C_REF除了使用单一电容，也可以使用多个电容并联组成。

图4为本实施例的开关控制电路203的架构图。如图4所示，开关控制电路203包括移位暂存器401、闩锁电路402、或门(OR gate)431～434、与门(AND gate)441～444、反相器(inverter)403、404、以及转态侦测器405。图4是以4位元(CC1～CC4)的补偿控制信号CC为例，对应4个补偿电容C₁～C₄。本发明并不限制补偿电容数量以及相对应的补偿控制信号位元数。

移位暂存器401提供移位信号Q1～Q4，包括四个延迟正反器(Dflip-flop)411～414。其中，每一个延迟正反器411～414皆以时钟脉冲端CLK接收时钟脉冲信号CLK，并且以重置端RST接收重置信号RSTB。第一个延迟正反器411的输入端D始终维持在第一状态，并且以反相输出端QB提供移位信号的第一位元Q1。其余的第x个延迟正反器41x以输入端D接收移位信号的第x-1位元Q(x-1)，以正相输出端Q提供移位信号的第x位元Qx。如此，在时钟脉冲信号CLK的第x个周期，移位信号的第x位元Qx为第一状态，其余位元为第二状态，在此x为1到4的正整数。

闩锁电路402提供闩锁信号L1～L4，包括闩锁器(latch)421～424。其中第x个闩锁器42x以其致能端EN接收移位信号的第x位元Qx，以重置端RST接收重置信号RSTB，以输入端IN接收比较信号Y，并且以输出端OUT输出闩锁信号的第x位元Lx。闩锁器42x会在移位信号的第x位元Qx为第一状态时，将比较信号Y闩锁为闩锁信号的第x位元Lx，当移位信号的第x位元Qx为第二状态时，则维持原来的闩锁值并一直保持稳定状态。这个闩锁动作是为了保持前面时钟脉冲周期的校正结果，详情请见后面的电路操作流程。

或门431～434当中，第x个或门43x接收移位信号的第x位元Qx与闩锁信号的第x位元Lx。反相器403接收校正启动信号CALST。与门441～444当中，每一个与门接收或门431～434其中之一的输出信号以及反相器403的输出信号CALB，并输出补偿控制信号CC的其中一位元(CC1～CC4)。转态侦测器405在反相器403的输出信号CALB由第二状态转为第一状态时，也就是自动校正即将开始时，输出重置信号RSTB至移位暂存器401与闩锁电路402，以重置(reset)移位信号Q1～Q4与闩锁信号L1～L4。最后，反相器404接收反相器403的输出信号CALB，并输出开关控制信号CTRL至图2的开关204与206。

本实施例以逻辑1为第一状态，以逻辑0为第二状态，然而本发明并不以此为限。例如在其他实施例中，可以改用逻辑0为第一状态，以逻辑1为第二状态。在本发明技术领域具有通常知识者应知如何根据本实施例的自动校正电路作对应修改，以适应变更后的逻辑状态，因此不多说明。

以下说明本实施例的电容不匹配自动校正电路200的操作流程。

电容不匹配自动校正电路200的自动校正流程是由校正启动信号CALST所触发，此信号CALST可设计由系统自动设置或使用者设置之。当自动校正程序开始，即CALST设置为逻辑1(第一状态)时，开关控制电路203先送出开关控制信号CTRL将图2的开关204先切换到接点B，于此同时也使开关206导通，将比较器202的两输入端皆设置为接地。因此参考电压Vref便对参考电容C_REF充电。而此时，因为信号CALB为逻辑0(第二状态)，补偿控制信号CC1～CC4皆为逻辑0。

一段时间后，当校正启动信号CALST恢复为逻辑0，控制信号CTRL将开关204切换到接点A，于此同时也使开关206截止，将取样维持电路201的输出端(以下简称为Vo点)切换离开接地状态。因此，此时Vo点上储存的电荷为-C_REF*Vref。

当开关204切换到接点A，即当校正启动信号CALST由逻辑1恢复为逻辑0时，转态侦测器405受到信号CALB的触发而送出重置信号RSTB，对移位暂存器401及闩锁电路402做重置动作。于是Q1为逻辑1，Q2～Q4为逻辑0；CC1为逻辑1，CC2～CC4为逻辑0。此时也同时是时钟脉冲信号CLK的第一个周期。因为Q1为逻辑1，使闩锁器421致能(enable)。另一方面，因为CC1为逻辑1，所以补偿电容C₁的开关SW₁导通。此时Vref改为对C_T+C₁充电，于是Vo点电荷变为(C_T+C₁-C_REF)*Vref，而Vo点电压为(C_T+C₁-C_REF)*Vref/(C_T+C₁)。

若取样维持电路201的输出电压Vo＞0，表示C_T+C₁＞C_REF，比较信号Y为逻辑0并连接到闩锁器421。此时闩锁器421的输出L1为逻辑0。当进入时钟脉冲信号CLK的第二周期时，Q1为逻辑0，Q2为逻辑1，Q3～Q4为逻辑0。此时补偿控制信号CC1便由闩锁器421输出的逻辑0决定，使开关SW₁截止。

另一方面，若输出电压Vo＜0，表示C_T+C₁＜C_REF，比较信号Y为逻辑1并连接到闩锁器421，此时闩锁器421的输出L1为逻辑1。当进入时钟脉冲信号CLK的第二周期时，Q1为逻辑0，Q2为逻辑1，Q3～Q4为逻辑0。此时CC1的值便由闩锁器421输出的逻辑1决定，使开关SW₁持续导通。

在时钟脉冲信号CLK的第二周期时，Q1为逻辑0，Q2为逻辑1，Q3～Q4为逻辑0，因此使补偿电容C₂的开关SW₂导通，并致能闩锁器422。

此时若开关SW₁是截止，则Vref改为对C_T+C₂充电，于是Vo点电压变为(C_T+C₂-C_REF)*Vref/(C_T+C₂)。

若输出电压Vo＞0，则表示C_T+C₂＞C_REF，比较信号Y为逻辑0并连接到闩锁器422。此时闩锁器422的输出L2为逻辑0。当时钟脉冲信号CLK进入第三个周期时，Q1～Q2为逻辑0，Q3为逻辑1，Q4为逻辑0。此时CC2的值便由闩锁器422输出的逻辑0决定，使开关SW₂截止，但不影响SW₁(因为闩锁器421的致能端EN为逻辑0)。

若输出电压Vo＜0，则表示C_T+C₂＜C_REF，比较信号Y为逻辑1并连接到闩锁器422，此时闩锁器422的输出L2为逻辑1。当时钟脉冲信号CLK进入第三个周期时，Q1～Q2为逻辑0，Q3为逻辑1，Q4为逻辑0。此时CC2的值便由闩锁器422输出的逻辑1决定，使开关SW₂持续导通，但不影响SW₁(因为闩锁器421的致能端EN为逻辑0)。

反之，若开关SW₁是导通的，则Vref改为对C_T+C₁+C₂充电，于是Vo点电压变为(C_T+C₁+C₂-C_REF)*Vref/(C_T+C₁+C₂)。

若输出电压Vo＞0，则表示C_T+C₁+C₂＞C_REF，比较信号Y为逻辑0并连接到闩锁器422。此时闩锁器422的输出L2为逻辑0。当时钟脉冲信号CLK进入第三个周期时，Q1～Q2为逻辑0，Q3为逻辑1，Q4为逻辑0。此时CC2的值便由闩锁器422输出的逻辑0决定，使开关SW₂截止，但不影响SW₁(因为闩锁器421的致能端EN为逻辑0)。

若输出电压Vo＜0，则表示C_T+C₁+C₂＜C_REF，比较信号Y为逻辑1并连接到闩锁器422，此时闩锁器422的输出L2为逻辑1。当时钟脉冲信号CLK进入第三个周期时，Q1～Q2为逻辑0，Q3为逻辑1，Q4为逻辑0。此时CC2的值便由闩锁器422输出的逻辑1决定，使开关SW₂持续导通，但不影响SW₁(因为闩锁器421的致能端EN为逻辑0)。

接下来，当时钟脉冲信号CLK进入第三个周期时，对开关SW₃和补偿电容C₃重复上述的校正步骤，并且在时钟脉冲信号CLK进入第四个周期时，对开关SW₄和补偿电容C₄重复上述的校正步骤。经过4个CLK周期之后，即补偿校正到C₄结束之后，便可将目标电容C_T补偿至大约等于参考电容C_REF。

当补偿完成后，电容校正资料(开关SW_x的导通或截止状态)便被自动校正电路200闩锁住，而时钟脉冲信号CLK便停止不再动作，因此不会有额外的功耗负担，同时也达到了「电容不匹配自动校正」的目的。以上的自动校正流程总结于图5。由图5的流程图可以更清楚看出本实施例采用的二进位趋近法。

下面以一个一位元(1-bit)连续渐进式模拟数字转换器(successiveapproximation ADC，简称为SA-ADC)为例来说明本发明提出的电容不匹配自动校正电路的应用方式。图6为传统SA-ADC 600的架构图。SA-ADC 600同样采用二进位趋近法，其中V_REF为一固定参考电压，输入信号V_IN不可大于参考电压V_REF。若V_IN＞V_REF/2，则SA-ADC 600的输出信号DOUT为逻辑1，反之输出信号DOUT为逻辑0。CLK为时钟脉冲信号。DAC 602当中的目标电容C_T与参考电容C_R的预设值彼此是匹配的，也就是说C_T∶C_R必须是1∶1。

当SA-ADC 600开始工作时，连续渐进暂存器(successiveapproximation registers，简称为SAR)603输出控制信号将C_T与C_R同时接到输入信号V_IN，于此同时比较器601的两输入端皆设置为接地。因此此时Vo点的等效电荷为-(C_T+C_R)*V_IN＝-2*C_T*V_IN。一段时间后，比较器601的输入端Vo离开接地状态，于此同时SAR 603输出控制信号将C_T接到V_REF，并且将C_R接地。于是此时Vo点的等效电荷为-(C_T+C_R)*V_IN+C_T*V_REF＝-2*C_R*V_IN+C_T*V_REF。

此时若-2*C_R*V_IN+C_T*V_REF＞0，则表示V_IN＜V_REF/2，比较器601输出逻辑0，于是SAR 603的输出DOUT为逻辑0；反之，若-2*C_R*V_IN+C_T*V_REF＜0，则表示V_IN＞V_REF/2，比较器601输出逻辑1，于是SAR 603的输出DOUT为逻辑1。如此便可达到一位元模拟数字转换的工作。

SA-ADC 600的DAC架构采用电容列方式，主要目的是可节省功耗，此架构已常见于目前一般SA-ADC设计中。由上述工作说明可知，若是电容C_T与C_R不匹配，即相对比值不是1∶1，在比较器601进行-2*C_R*V_IN+C_T*V_REF＞0或＜0的比对时，便无法精确比对出V_IN与V_REF/2的大小关系，有可能造成误判，导致比较器601输出结果不正确，因此就大大降低了SA-ADC 600的效能。

图7为图6的传统SA-ADC加上根据于本发明另一实施例的电容不匹配自动校正电路的架构图，其中SA-ADC与自动校正电路可共用比较器601、参考电压V_REF与时钟脉冲信号CLK。当需要进行电容不匹配校正时，只需将开关701与703切换成连接自动校正电路的补偿电容列与开关控制电路702，并将补偿电容列的一端连接到比较器601的输入端Vo，如此便可进行电容不匹配自动校正的工作。至于自动校正操作流程则如前一实施例的流程所述。待自动校正完成后，开关701与703再切换接回到SAR 603。此时C_T与C_R已经校正完毕使C_T～＝C_R，校正后的补偿电容值亦由开关控制电路闩锁住，如此便可进行正常SA-ADC的模拟数字转换工作，并且保证电路可达到较佳的效能。

图7说明了电容不匹配自动校正电路应用于SA-ADC的实例，需要多加的电路部分，除了补偿电容列与开关控制电路702以外，只多了两个逻辑开关(701与703)，因此设计上极为简单。系统整合方面，因为共用比较器601、参考电压V_REF与时钟脉冲信号CLK，自动校正电路只需一个额外的校正启动信号CALST，因此在系统整合上有极佳的整合度。此外，图7的电容不匹配自动校正电路只需在系统初次启动时执行一次电容校正工作，当校正完成后，电容校正结果便被开关控制电路闩锁位，此时SA-ADC回到正常的模拟转数字输出工作，且电容值是已经过自动校正后的匹配结果，于此同时，校正电路不会再工作，因此并不会增加额外的功耗。

综上所述，本发明提出的电容不匹配自动校正电路是直接由目标电容、补偿电容列、参考电容与一开关形成取样维持电路，所以不需要额外的取样维持电路，而且取样维持电路与比较器之间也不需要切换电路，因此能简化电路设计复杂度。

上述的电容不匹配自动校正电路不受限于模拟数字转换器(ADC)或数字模拟转换器(DAC)，所以可适用于各种需求高电容匹配度的集成电路。最后，上述的电容不匹配自动校正电路在校正完成后会闩锁校正结果，此后就不再有动作，所以在原系统正常运作时不会有多余功耗。

以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的技术内容作出些许更动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。

Claims

1、一种电容不匹配自动校正电路，其特征在于其包括：

一取样维持电路，包括：

一第一开关；

一补偿电容列；

一目标电容；

一参考电容；

一比较器；以及

一开关控制电路；其中

该取样维持电路提供一输出电压，该输出电压的电压值与C_T+C_E-C_REF成正比，其中C_T为该目标电容的电容值，C_E为该补偿电容列的等效电容的电容值，以及C_REF为该参考电容的电容值；

该比较器根据该取样维持电路的输出电压为正值或负值提供一比较信号；

该开关控制电路提供一补偿控制信号至该补偿电容列以控制该补偿电容列的等效电容，并且在一时钟脉冲信号的每一周期，根据该比较信号调整该补偿控制信号，使该补偿电容列的等效电容加上该目标电容的结果，随着该时钟脉冲信号的每一周期逐渐趋近该参考电容。

2、根据权利要求1所述的电容不匹配自动校正电路，其特征在于其中所述的补偿电容列包括：

多个补偿电容，每一该些补偿电容皆耦接于该取样维持电路的输出端；以及

多个补偿开关，每一该些补偿开关耦接于该些补偿电容其中之一与一第一接点之间，根据该补偿控制信号的其中一位元而导通或截止；此外

该目标电容耦接于该取样维持电路的输出端与该第一接点之间；

该参考电容耦接于该取样维持电路的输出端与一第二接点之间。

3、根据权利要求2所述的电容不匹配自动校正电路，其特征在于其中所述的开关控制电路根据一校正启动信号产生一开关控制信号，而且该取样维持电路更包括一第一开关；若该开关控制信号为一第一状态，则该第一开关导通一参考电压与该第二接点，若该开关控制信号为一第二状态，则该第一开关导通该参考电压与该第一接点。

4、根据权利要求2所述的电容不匹配自动校正电路，其特征在于其中所述的目标电容的制程预设值等于该参考电容的制程预设值乘以1-Δ，Δ为上述制程的标准电容偏移量。

5、根据权利要求2所述的电容不匹配自动校正电路，其特征在于，该些补偿电容当中，第x个补偿电容的预设值大于第x+1个补偿电容的预设值，x为正整数。

6、根据权利要求5所述的电容不匹配自动校正电路，其特征在于，该些补偿电容当中，第x个补偿电容的预设值等于第x+1个补偿电容的预设值乘以2，x为正整数。

7、根据权利要求2所述的电容不匹配自动校正电路，其特征在于，该些补偿电容当中，第一个补偿电容的预设值等于该目标电容的预设值除以2^m，m＜log₂(1/Δ)-1，Δ为制程的标准电容偏移量。

8、根据权利要求2所述的电容不匹配自动校正电路，其特征在于，该些补偿电容当中，最小补偿电容的预设值是根据制程电容布局的最小可容许尺寸而决定。

9、根据权利要求2所述的电容不匹配自动校正电路，其特征在于其中所述的参考电容为多个电容并联组成。

10、根据权利要求1所述的电容不匹配自动校正电路，其特征在于其中所述的比较器以反相输入端耦接于该取样维持电路的输出端，以正相输入端接地，以输出端耦接于该开关控制电路。

11、根据权利要求10所述的电容不匹配自动校正电路，其特征在于其中若该取样维持电路的输出电压为正值，则该比较信号为一第二状态，否则该比较信号为一第一状态。

12、根据权利要求10所述的电容不匹配自动校正电路，其特征在于其更包括一第二开关，该第二开关耦接于该比较器的正相输入端与反相输入端之间，根据一开关控制信号而导通或截止，该开关控制信号是该开关控制电路根据一校正启动信号而产生。

13、根据权利要求1所述的电容不匹配自动校正电路，其特征在于其中所述的开关控制电路包括：

一移位暂存器，提供一移位信号，在该时钟脉冲信号的第x个周期，该移位信号的第x位元为一第一状态，其余位元为一第二状态，x为正整数；

一闩锁电路，提供一闩锁信号，并且在该移位信号的第x位元为该第一状态时，将该比较信号闩锁为该闩锁信号的第x位元；以及

多个或门，其中第x个或门接收该移位信号的第x位元与该闩锁信号的第x位元，该补偿控制信号是根据该些或门的输出而产生。

14、根据权利要求13所述的电容不匹配自动校正电路，其特征在于其中所述的移位暂存器包括多个延迟正反器，每一该些延迟正反器皆以时钟脉冲端接收该时钟脉冲信号，其中第一个延迟正反器的输入端始终维持该第一状态，并且以反相输出端提供该移位信号的第一位元，其余第x个延迟正反器以输入端接收该移位信号的第x-1位元，以正相输出端提供该移位信号的第x位元。

15、根据权利要求13所述的电容不匹配自动校正电路，其特征在于其中所述的闩锁电路包括多个闩锁器，其中第x个闩锁器接收该移位信号的第x位元与该比较信号，输出该闩锁信号的第x位元，并且在该移位信号的第x位元为该第一状态时，将该比较信号闩锁为该闩锁信号的第x位元。

16、根据权利要求13所述的电容不匹配自动校正电路，其特征在于其中所述的开关控制电路更包括：

一第一反相器，接收一校正启动信号；

多个与门，每一该些与门接收该些或门其中之一的输出信号以及该第一反相器的输出信号，输出该补偿控制信号的其中一位元；以及

一转态侦测器，在该第一反相器的输出信号由该第二状态转为该第一状态时输出一重置信号至该移位暂存器与该闩锁电路，以重置该移位信号与该闩锁信号。

17、根据权利要求16所述的电容不匹配自动校正电路，其特征在于其中所述的开关控制电路更包括：

一第二反相器，接收该第一反相器的输出信号，并输出一开关控制信号；

此外该电容不匹配自动校正电路更包括：

一第一开关，若该开关控制信号为该第一状态，则导通一参考电压与该参考电容，若该开关控制信号为该第二状态，则导通该参考电压、该补偿电容列与该目标电容；以及

一第二开关，耦接于该比较器的正相输入端与反相输入端之间，在该开关控制信号为该第一状态时导通，在该开关控制信号为该第二状态时截止。