CN106877868A - 一种高速逐次逼近型模数转换器 - Google Patents

Abstract

本发明属于模拟集成电路技术领域，特别涉及一种高速逐次逼近型模数转换器。本发明通过将现有的触发器型逐次逼近逻辑单元替换为锁存器型逐次逼近逻辑单元，逐次逼近逻辑单元由原来的两级触发器延时变为一级锁存器延时，从而大大降低了逐次逼近逻辑电路的总延时，以此提高逐次逼近型模数转换器的速度。

Description

一种高速逐次逼近型模数转换器

技术领域

本发明属于模拟集成电路技术领域，特别涉及一种高速逐次逼近型模数转换器。

背景技术

图1为传统的逐次逼近型模数转换器，包括数模转换器(DAC)101、比较器102、逐次逼近逻辑电路103、反馈控制逻辑电路(Feedback Control Logic)104。

逐次逼近逻辑电路103由数据寄存器1031以及移位寄存器1032组成。移位寄存器1032是由若干移位寄存器单元10321～1032n(n为自然数)组成的阵列，每个移位寄存单元有一个数据输入端D，一个数据输出端Q，一个时钟输入端CLK，一个复位输入端Set。每一级移位寄存器器输入端D接前一级移位寄存器器输出端Q，每一个时钟输入端都接入所述移位寄存器的时钟输入。数据寄存器1031是由若干移位寄存器单元10311～1031n组成的阵列，每个数据寄存单元有一个数据输入端D，一个数据输出端Q，一个时钟输入端CLK，数据输入端接比较器输出端，其输出端Q是模数转化器的第n位输出，同时接到反馈控制逻辑电路104。

比较器102用来比较输入信号的与参考电平的大小，与非门105用来检测比较器是否完成比较。当比较器复位时，其输出电平为逻辑1，与非门105输出为逻辑0。当比较器完成第一次比较时，比较器差分输出端一端为逻辑1，另一端为逻辑0，与非门输出跳变为逻辑1，触发移位寄存器1032，使得移位寄存器10321输出端Q跳变为逻辑1，触发数据寄存器10311，使得比较器的结果存入数据寄存器1031并锁存。如果在与非门105输出端跳变之前，移位寄存器第i-1(i＝1，…，n，n为自然数)位输出端为高，第i位输出端为低，那么在与非门105输出跳变以后，移位寄存器第i位输出端由低变为高，然后第i次比较的结果将由数据寄存器1031i锁存。这个过程一直进行下去，移位寄存器1032的n位输出依次跳变为高电平，数据寄存器1031i依次被触发，存储比较器的比较结果，直到第n位数据寄存器1031n完成存储。此时数据寄存器1031的n位输出就是该逐次逼近型模数转换器的输出。

逐次逼近逻辑电路103的作用是产生逐次逼近序列，存储比较器输出结果。在这种结构下，数据从时钟端到输出至少经过两级触发器，其传输延时较大，限制了逐次逼近型模数转换器的速度。

发明内容

针对上述存在问题或不足，为解决现有逐次逼近型模数转换器速度较低的问题，本发明提供了一种高速逐次逼近型模数转换器，提高了逐次逼近型模数转换器的速度。

技术方案具体如下：

一种高速逐次逼近型模数转换器，如图2所示包括：数模转换器(DAC)201、反馈控制逻辑电路(Feedback Control Logic)202、比较器203、逐次逼近逻辑电路204和与非门205；

数模转换器201的输入端与反馈控制逻辑电路202的输出端相连；反馈逻辑电路202输入端与逐次逼近逻辑电路输出端相连；比较器203的输入端与数模转换器201的输出端相连，逐次逼近逻辑电路204输入端与比较器203输出端以及与非门205输出端相连；与非门205输入端与比较器203输出端相连。

所述逐次逼近逻辑电路204由n个逐次逼近逻辑单元(SAR cell)串联组成，n≥2。

逐次逼近逻辑单元SAR cell，包括：锁存器和控制时钟产生电路。

所述锁存器包含第一、第二、第三、第四、第五、第六、第七、第八和第九晶体管；

第一、第四、第五、第六晶体管为复位开关管；第一、第二、第三、第四晶体管为PMOS晶体管，第五、第六、第七、第八、第九晶体管为NMOS晶体管。

第一、第二、第三、第四晶体管的源端连接到电源电位；第一晶体管与第四晶体管的栅端连接到第二逻辑门输出信号端CLK2；第一晶体管的漏端连接到第二晶体管的漏端并耦合到第三晶体管的栅端；第三晶体管的漏端连接到第四晶体管的漏端并且耦合到第二晶体管的栅端；第二晶体管的源端为信号输出端DP，第三晶体管的源端为信号输出端DN；第五晶体管的漏端连接到第二晶体管的漏端，第六晶体管的漏端连接到第三晶体管的漏端，第五晶体管的栅端连接到第六晶体管的栅端并且与第四逻辑门输出信号端CLK1相连；第七晶体管的漏端连接到第五晶体管的源端，第八晶体管的漏端连接到第六晶体管的源端，第七晶体管的栅端连接到输入信号端VIP，第八晶体管的栅端连接到输入信号端VIN，第九晶体管的漏端连接到第七晶体管的源端同时耦合到第八晶体管的源端，第九晶体管的漏端连接到地电位。

所述控制时钟产生电路包含第一、第二、第三、第四、第五、第六、第七逻辑门。第一逻辑门的两个输入端分别连接到使能信号输入端EN、复位信号输入端RST；第二逻辑门输入端连接到第一逻辑门的输出端，第二逻辑门输出端为信号端CLK2；第三逻辑门的两个输入端分别连接到输出信号端DP和DN，输出端为信号端EOS；第四逻辑门输入端连接到第三逻辑门输出端，输出端为信号端CLK1；第五逻辑门的两个输入端分别连接到输入信号端CLK和第六逻辑门的输出端；第六逻辑门的两个输入端分别连接到第五逻辑门的输出端和第三逻辑门输出信号端EOS；第七逻辑门的输入端连接到第六逻辑门的输出端，输出端即为输出信号端ENOUT。

所述第一、第三、第五、第六逻辑门为与非逻辑门，第二、第四、第六逻辑门为非逻辑门。

本发明通过将现有的触发器型逐次逼近逻辑单元替换为锁存器型逐次逼近逻辑单元，逐次逼近逻辑单元由原来的两级触发器延时变为一级锁存器延时，从而大大降低了逐次逼近逻辑电路的总延时，以此提高逐次逼近型模数转换器的速度。

附图说明

图1为现有的逐次逼近型模数转换器示意图；

图2为本发明的电路示意图；

图3为实施例的逐次逼近逻辑单元的电路示意图；

图4为实施例的电路示意图。

具体实施方式

下面结合附图和实施例详细说明本发明。

如图3、图4为实施例的8位高速逐次逼近型模数转换器及逐次逼近逻辑单元的结构示意图。

参见图4，高速逐次逼近型模数转换器包括：数模转换器401、反馈控制逻辑电路402、比较器403、逐次逼近逻辑电路404、与非门405；数模转换器401的输入端与反馈控制逻辑电路402的输出端相连；反馈逻辑电路402输入端与逐次逼近逻辑电路404输出端相连；比较器403的输入端与数模转换器401的输出端相连，逐次逼近逻辑电路404输入端与比较器403输出端以及与非门405输出端相连；与非门405输入端与比较器403输出端相连。逐次逼近逻辑电路404是由8个逐次逼近逻辑单元组成的阵列。

每个逐次逼近逻辑单元包含一对差分输入端VIP、VIN，一个时钟输入端CLK，一个使能信号输入EN，一个复位信号输入端RST，一对差分数据输出端DP、DN和一个锁存结束信号输出端ENOUT。

输入信号采样时钟SAMP经过反相器后的信号SAMP_B作为复位信号接逐次逼近逻辑单元复位信号输入端RST和第一级逐次逼近逻辑单元使能信号输入EN。比较器403的输出端DCMP、DCMN分别接到8个逐次逼近逻辑单元的差分输入端VIP、VIN，与非门405输入接比较器输出端DCMP、DCMN，用来检测比较器是否完成比较，与非门405输出端EOL作为该逐次逼近逻辑结构404的时钟信号接逐次逼近逻辑单元时钟输入端CLK，当比较器403完成第一次比较时，EN1由逻辑0跳变为逻辑1，触发逐次逼近逻辑单元4041，使得比较器结果存入逐次逼近逻辑单元4041，并输出结束标志ENOUT即EN1为逻辑1。第i位逐次逼近逻辑单元204i完成数据锁存后，会输出结束标志信号ENOUT即ENi，接第i+1位逐次逼近逻辑单元的使能信号输入EN，这个过程一直进行到第8位逐次逼近逻辑单元锁存结束信号输出端ENOUT为逻辑高电平，此时逐次逼近逻辑结构403的8位输出就是该逐次逼近型模数转换器的输出。

参见图3，逐次逼近逻辑单元包括：锁存器301和控制时钟产生电路302。

锁存器301包含第一、第二、第三、第四、第五、第六、第七、第八、第九晶体管(3011～3019)；控制时钟产生电路302包含第一、第二、第三、第四、第五、第六、第七逻辑门(3021～3027)。

所述第一、第二、第三、第四晶体管(3011～3014)为PMOS晶体管，第五、第六、第七、第八、第九晶体管为NMOS晶体管。所述第一、第三、第五、第六逻辑门(3021、3023、3025、3026)为与非逻辑门，第二、第四、第六逻辑门(3022、3024、3027)为非逻辑门。

锁存器301中，第一、第二、第三、第四晶体管(3011、3012、3013、3014)的源端连接到电源电位，第一晶体管3011与第四晶体管3014的栅端连接到第二逻辑门3022输出信号端CLK2，第一晶体管3011的漏端连接到第二晶体管3012的漏端并耦合到第三晶体管3013的栅端，第三晶体管3013的漏端连接到第四晶体管3014的漏端并且耦合到第二晶体管3012的栅端，第二晶体管3012的源端为信号输出端DP，第三晶体管的源端为信号输出端DN，第五晶体管3015的漏端连接到第二晶体管3012的漏端，第六晶体管3016的漏端连接到第三晶体管3013的漏端，第五晶体管3015的栅端连接到第六晶体管3016的栅端并且与第四逻辑门3024输出信号端CLK1相连，第七晶体管3017的漏端连接到第五晶体管3015的源端，第八晶体管3018的漏端连接到第六晶体管3016的源端，第七晶体管3017的栅端连接到输入信号端VIP，第八晶体管3018的栅端连接到输入信号端VIN，第九晶体管3019的漏端连接到第七晶体管3017的源端同时耦合到第八晶体管3018的源端，第九晶体管3019的漏端连接到地电位。

当逐次逼近逻辑单元开始工作前，使能信号EN为逻辑0，复位信号RST为逻辑0，复位开关管开关信号CLK1为逻辑1，复位开关管开关信号CLK2为逻辑0，输入信号VIP、VIN为逻辑0，输入时钟信号CLK为逻辑0，输出节点DP、DN复位到逻辑1，输出使能信号ENOUT为逻辑0，以确保后一级逐次逼近逻辑单元处于复位状态。

当开始工作时，复位开关管开关信号CKL2被拉到逻辑1，锁存器在输入信号VIP和VIN的作用下，输出端DP、DN开始分离，完成锁存，触发EOS信号从逻辑0变为逻辑1，使复位开关管开关信号CLK1变为逻辑0，第五、第六、第九晶体管关断且输出节点DP、DN节点逻辑被锁存而不受后续变化的VIP、VIN信号的影响。

控制时钟产生电路302中，第一逻辑门3021的两个输入端分别连接到使能信号输入端EN、复位信号输入端RST，第二逻辑门3022输入端连接到第一逻辑门3021的输出端，第二逻辑门3022输出端为信号端CLK2，第三逻辑门3023的两个输入端分别连接到输出信号端DP、DN，第三逻辑门3023的输出端为信号端EOS，第四逻辑门3024输入端连接到第三逻辑门3023输出端且其输出端为信号端CLK1，第五逻辑门3025的两个输入端分别连接到输入信号端CLK、第六逻辑门3026的输出端，第六逻辑门3026的两个输入端分别连接到第五逻辑门3025的输出端、第三逻辑门3023输出信号端EOS，第七逻辑门3027的输入端连接到第六逻辑门3026的输出端，第七逻辑门3027的输出端即为输出信号端ENOUT。

当使能信号EN和复位信号RST任意一个为逻辑0时，复位开关管开关信号CLK2被复位到逻辑0，此时逐次逼近逻辑单元处于复位状态，时钟CLK和输入信号VIP、VIN的变化均不会影响输出；当使能信号EN和复位信号RST均为逻辑1时，输入信号VIP、VIN电平的变化将触发逐次逼近逻辑单元完成数据的锁存操作。输出使能信号ENOUT产生电路由第五、第六、第七逻辑门(3025～3027)构成，其目的是保证后续逐次逼近逻辑单元不发生误操作。当逐次逼近逻辑单元未被使能时，EOS信号为逻辑0，因此节点B为逻辑1，输出节点ENOUT为逻辑0；当时钟信号CLK从逻辑0变到逻辑1时，节点A被变为逻辑0，节点B和输出均保持不变；逐次逼近逻辑单元锁存结束后EOS信号变为逻辑1，由于节点A为逻辑0，因此节点B保持为逻辑1，ENOUT保持为逻辑0；当时钟信号CLK从逻辑1变到逻辑0时，节点A变为逻辑1，节点B变为逻辑0，输出节点变为逻辑1，ENOUT使能信号产生，由于节点B此后一直维持逻辑0，因此后续时钟变化将不再影响电路的逻辑状态，此后ENOUT时钟始终保持为逻辑1，直到最后一位逐次逼近逻辑单元完成锁存复位信号RST变为逻辑0时，所有逐次逼近逻辑单元电路复位。

通过上述工作原理的描述可知，本发明提供的一种高速逐次逼近型模数转换器，将现有的触发器型逐次逼近逻辑单元替换为锁存器型逐次逼近逻辑单元，逐次逼近逻辑单元由原来的两级触发器延时变为一级锁存器延时，大大降低了逐次逼近逻辑电路的总延时，以此提高逐次逼近型模数转换器的速度。

Claims (1)

1.一种高速逐次逼近型模数转换器，包括数模转换器DAC、反馈控制逻辑电路、比较器、逐次逼近逻辑电路和与非门，其特征在于：

数模转换器的输入端与反馈控制逻辑电路的输出端相连；反馈逻辑电路输入端与逐次逼近逻辑电路输出端相连；比较器的输入端与数模转换器的输出端相连，逐次逼近逻辑电路输入端与比较器输出端以及与非门输出端相连；与非门输入端与比较器输出端相连；

所述逐次逼近逻辑电路由n个逐次逼近逻辑单元串联组成，n≥2；

所述逐次逼近逻辑单元，包括锁存器和控制时钟产生电路；

所述锁存器包含第一、第二、第三、第四、第五、第六、第七、第八和第九晶体管；

第一、第二、第三、第四晶体管为PMOS晶体管，第五、第六、第七、第八、第九晶体管为NMOS晶体管；

第一、第二、第三、第四晶体管的源端连接到电源电位；第一晶体管与第四晶体管的栅端连接到第二逻辑门输出信号端CLK2；第一晶体管的漏端连接到第二晶体管的漏端并耦合到第三晶体管的栅端；第三晶体管的漏端连接到第四晶体管的漏端并且耦合到第二晶体管的栅端；第二晶体管的源端为信号输出端DP，第三晶体管的源端为信号输出端DN；第五晶体管的漏端连接到第二晶体管的漏端，第六晶体管的漏端连接到第三晶体管的漏端，第五晶体管的栅端连接到第六晶体管的栅端并且与第四逻辑门输出信号端CLK1相连；第七晶体管的漏端连接到第五晶体管的源端，第八晶体管的漏端连接到第六晶体管的源端，第七晶体管的栅端连接到输入信号端VIP，第八晶体管的栅端连接到输入信号端VIN，第九晶体管的漏端连接到第七晶体管的源端同时耦合到第八晶体管的源端，第九晶体管的漏端连接到地电位；

所述控制时钟产生电路包含第一、第二、第三、第四、第五、第六、第七逻辑门。第一逻辑门的两个输入端分别连接到使能信号输入端EN、复位信号输入端RST；第二逻辑门输入端连接到第一逻辑门的输出端，第二逻辑门输出端为信号端CLK2；第三逻辑门的两个输入端分别连接到输出信号端DP和DN，输出端为信号端EOS；第四逻辑门输入端连接到第三逻辑门输出端，输出端为信号端CLK1；第五逻辑门的两个输入端分别连接到输入信号端CLK和第六逻辑门的输出端；第六逻辑门的两个输入端分别连接到第五逻辑门的输出端和第三逻辑门输出信号端EOS；第七逻辑门的输入端连接到第六逻辑门的输出端，输出端即为输出信号端ENOUT；

所述第一、第三、第五、第六逻辑门为与非逻辑门，第二、第四、第六逻辑门为非逻辑门。