CN102053186A - 一种具有可变阶数数字滤波器的数字示波器 - Google Patents

Abstract

本发明公开了一种具有可变阶数数字滤波器的数字示波器。该数字示波器包括输入模块和具有外部存储器的控制处理模块，还包括可变阶数数字滤波器，输入模块、可变阶数数字滤波器分别连接控制处理模块，输入模块用于产生一个配置指示；控制处理模块用于根据配置指示产生对应的滤波器系数并输出至可变阶数数字滤波器。在数字示波器中使用上述可变阶数数字滤波器，可以使数字示波器不再需要计算机来专门进行数字滤波运算，大大方便了现场测试等应用。

Description

一种具有可变阶数数字滤波器的数字示波器

技术领域

本发明涉及一种具有可变阶数数字滤波器的数字示波器，属于电磁测量仪器技术领域。

背景技术

滤波器是一种对输入信号进行波形处理，达到滤除不需要的信号，保留需要信号的信号处理装置。滤波器按照所处理信号的性质可分为：模拟滤波器和数字滤波器两种。其中由于计算机技术及大规模集成电路技术的发展，数字滤波器已可用计算机软件实现，也可使用大规模数字硬件电路实现。数字滤波器具有高精度、高可靠性、可控性以及方便实现等优点，因此在数字信号处理系统中，数字滤波器是十分重要的组成部分。另外，滤波器从功能上又可分为：低通、高通、带通、带阻四种类型，每种滤波器都有其不同的应用范围。

$y\left(n\right)=\underset{i=0}{\overset{N-1}{\mathrm{\Σ}}}h\left(i\right)x(n-i)---\left(1\right)$

参照上述的式(1)，由于数字滤波算法就是将输入数据x(i)与滤波器参数h(i)乘累加的过程，所以其算法实现起来非常方便。采用计算机软件计算和数字硬件计算均可实现。

数字存储式示波器(DSO)是市场上主流的示波器类型，通过模拟前端采集的信号量通过A/D转换芯片转换成数字信号后，由于待测量信号大多存在着干扰噪声，如果观察者想要看到更纯净的信号，就必须加入滤波器对信号加以过滤实现。在数字示波器中加入数字滤波功能可以极大的方便用户观测波形信号，而且可调滤波截止频率和滤波功能的数字滤波器的实际使用价值很高，可以方便用户滤除各种频段的干扰信号。比如：输入的10MHz有效信号中包含有有1KHz的低频干扰信号和100MHz的高频干扰信号，这时通过选用数字带通滤波器并配置好通带的上下限频率就可以同时将低频、高频干扰信号同时滤除，再现有效信号的信息。

目前多数型号的DSO示波器的通道设置中均拥有带宽限制这一功能，将输入信号限定在某一固定频率值之下，而高于固定频率的部分则被去除，就其实现方式来看，就是使用了固定截止频率的滤波器，这种类型的滤波器大多使用硬件电路搭建而成，无法根据不同情况控制其滤波截止频率和滤波功能的变换。比如安捷伦公司生产的Agilent 5000系列示波器的通道带宽限制打开时，将会滤除25MHz以上的输入信号，而泰克公司生产的Tek 4000系列示波器的通道带宽限制则包括250MHz和20Mhz两种设置，这些设置均为固定不变的。用硬件电路直接搭建而成的滤波器，不能更改其滤波截止频率和滤波器功能。在Tek 2000系列数字示波器中采用的FilterVU功能实现了可调截止频率的低通滤波器，但其滤波器功能却被限制为低通滤波器，不能改变。

从现有各种数字示波器中对数字滤波器的应用来看，目前尚无一款通过硬件实现的截止频率、阶数及滤波器功能(低通、高通、带通、带阻)均能改变的数字滤波器。

对于具备功能不可调的数字滤波器的示波器，在一些干扰信号复杂的环境下可能无法清晰地显示信号。比如：输入信号中夹杂了低频部分的干扰噪声，那么像带宽限制或者FilterVU这种低通滤波器显然是不能起到作用的。

另外，虽然Agilent、Tek的数字示波器均提供了可在计算机上用于数字滤波计算的扩展计算软件，但在这些软件占用资源大，只能在计算机上运行。然而，在现场测试中，不方便随身携带计算机。

通过软件实现数字滤波的工作，在计算机上完成容易，但是一旦将这套算法移植到类似DSP这样的芯片中，并且当DSP还负责了数字示波器其他的控制、运算任务时，用于数字滤波计算所占用的DSP资源则非常大，通常会导致整个示波器运行速度下降。

现在测试的信号更加多样化，测试环境更加复杂，信号质量也会因此受到影响，如何在复杂纷繁的信号中去除干扰，找到所需要的信号，这是示波器产业发展所面临的一项难题。因此，需要一种能够根据需要，通过设置来改变功能、阶数和截止频率的数字滤波器以及使用这样的数字滤波器的示波器。

发明内容

本发明所要解决的技术问题在于提供一种具有可变阶数数字滤波器的数字示波器。该可变阶数数字滤波器不仅可以改变滤波器类型和截止频率还能改变阶数。

为实现上述的发明目的，本发明采用下述的技术方案：

一种数字示波器，包括输入模块和具有外部存储器的控制处理模块，还包括可变阶数数字滤波器，所述输入模块、所述可变阶数数字滤波器分别连接所述控制处理模块，所述输入模块用于产生一个配置指示；所述控制处理模块用于根据所述配置指示产生对应的滤波器系数并输出至所述可变阶数数字滤波器。

所述滤波器系数是通过所述控制处理模块运算得到的。

所述外部存储器中存储有多组滤波器系数，所述多组滤波器系数与所述配置指示对应，所述控制处理模块通过查找所述外部存储器产生所述滤波器系数。

所述可变阶数数字滤波器包括依次连接的数据存储单元、数据延迟链单元、以及数据计算单元，其特征在于，所述数据存储单元包括：接收外部输入的N个输入数据的存储区控制单元、连接所述存储区控制单元的输入数据存储区，以及连接所述存储区控制单元的滤波器系数存储区，所述滤波器系数存储区内存储有N个滤波器系数，

所述存储区控制单元控制所述滤波器系数存储区在一个时钟周期将所述N个滤波器系数输入到所述数据延迟链单元；将所述N个输入数据存储到所述输入数据存储区，并且控制所述输入数据存储区在一个时钟周期将所述N个输入数据以与所述N个滤波器系数同步的方式输入到所述数据延迟链单元，

所述数据计算单元包括M个N阶乘累加计算单元以及用于将所述M个N阶乘累加计算单元的计算结果相累加的后续累加计算单元，所述数据延迟链单元由N-2级延迟电路构成，每一级延迟电路比前一级延迟电路多延迟一个时钟周期；

所述M和N为正整数。

上述可变阶数数字滤波器的优点在于：

同模拟滤波器相比较，数字滤波器具有稳定性高、精度好、可配置等诸多特点。相比Agilent 6000或Tek 4000系列示波器的有限档位带宽限制功能，数字滤波器同样可以起到限制带宽的作用，而且不单实现低通功能，还可以通过配置滤波器系数实现高通、带通、带阻的滤波功能，同样突出的特点还在于可以实现多个截止频率，可以更好的满足用户各种操作环境及工作领域的需求。

同软件实现的数字滤波器相比较，采用FPGA(现场可编程门阵列)搭建的数字滤波器速度更快，这在像Falcon这种由DSP作为系统控制器的示波器架构下，显得更加重要。由于DSP承担了示波器的绝大多数交互控制工作，并且完成多种基础和高级运算功能以及显示任务，DSP的线程开销十分巨大，像数字滤波器这种大量采用乘累加运算的程序会占用极大的DSP系统带宽，使整个系统运行速度变慢。而且，由于DSP中代码是逐条执行的，数字滤波程序本身就会运算很慢。如果将数字滤波器采用硬件搭建，使数字滤波器的运算速度得到显著提升，并且也会使DSP负荷减轻。

在数字示波器中使用本可变阶数数字滤波器，可以使数字示波器不再需要计算机来专门进行数字滤波运算，大大方便了现场测试等应用。

附图说明

下面结合附图和具体实施方式对本发明作进一步的说明。

图1是本发明中的可变阶数数字滤波器结构示意图；

图2是图1中的滤波器系数存储区的操作示意图；

图3是图1中的输入数据存储区的操作示意图；

图4是图1中的11阶乘累加计算单元的结构示意图；

图5是一种具有可变阶数数字滤波器的数字示波器的结构示意图；

图6是图5的数字示波器的工作示意图。

具体实施方式

本发明中的可变阶数数字滤波器采用FPGA来实现数字滤波的功能，解决了用基于DSP的软件实现数字滤波时的运算速度低的问题。由于在DSP中指令是串行执行的，所以只能单独使用数字硬件以实现并行操作的运算模式，以便缩短整个滤波运算的时间。比如：进行一次滤波运算需要10步，如果采用基于DSP的软件设计方式需要10个时钟周期完成一次计算；如果用数字硬件的并行设计方式，采用10个计算模块并行计算则只需1个时钟周期即可。如果采用5个并行计算模块并行计算，则需要2个时钟周期，这样，虽然时间长了一倍，但使用的硬件资源会下降一半。总而言之，采用多少并行的计算模块是可以根据硬件资源和运算时间来选择并决定的。

由于使用了FPGA这种可配置的数字芯片，所以可以方便地实现对数字滤波器的多种配置方式，包括滤波器功能选择(低通、高通、带通、带阻)、截止频率设置以及滤波器阶数的调整。其中，滤波器功能选择和截止频率设置这两项是通过对数字滤波器模块实时配置滤波器系数来调整的；对滤波器阶数的调整是通过配置数字滤波器设计参数来实现的。

目前设计的数字滤波器为77阶，即需要通过77次乘累加过程完成1次数字滤波运算。随着滤波器阶数的增加计算时间也会变长，但滤波器的滤波效果也会更好。例如，把滤波器阶数变成155阶时，滤波时间会变长但效果也会更好。所以用户可以根据实际滤波效果的要求进行数字滤波器阶数配置，比如当前数字滤波器为77阶，用户想要得到更好的滤波效果，可以通过示波器配置更高的滤波器阶数来实现滤波效果的提高。

众所周知，滤波器的信号处理是在时域内的卷积 $y\left(n\right)=\underset{m=-\∞}{\overset{\∞}{\mathrm{\Σ}}}h(n-m)x\left(m\right)$ 其中h(n)为滤波器系数(根据滤波器截止频率、功能的不同而改变，可以算是已知量)；x(n)为输入信号；y(n)经过滤波之后的输出信号。

为了实现将输入数据x(i)与滤波器参数h(i)乘累加的运算，受FPGA内部资源所限，数字硬件滤波器只能使用11个硬件乘累加器(FPGA内置的高性能硬件乘法器)。但是，通过计算的滤波器阶数要达到80阶左右的水平才能实现。每1个阶数就相当于1次乘法运算。由于硬件资源只有11个硬件乘累加器，因此设计时将滤波器阶数调整为77阶(必须为11的整倍数)，使用11个硬件乘累加器并行运算，则每7次并行运算完成全一次全部的乘累加运算。相比DSP中的运算速度提升了很多。

本发明中的可变阶数数字滤波器不仅可以调整阶数，还可以实现不同的滤波器功能和截止频率，实现在不同频率下的低通、高通、带通、带阻滤波器功能。下面详细说明如何改变滤波器功能和截止频率。

由于滤波器系数是受设计需求(滤波功能、滤波截止频率步进值、资源限制)等诸多方面制约的，因此可以通过算法仿真的方式将全部滤波器系数确定下来，存储在外部存储器中，或者也可以通过DSP程序直接计算滤波器系数，然后在使用时根据用户的设置通过DSP直接配置到数字滤波器中。用户通过重新配置滤波器系数来实现多种滤波器功能及截止频率的调整。配置的滤波器系数会先被存储在数字滤波器模块内部的RAM中，待数字滤波器读取所需的系数进行计算。

本发明中的可变阶数数字滤波器包括依次连接的数据存储单元、数据延迟链单元和数据计算单元。数据存储单元包括：存储器控制单元、分别连接存储区控制单元的输入数据存储区和滤波器系数存储区。数据计算单元包括：M个N阶乘累加计算单元和后续累加计算单元，其中M和N均为正整数。在图1所示的实施例中，M＝1，N＝11；在其它情况下，M、N也可以有另外的取值。

存储器控制单元对输入数据存储区进行控制，使输入的数据信号写入到输入数据存储区中；对滤波器系数存储区进行控制，将输入的滤波器系数写入到滤波器系数存储区中；控制输入数据存储区和滤波器系数存储区同步地输出。存储区控制单元将输入数据按顺序写入到相应的输入数据存储区内；将串行配置的77个滤波器系数完整地写入到事先安排好的滤波器系数存储区的相应存储区域内；从输入数据存储区和滤波器系数存储区中同步地读出输入数据和滤波器系数，并送入到后面的数据延迟链单元中处理。

数据与系数的同步是关系到数字滤波器能否正确进行滤波计算的关键。从图2可以看出，每次进行滤波计算的数据与系数是相对应起来的，不能随便分配，并且输入数据是经过延迟链结构持续不断的向前移动，如果有一次数据与系数没有同步好，那么后面的计算将会全部出错，这将是必须保证不能发生的事情，所以必须保证存储区的数据与系数的同步输出。

滤波器系数存储区是使用FPGA内部的硬件RAM资源搭建的。滤波器系数存储区被设计成每组11个、共16组的矩阵结构。其中，前7组用来存储系数，后9组可以用来扩展，实现可变阶数。在实际操作中，可以根据设计需要调整系数的组数，以实现对滤波器设计阶数的调整。每组存储的系数可以并行输出，即一次输出11个滤波器系数，正好对应11个乘累加器模块。实际操作时，组0的11个滤波器系数并行输出，之后在下一个时钟周期将组1的11个滤波器并行输出，如此继续，到组6的滤波器系数输出之后，再回到组0。在这一个循环周期内，后面的乘累加计算模块进行了7组运算并向后续累加计算单元输出了7个计算结果，后续累加计算单元将这7个结果进行累加得出最终的滤波计算结果。

输入数据存储区也使用FPGA内部的硬件RAM资源搭建，在存储区的安排上基本与滤波器系数存储区相同。但是，输入数据存储区的操作控制与滤波器系数存储区的操作控制不同。由于滤波器系数是在每次配置时写入到滤波器系数存储区的，直到下次配置之前都不会有写入操作。但输入数据是按照时序关系持续写入到输入数据存储区的。同时，如图3所示，已写入到输入数据存储区的数据在每次读取之后还需要向前移动1个地址位。在每个时钟周期，输入数据存储区向数据延迟链单元输出1组数据，共11个数据。之后，读出的输入数据会向前移动1个地址位，并再次写入到输入数据存储区RAM中。这样，在图3中标记为“数据0”的存储区域始终保存着来自外部的最新输入数据，标记为“数据76”的存储区域始终保存本次滤波运算的最后1个数据，之后便会被丢掉。

保证处于同一组号的数据与系数一起同步输出，就可以确保数据与系数的输出同步问题。比如：组0的滤波器系数与组0的输入数据保持同步、组1的滤波器系数与组1的输入数据保持同步等等。

数据延迟链单元采用FPGA内部特有的硬件延迟单元搭建。该单元按照N阶乘累加计算单元需要的时序关系，将输入的11组输入数据和滤波器系数进行延迟处理。每个输入数据与滤波器系数组成的数据系数对，需要延迟的时钟周期并不相同。

11阶乘累加计算单元是数字滤波器核心计算单元，采用FPGA内部的硬件乘累加器单元搭建。每个乘累加单元可以完成1次乘运算和1次加运算，且运算速度远远超过自行设计模块或软件程序。整个11阶乘累加计算结构如图4所示，数据流由下而上，最上端的乘累加器输出即为11阶乘累加运算的结果。从图4中看出，为了满足这种瀑布级联式的乘累加结构，每个乘累加器要求输入数据的时间是不同的，也就是说，需要通过数据延迟链单元将输入数据和滤波器系数进行延迟。每个乘累加器需要输入数据的延迟时钟数是根据上一个乘累加器的计算周期延迟计算出来的。例如，最底下第1级乘累加器作为计算的开始，不需要数据延迟，但其计算结果的输出作为第2级乘累加法器计算的输入会有1个时钟周期的延迟，因此第2级乘累加器的输入数据就必须事先延迟1个时钟周期，以满足时序要求。如此类推，每1级乘累加器的输入都需要相对前1级多延迟1个时钟周期，就形成了整个数据延迟链的结构。

具体而言，如图4所示，将第一数据系数对和第二数据系数不经过延迟电路直接地输入到第一级和第二级乘法器，然后将第一级和第二级乘法器的运算结果输入到第一级累加器，得到第一级结果；将第三数据系数对经过第一延迟电路，延迟一个时钟周期后输入到第三级乘法器，将第三级乘法器的运算结果与第一级结果输入到第二级累加器，得到第二级结果；类似的，将第四数据系数对经过第二延迟电路延迟两个时钟周期后，输入到第四级乘法器，将第四级乘法器的运算结果与第二级结果输入到第三级累加器，得到第三级结果。将第N+1级数据系数对经过第N-1延迟电路，延迟N-1个时钟周期后，输入到第N+1级乘法器，将第N+1级乘法器的运算结果与第N-1级结果输入到第N级累加器，得到第N级结果。最后，将第十一级数据系数对经过第九延迟电路延迟9个时钟周期后，输入到第十一级乘法器，将第十一级乘法器的运算结果与第九级结果输入到第十级累加器，得到第十级结果。

采用图4的瀑布级联式乘累加器设计结构的好处在于，整个数据流直观上看是完全流动的，不需任何控制信号，就像一条流水生产线一样，只有事先控制好输入数据的时序关系(做好延迟)，就可以完全不用管里面的操作过程，而只用读取最顶端乘累加器的输出结果即可。

后续累加计算单元采用硬件数字累加器模块，将每7组乘累加计算单元的输出结果累加在一起即可获得最终的数字滤波计算结果。换言之，将前述7组11阶乘累加计算单元的运算结果(第十级结果)累加，得到最后的滤波计算结果。

图5为使用上述可变阶数数字滤波器的数字示波器的框图。该数字示波器包括A/D转换模块、D/A转换模块、模拟前端模块、触发电路、可变阶数数字滤波器、输入模块、显示模块和控制处理模块；其中模拟前端模块分别连接A/D转换模块和触发电路，A/D转换模块连接FPGA，触发电路的输出送入FPGA，FPGA连接控制处理模块如DSP，控制处理模块连接D/A转换模块，D/A转换模块向触发电路输出比较电平。控制处理模块还连接输入模块和显示模块。在本实施例当中，该可变阶数数字滤波器由FPGA实现。

该数字示波器的工作原理是这样的：首先，外部的信号输入经过模拟前端模块，输出给A/D转换模块进行模数转换，同时输出给触发电路，进行信号触发。A/D转换模块的输出连接到FPGA(现场可编程门阵列)，进行数据处理。触发电路的另一个输入端为比较电平，触发电路输出连接到FPGA，触发电路一般由触发调理电路和比较器构成，比较器输出直接连接到FPGA。FPGA内部进行触发的判断，并控制采样过程。FPGA和控制处理模块连接，接受来自控制处理模块的控制命令，将数据输出给控制处理模块，并进行显示。控制处理模块控制D/A转换模块，用于产生触发电路所需要的比较电平。控制处理模块连接到输入模块的输出端，用于接受来自示波器按键及各种接口的操作命令。输入模块产生一个配置指示，控制处理模块用于根据该配置指示产生对应的滤波器系数并输出至该可变阶数数字滤波器。不同类型的数字示波器虽然在具体电路上存在差异，但基本框架是类似的。

下面结合图5和图6说明对使用本可变阶数数字滤波器的示波器的操作。示波器在上电或者接收复位/清零信号时，示波器系统回到空闲状态。在空闲状态下，用户通过输入模块发出指示，在控制处理模块用DSP程序直接计算的滤波器系数，被控制处理模块输入到本可变阶数数字滤波器的存储区控制单元中。当然，也可以通过算法仿真的方式，事先将多组滤波器系数全部确定下来，存储在外部存储器中。在空闲状态下，用户通过输入模块发出配置指示，使DSP读取外部存储器中与该配置指示对应的多组滤波器系数，然后输入到可变阶数数字滤波器的存储区控制单元中。配置滤波器系数只是在空闲状态下才可以进行，不需要更改系数时不必进行配置。DSP在配置系数过程中不会下达下一个操作指令，以避免系统出错。

可变阶数数字滤波器收到启动指令后，开始接收输入数据并存储；同时已存储在输入数据存储区的数据和滤波系数存储区内的滤波器系数被读出，送入到数据延迟链单元进行延迟处理；经过延迟处理之后的输入数据及滤波器系数送入11阶乘累加运算单元进行计算；乘累加单元的计算结果继续送入后续累加运算单元中进行累加计算。可变阶数数字滤波器的启动指令消失时，整个系统会逐渐停下来(逐渐停下来的原因是因为系统是流水线进行的，流水线前面停止了，后面需要一段的传递时间才会停止下来)，直至下次启动指令有效时继续进行。

滤波运算是通过数字硬件并行完成的，因此并不分先后过程，也就是说这几个过程同时在进行的：在有新数据输入的同时，也有已存储数据的读取，同样有已读取数据的延迟和计算。全部过程处于流水生产线的各个流程中，而整个生产线也在一直向前运行。

需要说明的时，在配置滤波器的滤波类型(功能)时，由于滤波器使能是始终关闭的，所以在配置好滤波器的滤波类型之后滤波器也不会立即开始工作。

配置完滤波器类型后，接着调整滤波器的截止频率，在调整完这两项之后才能最终确定DSP向FPGA配置的滤波器系数。

由于数字滤波运算分成7段实现，因此每7个时钟周期才会1个滤波数据输出，同样每7个时钟周期也会需要1个输入数据输入进系统中参与滤波运算。同理，在改变数字滤波器阶数为99阶时，数字滤波运算会分成9段进行，因此会每9个时钟周期输出1个滤波结果。

本可变阶数数字滤波器是用数字硬件实现，可以并行处理，不仅可以改变滤波器类型和截止频率还能改变阶数，实现高精度、高速度的滤波运算。

同时，使用具有本可变阶数数字滤波器的数字示波器，由于采用了FGPA搭建的并行处理的数字滤波器，不仅使数字滤波器的运算速度得到显著提升，并且也会使DSP摆脱滤波运算这样的大负荷，提高DSP的高级运算的速度，使整个示波器系统的运算速度大幅提高。

以上对本发明所提供的具有可变阶数数字滤波器的数字示波器进行了详细的说明。对本领域的一般技术人员而言，在不背离本发明实质精神的前提下对它所做的任何显而易见的改动，都将构成对本发明专利权的侵犯，将承担相应的法律责任。

Claims (10)

1.一种数字示波器，包括输入模块和具有外部存储器的控制处理模块，其特征在于：

所述数字示波器还包括可变阶数数字滤波器，所述输入模块、所述可变阶数数字滤波器分别连接所述控制处理模块，

所述输入模块用于产生一个配置指示；

所述控制处理模块用于根据所述配置指示产生对应的滤波器系数并输出至所述可变阶数数字滤波器。

2.如权利要求1所述的数字示波器，其特征在于：

所述滤波器系数是通过所述控制处理模块进行运算得到的。

3.如权利要求1所述的数字示波器，其特征在于：

所述外部存储器中存储有多组滤波器系数，所述多组滤波器系数与所述配置指示对应，所述控制处理模块通过查找所述外部存储器产生所述滤波器系数。

4.如权利要求1所述的数字示波器，其特征在于：所述可变阶数数字滤波器由FPGA构成。

5.如权利要求4所述的数字示波器，其特征在于：所述可变阶数数字滤波器包括依次连接的数据存储单元、数据延迟链单元和数据计算单元，其特征在于：

所述数据存储单元包括接收外部输入的N个输入数据的存储区控制单元、连接所述存储区控制单元的输入数据存储区，以及连接所述存储区控制单元的滤波器系数存储区，所述滤波器系数存储区内存储有N个滤波器系数，

所述存储区控制单元控制所述滤波器系数存储区在一个时钟周期将所述N个滤波器系数输入到所述数据延迟链单元；将所述N个输入数据存储到所述输入数据存储区，并且控制所述输入数据存储区在一个时钟周期将所述N个输入数据以与所述N个滤波器系数同步的方式输入到所述数据延迟链单元，

所述数据计算单元包括M个N阶乘累加计算单元以及用于将所述M个N阶乘累加计算单元的计算结果相累加的后续累加计算单元，所述数据延迟链单元由N-2级延迟电路构成，每一级延迟电路比前一级延迟电路多延迟一个时钟周期；

所述M和N为正整数。

6.如权利要求5所述的数字示波器，其特征在于：

所述N个输入数据中的第三个到第N个以及所述N个滤波器系数中的第三个到所述第N个分别同步地输入到第一级延迟电路到第N-2级延迟电路，

所述N阶乘累加计算单元将第一个所述输入数据与同步输入的所述滤波器系数相乘，得到第一乘累加结果；将第二个所述输入数据与同步输入的所述滤波器系数相乘，然后与所述第一阶乘累加结果相加，得到第二乘累加结果；将经过每一级延迟电路延迟的所述输入数据与所述滤波器系数相乘，然后与前一级结果相加，得到第N-1乘累加结果，

所述后续累加计算单元将所述M个N-1乘累加结果相累加，作为数字滤波的计算结果。

7.如权利要求5所述的数字示波器，其特征在于：

所述输入数据存储区是由FPGA内部的硬件RAM构成。

8.如权利要求5所述的数字示波器，其特征在于：

所述输入数据存储区内的所述N个输入数据在被读取后，依次向前移动一个地址位。

9.如权利要求5所述的数字示波器，其特征在于：

所述滤波器系数存储区由FPGA内部的硬件RAM构成，是每组N个的矩阵结构，每组分别存储N个滤波器系数。

10.如权利要求9所述的数字示波器，其特征在于：

所述N个滤波器系数在一个时钟周期并行输出到所述滤波器系数存储区中。

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