CN101726654A

CN101726654A - 用于测量电特性参数的装置和方法

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Publication number: CN101726654A
Application number: CN200910179011A
Authority: CN
Inventors: F·沃尔茨
Original assignee: Robert Bosch GmbH
Current assignee: Robert Bosch GmbH
Priority date: 2008-10-11
Filing date: 2009-10-09
Publication date: 2010-06-09
Anticipated expiration: 2029-10-09
Also published as: EP2175287B1; EP2175287A2; EP2175287A3; CN101726654B; DE102008051421A1

Abstract

用于测量电特性参数的装置，具有将模拟信号转换成第一数字数据的第一转换器单元，其中第一转换器单元是Sigma-Delta调制器；将模拟信号转换成第二数字数据的第二转换器单元，其中第二转换器单元是Sigma-Delta调制器；和至少一个用于对从转换器单元所输出的信号进行处理的分析处理逻辑，其中分析处理逻辑具有至少一个积分环节和连接在所述至少一个积分环节后面的差分环节。根据本发明，分析处理逻辑处理两个转换器单元的数字信号，并且转换器单元分别具有用于时钟信号的输入端，其中设置时钟发生器装置，所述时钟发生器装置以预给定的相互关系为第一转换器单元和第二转换器单元提供时钟。

Description

用于测量电特性参数的装置和方法

技术领域

本发明涉及用于测量电特性参数并且尤其是电流和电压的装置和方法。

背景技术

由现有技术已知，所谓的Sigma-Delta方法被用来测量电流或电压。该方法的优点在于高采样率以及在采样单元即Sigma-Delta调制器与分析处理逻辑(Auswertlogik)之间的窄接口，因为只需要一用于传输测量结果的数据线和一时钟线。

发明内容

如果存在多个测量通道或多个Sigma-Delta调制器，则一般也需要多个分析处理逻辑。但是，该多个分析处理逻辑另一方面带来升高的消耗。因此，本发明所基于的任务在于，提供一种装置和一种方法，其使得用于测量电特性参数的消耗减少。这通过独立的装置权利要求和方法权利要求的主题实现。有利的实施方式和改进方案是从属权利要求的主题。

根据本发明的用于测量电特性参数的装置具有将模拟信号转换成数字数据的第一转换器单元，其中该第一转换器单元优选是Sigma-Delta调制器。另外设置有将模拟信号转换成数字数据的第二转换器单元和至少一个用于对从这些转换器单元所输出的信号进行处理的分析处理逻辑，其中该第二转换器单元同样优选是Sigma-Delta调制器，并且其中所述分析处理逻辑具有至少一个积分环节和连接在该积分环节后面的差分环节。

根据本发明，分析处理逻辑处理两个转换器单元的数字信号，并且这些转换器单元分别具有用于时钟信号的输入端，其中设置有时钟发生器装置，该时钟发生器装置以预给定的相互关系为第一转换器单元和第二转换器单元提供时钟，并优选提供相同的时钟。

因此在本发明的范围内，介绍了一种分析处理逻辑并且尤其是一种基于所谓正弦滤波器的分析处理逻辑，所述分析处理逻辑允许处理多个Sigma-Delta调制器的数据流，其中尤其是应用了基于流水线(Pipeline)的结构。在此，优选地只在分析处理逻辑的几个快速时钟单元的范围内存在单个通道的等待时间。通过用于时钟信号的输入端、即在这里通过使用具有时钟输入端的Sigma-Delta调制器来支持本发明的方法。因此，尤其针对可编程的逻辑模块，在这里优选按照正弦滤波器原理进行多通道的Sigma-Delta数据流分析处理。因此，建议对多个Sigma-Delta调制器的数据流进行同时分析处理，更确切地说是对正弦滤波器进行资源有效的多通道实现。

所述分析处理逻辑优选具有至少一个可寻址存储元件。在此，该可寻址存储元件例如可以连接在积分环节后面，并且允许为相继读入的数据分配不同地址，由此实现了对各个Sigma-Delta调制器的分配(Multiplexing，多路复用)。

因此，可寻址存储元件优选连接在分析处理逻辑的积分单元后面，并且尤其是直接连接在后面。因此，该存储元件有助于读入n个比特值。在另一有利实施方式中，设置有多个可寻址存储元件，并且利用相同的时钟来运行这些存储元件。于是，例如能在每个积分级的后面都设置相应的可寻址存储元件，从而所读入的数据可以以这种方式通过所有的积分级。

优选地，设置有具有预给定阶数的正弦滤波器作为分析处理逻辑，其中所述阶数大于1。

由于Sigma-Delta转换中的高的过采样率，所以由于量化而在高于频率fin(带宽)的频域中产生噪声，借助于数字低通滤波器来抑制该噪声。此外，通过所谓的抽取器(Dezimierer)将连续的比特序列转换成b比特宽的数据字。这两个任务通过使用正弦滤波器来解决。

在另一有利实施方式中，向这些转换器单元提供相同的时钟。在此还有可能的是，代替在这里所描述的两个Sigma-Delta调制器，而设置多个、即多于两个、还有可能多于五个或多于八个Sigma-Delta调制器。该方法原则上可扩展到任意数量的Sigma-Delta调制器。对测量通道数量的限制尤其是从Sigma-Delta时钟、分析处理逻辑的系统时钟、以及存储元件的寻址深度而得出。

此外，所述装置优选具有用于暂时存储数字数据的存储装置。该存储装置例如可以是连接在第一积分级前面的移位存储器。数字数据可以被并行地读入该移位寄存器中，接着按时钟地并连续地从该存储单元中被读出。该移位寄存器集合这些数据以用于按系统时钟地输送给处理流水线。

分析处理逻辑优选具有多个积分单元，并且为每个积分单元各分配有可寻址存储元件或者在每个积分单元后面分别连接有可寻址存储元件。

优选地，还在至少一个差分环节后面、优选是在每个差分环节后面分别连接有存储元件、优选是可寻址存储元件。在此，优选以与运行上述连接在积分单元后面的可寻址存储元件的时钟不同的时钟、并且尤其是以被数字2的幂次方、所谓的“抽取因子”除的Sigma-Delta时钟(einem um eine Potenzder Zahl 2，der sog.“Dezimation”，geteilten Sigma-Delta Takt)来运行其它可寻址存储元件的至少一个地址输入端。

优选地，用比运行连接在积分环节后面的存储元件的时钟少的时钟来运行连接在差分环节后面的可寻址存储元件。优选在积分环节、尤其是该链的最后一个积分环节与差分环节、即优选第一差分环节之间设置多路复用器。在此，也为该多路复用器提供时钟，并且尤其是用与也为上述连接在差分环节后面的可寻址存储元件的输入端所提供的时钟相同的那个时钟来为该多路复用器提供时钟。在该最后一个积分环节之后的该多路复用器单元的作用在于，在经过每个周期后、更确切地说在经过被抽取的Sigma-Delta时钟的每个周期之后，将在存储元件中所包含的、最后一个积分环节的中间值归位(复位)。

此外，本发明还针对一种用于分析处理多个转换器装置的数字输出信号的分析处理逻辑，其中所述分析处理逻辑具有至少一个积分环节和连接在该积分环节后面的差分环节。根据本发明，所述分析处理逻辑处理两个转换器单元的数字信号或数据，并且这些转换器单元分别具有用于时钟信号的输入端，其中设置有时钟发生器装置，所述时钟发生器装置以预给定的相互关系为第一转换器单元和第二转换器单元提供时钟。

优选地，该相同的时钟发生器单元也为分析处理逻辑的至少一个元件提供时钟，所述时钟与为转换器装置所提供的时钟相同。因此在这里，所有转换器单元的数据都运行经过分析处理逻辑的积分环节和差分环节。

此外，本发明还针对一种用于确定电特性参数的方法。在此，在第一步骤中提供多个数字数据，这些数字数据对于电特性参数来说是特征性的(charakteristisch)，其中通过至少一个第一转换器装置和至少一个第二转换器装置来提供这些数据。

此外，将数字数据输送给分析处理逻辑并且接着通过分析处理逻辑来处理所述信号，其中所述分析处理逻辑具有至少一个积分环节和至少一个连接在所述积分环节后面的差分环节。最后，通过所述分析处理逻辑输出信号，其中该信号对于电特性参数来说是特征性的。

根据本发明，相同的分析处理逻辑处理两个转换器单元的数字信号，并且转换器单元分别具有用于时钟信号的输入端，其中时钟发生器装置以预给定的相互关系为第一转换器单元和第二转换器单元提供时钟、尤其是提供相同的时钟(即利用相同时钟)。然而，还可以考虑以另外的确定的、尤其也是保持不变的关系(例如相反的关系)来为这些转换器装置提供时钟。

优选地，将多个转换器装置的数据并行地载入移位寄存器中。从该移位寄存器，数据——如上所述——连续地载入分析处理逻辑或该分析处理逻辑的第一积分环节中。

在另一优选方法中，数据或从所述数据导出的数据被按时钟地被输送给第一积分环节，其中连接在所述积分环节后面的可寻址存储装置的地址随着每个时钟而改变。通过这种方式实现了对数据的单独化的、即在转换器装置之后的可分离的存储。

在另一有利的方法中，用与运行所述可寻址存储装置的时钟不同的时钟来运行至少一个连接在差分环节后面的存储装置。

附图说明

根据附图得出进一步的优点和实施方式。在此：

图1示出Sigma-Delta调制器的电路图；

图2示出用于解释由Sigma-Delta调制器所处理的信号的信号曲线；

图3示出根据现有技术的三阶正弦滤波器的电路图；

图4示出根据本发明的三阶正弦滤波器的电路图；

具体实施方式

图1示出Sigma-Delta调制器2，4的电路图。在此，这种Sigma-Delta调制器2，4如上所述用于测量例如电流和电压并且输出数据流MDAT。在此，在现有技术中，在这种Sigma-Delta调制器分别与单个的分析处理逻辑串联。因此，在现有技术中已知这种正弦滤波器的单通道实现方式。为了分析处理多个Sigma-Delta数据流，还需要多个正弦滤波器。

这种Sigma-Delta调制器通常具有减法器、积分单元、(比较器或比特量化器(Bit-Quantisierer)形式的)A/D转换器、以及反馈式D/A转换器。因此，在图1中示出一阶调制器的示意性结构。利用等于f_MCLK/2f_in的高的过采样率OSR(Over sampling rate)对具有带宽f_in的模拟输入信号U_in进行采样。在此，f_MCLK表示采样频率。所形成的连续的比特序列的在过采样中彼此相继的位分别包含信息，所述信息根据所谓的尼奎斯特准则对于描述带宽为f_in的信号是必需的。

图2示出用于处理输入信号的图示。在此，U_in又是输入信号，而U_c是积分环节之后所输出的信号。附图标记MDAT又是所输出的数据，其中如果U_c为正，则这些数据分别用逻辑1占据，如果U_c为负，则这些数据用逻辑0占据，即参考电压在这里是图2所示的0线。

图3示出根据现有技术的三阶正弦滤波器。在此，该正弦滤波器具有3个积分环节112a、112b和112c。这些积分环节的后面分别连接有时钟控制的存储元件113。存储单元115与三个积分环节的方框相连，并且3个差分环节114a、114b和114c又与该存储单元115相连，其中为各个差分环节114a、114b、114c分别分配有存储装置117或者说各个差分环节114a、114b、114c连接在相应的存储装置117的后面。可以认识到，各个存储装置117分别被相同的时钟所占据。

在图3中示出的正弦滤波器对连续的比特流执行平滑的取平均值。在此，抽取因子(Dezimation)M表示累加的值的数量：

y (n) = \frac{1}{M} Σ_{i = 0}^{M - 1} x (n - m)

因此，得出了用于k阶正弦滤波器的传输函数：

H (z) = {(\frac{1}{M} Σ_{i = 0}^{M - 1} z^{- i})}^{k} = {(\frac{1}{M} \cdot \frac{1 - z^{- M}}{1 - z^{- 1}})}^{k}

所得出的频率特性是：

H (e^{jω}) = {(\frac{1}{M} \cdot \frac{1 - e^{- jωM}}{1 - e^{- jω}})}^{k} = {(\frac{1}{M} \cdot \frac{\sin \frac{ωM}{2}}{\sin \frac{ω}{2}})}^{k}

其中ω＝2πf₉/f_MCLK。

为了避免所谓的混叠效应(Aliasing-Effekt)，优选将正弦滤波器的阶数k选择得比那些Sigma-Delta调制器的提高一级(Grad)。

下面的表格借助于示例说明了所得出的参数或值：

阶数k	3
阶数k	3		抽取因子M	16
临界频率f_g	81.8kHz	H≈0.70	抽取因子M	16
临界频率f_g	81.8kHz	H≈0.70	采样频率f_MCLK	5MHz
数据传输率滤波器	312.5kHz	＝f_MCLK/M	采样频率f_MCLK	5MHz
数据传输率滤波器	312.5kHz	＝f_MCLK/M	最大带宽输入f_IN	156.25kHz	＝f_MCLK/(2*M)
位宽度滤波器b	13	1+k*log₂M	最大带宽输入f_IN	156.25kHz	＝f_MCLK/(2*M)

312.5kHz的数据传输率相应对应于在滤波器输出端的间隔为3.2μs的新数据值。

图4示出根据本发明的多通道正弦滤波器的电路图。在此，附图标记32是存储装置、确切地说是移位寄存器，其中装载了n个Sigma-Delta调制器(未示出)的比特流MDAT_0，...，MDAT_n-1，因此可以对这些比特流进行分析处理。利用一个共同的频率为f_MCLK的时钟信号MCLK来运行这些调制器。

利用频率为f_CLK的快速系统时钟CLK来为滤波器实施中的存储元件(也就是移位寄存器、数据寄存器、触发器和RAM)提供时钟。随着时钟信号MCLK的每个上升沿，产生n个系统时钟长度的脉冲“DoCycle”。

随着MCLK的上升时钟沿将每个Sigma-Delta调制器的数据流的当前比特并行地载入位宽度为n的移位寄存器中。接着，各个调制器的比特值按时钟CLK连续地输送给第一积分环节12a。在此，附图标记22表示用于同样以系统时钟CLK被提供时钟的各个通道的计数装置。该计数装置的输出端与可寻址存储装置16a的输入端相连接，其中该连接在积分环节12a后面的存储装置16a的地址随着每个时钟而升高。

存储装置16a以时钟CLK接收积分环节12a的b比特宽的结果。另外两个积分环节12b，12c以及分别连接在其后面的可寻址存储装置16b、16c以相同模式工作。

差分环节14b，14c连接在三个积分级的后面，所述差分环节14b，14c利用频率为f_MCLK/M的时钟工作。该时钟信号由时钟发生器24产生。在此，该时钟信号——与“DoCycle”类似地——是n个系统时钟长的脉冲，其区别在于该时钟信号只在时钟MCLK的每M个周期(其中M表示滤波器的抽取因子)才出现一次。

利用该时钟对差分环节14b，14c的控制更准确地通过RAM的写信号(WEN-写使能)进行，从而RAM在时钟MCLK的每第M个周期存入所有通道的相应被计算出的中间值。

这些附图标记28分别表示寄存器。这些寄存器用于缩短逻辑的组合路径。在此，通过所述寄存器28更准确地输送最后一个差分环节14c或者说连接在该差分环节14c后面的可寻址存储元件20c的所有输入值和输入信号，并因此延迟了一个时钟。以这种方式实现了更高的系统时钟。

附图标记34示出多路复用器，该多路复用器连接在第三积分环节12c的后面。在此，利用时钟f_MCLK/M来运行该多路复用器34。该多路复用器34的作用是，使得在经过每“M个周期”后(即，总是在时钟MCLK的M个周期之后)，在RAM、即存储装置16c中所保留的第三积分环节12c的中间值被复位。以这种方式，可以避免在从滤波器的积分部分到差分部分的过渡处的存储装置(如在图3中用附图标记115所示)。此外，由于在经过每M个周期之后最后一个积分环节12c不再传播式地(propagierte)进行累加，还可以节省第一差分环节(该第一差分环节在参见图3根据现有技术的装置中用附图标记114a表示)。

另外，还有能使用支持LUTRAM(look-up-table RAM，查找表RAM)的所谓的FPGA(Field programmable gate array，现场可编程门阵列)元件。该LUTRAM是资源高效的SRAM——用于FPGA元件的存储装置，其可以例如借助FPGA逻辑单元来实现。

总之，通过本发明可以节省在可编程逻辑中的资源。

只要在本申请文件中所公开的特征单独地或者以组合方式相对于现有技术来说是新的，全部的这些特征就作为本发明实质而被要求权利。

附图标记

1 装置

2 第一转换器装置

4 第二转换器装置

6 分析处理逻辑

12a，12b，12c 积分环节

14b，14c 差分环节

16a，16b，16c 可寻址存储元件

20a，20b，20c 其它可寻址存储元件

22 通道计数器

24 时钟发生器

28 寄存器

32 存储装置，移位寄存器

MDAT_0，...

MDAT_n-1 数字数据

U_in 模拟数据

f_in 带宽

CLK 系统时钟

f_CLK 系统时钟的频率

DoCycle 脉冲

MCLK 时钟信号

Claims

1.一种用于测量电特性参数的装置(1)，具有：将模拟信号(U_in)转换成第一数字数据(MDAT_1)的第一转换器单元(2)，其中该第一转换器单元(2)是Si gma-Delta调制器(2)；将模拟信号(U_in)转换成第二数字数据(MDAT_2)的第二转换器单元(4)，其中该第二转换器单元(4)是Sigma-Delta调制器(4)；以及至少一个用于对由这些转换器单元(2，4)所输出的信号(MDAT_1，MDAT_2)进行处理的分析处理逻辑(6)，其中该分析处理逻辑(6)具有至少一个积分环节(12a，12b，12c)和连接在所述至少一个积分环节(12a，12b，12c)后面的差分环节(14b，14c)，

其特征在于，

所述分析处理逻辑(6)处理这两个转换器单元(2，4)的数字信号(MDAT_1，MDAT_2)，并且这些转换器单元(2，4)分别具有用于时钟信号的输入端，其中设置有时钟发生器装置，所述时钟发生器装置以预给定的相互关系为该第一转换器单元(2)和该第二转换器单元(4)提供时钟。

2.根据权利要求1所述的装置(1)，

其特征在于，

该分析处理逻辑(6)具有至少一个可寻址存储元件(16a，16b，16c)。

3.根据权利要求2所述的装置，

其特征在于，

所述可寻址存储元件(16a，16b，16c)连接在该分析处理逻辑(6)的积分环节(12a，12b，12c)的后面。

4.根据前述权利要求的至少之一所述的装置，

其特征在于，

设置有多个可寻址存储元件(16a，16b，16c)，并且以相同的时钟来运行这些存储元件(16a，16b，16c)。

5.根据前述权利要求的至少之一所述的装置(1)，

其特征在于，

该分析处理逻辑(6)具有阶数为(k)的正弦滤波器(6)，其中k大于1。

6.根据前述权利要求的至少之一所述的装置，

其特征在于，

为这些转换器单元(2，4)提供相同的时钟。

7.根据前述权利要求的至少之一所述的装置，

其特征在于，

所述装置具有用于暂时存储数字数据(MDAT_1，MDAT_2)的存储装置。

8.根据前述权利要求的至少之一所述的装置，

其特征在于，

所述分析处理逻辑具有多个积分单元(12a，12b，12c)，并且每个积分单元后面分别连接有可寻址存储元件(16a，16b，16c)。

9.根据前述权利要求的至少之一所述的装置，

其特征在于，

以与运行可寻址存储元件(16a，16b，16c)的时钟不同的时钟来运行至少一个连接在差分环节(14b，14c)后面的另外的可寻址存储元件(20a，20b，20c)。

10.根据前述权利要求的至少之一所述的装置，

其特征在于，

在积分环节(12a，12b，12c)和差分环节(14a，14b，14c)之间设置有多路复用器(34)。

11.一种用于分析处理多个转换器装置(2，4)的数字输出信号(MDAT_1，MDAT_2)的分析处理逻辑，其中所述分析处理逻辑(6)具有至少一个积分环节(12)和连接在所述积分环节(12)后面的差分环节(14)，

其特征在于，

所述分析处理逻辑(6)处理两个转换器单元(2，4)的数字信号(MDAT_1，MDAT_2)，并且这些转换器单元(2，4)分别具有用于时钟信号的输入端，其中设置有时钟发生器装置(10)，所述时钟发生器装置(10)以预给定的相互关系为第一转换器单元(2)和第二转换器单元(4)提供时钟。

12.一种用于确定电特性参数的方法，具有以下步骤：

-通过至少一个第一转换器装置(2)和至少一个第二转换器装置(4)来提供多个数字数据(MDAT_1，MDAT_2)，这些数字数据(MDAT_1，MDAT_2)对于所述电特性参数来说是特征性的；

-将这些数字数据(MDAT_1，MDAT_2)输送给分析处理逻辑并且通过该分析处理逻辑来处理这些信号，其中所述分析处理逻辑具有至少一个积分环节(12a，12b，12c)和至少一个连接在所述积分环节(12a，12b，12c)后面的差分环节(14a，14b，14c)；

-通过所述分析处理逻辑输出信号，其中该信号对于电特性参数来说是特征性的，

其特征在于，

该分析处理逻辑(6)处理两个转换器单元(2，4)的数字信号(MDAT_1，MDAT_2)，并且这些转换器单元(2，4)分别具有用于时钟信号的输入端，其中时钟发生器装置(10)以预给定的相互关系为第一转换器单元(2)和第二转换器单元(4)提供时钟。

13.根据权利要求12所述的方法，

其特征在于，

将多个转换器装置(2，4)的数据(MDAT_1，MDAT_2)并行地载入移位寄存器(32)中。

14.根据前述权利要求12-13的至少之一所述的装置，

其特征在于，

这些数据(MDAT_1；MDAT_2)或者从这些数据导出的数据按时钟地被输送给第一积分环节(12a，12b，12c)，其中连接在所述积分环节后面的可寻址存储装置(16a，16b，16c)的地址随着每个时钟而改变。

15.根据前述权利要求12-14的至少之一所述的装置，

其特征在于，

以与运行所述可寻址存储装置(16a，16b，16c)的时钟不同的时钟来运行至少一个连接在差分环节(14b，14c)后面的另外的存储装置(20b，20c)。