CN2669481Y - 数字式梳状滤波器电路的结构 - Google Patents

Abstract

一种数字式梳状滤波器电路的结构。运用于Sigma－Delta调制的输出流滤波电路中，从而得到Sigma－Delta调制的采样输出结果。本实用新型由一个385bit移位寄存器(2)和一个3阶128点梳状滤波器组成，在每个过采样时钟周期里，Sigma－Delta调制器输出的1bit数据(1)输入移位寄存器(2)中，同时移位寄存器(2)中的D0位(3)、D128位(4)、D256位(5)和D384位(6)组成的4位地址线(7)，用来选通16选1开关(10)、(11)、(12)和(13)。这四个16选1开关都是固定输入的，在地址线(7)的选择下，将其中的一路输入选通。四个开关一共选通四路输入，共同组成M/2的4bit数据(8)。然后进入积分环节(9)。具体来说，首先经过加法器(14)计算，结果存入寄存器(15)；同时寄存器(15)中原来的数据经过加法器(16)的运算，结果存入寄存器(17)；同样的时刻，寄存器(17)中原来的数据经过加法器(18)的运算，结果存入寄存器(19)；而寄存器(19)中原先的数据作为滤波器的结果(20)输出。

Description

数字式梳状滤波器电路的结构

技术领域

本实用新型涉及一种数字式梳状滤波器电路的结构，运用于Sigma-Delta调制的输出流滤波电路中，从而得到Sigma-Delta调制的采样输出结果。

背景技术

模数转换器的量化过程即是用一阶梯波函数去逼近一时间连续函数的波形。当采样频率远远高于输入的模拟信号频率时，那么采样的时间间隔非常小，可以认为各个任意间隔的阶梯波幅值差是相等的，即前一采样点幅值加上或减去一个固定的变化量就等于后一采样点幅值。这个采样频率被称为过采样频率。这样就可以实现对信号的1bit量化。当阶梯波上升，编码为“1”；阶梯波下降，编码为“0”。这样输入的模拟信号经过Sigma-Delta调制输出的就是1bit数字流。

这样的1bit数字流要经过数字滤波器滤波后，才能还原为给定字长的数字信号。现有的滤波器设计中都是采取多级抽取的方法。即把各级滤波器串联起来。这样得到的数字信号输出频率会比过采样频率降低很多倍，只能以很低的频率输出结果，称为降采样频率。所以传统的Sigma-Delta模数转换器只能应用在低速采样的场合。

发明内容

本实用新型的目的是提供一种输出频率高的数字式滤波器电路。

本实用新型解决其技术问题所采用的技术方案，是在一个3阶128点梳状滤波器的基础上，引入了一个移位寄存器，专门用于存放Sigma-Delta调制器输出的1bit数字流。这样数字滤波器就可以不经过降采样，从而能够保持过采样频率进行滤波计算。

本实用新型的电路结构是实现将Sigma-Delta调制器输出1bit数据转换为16bit模数采样数字信号的过程，其特征是该电路是一个385bit移位寄存器(2)和一个3阶128点梳状滤波器联接组成，该电路中在每个过采样时钟周期里，Sigma-Delta调制器输出的1bit数据(1)输入移位寄存器(2)中，同时移位寄存器(2)中的D0位(3)、D128位(4)、D256位(5)和D384位(6)输入梳状滤波器，在同一个过采样时钟周期里，滤波器计算结果(20)的高16bit是采样数字信号输出。

本实用新型中，385bit移位寄存器是从D0位，D1位，D2位，以此类推至D384位，在每个过采样时钟到来时，都将调制器的输出结果放入移位寄存器D0位，原来D0位数值放到D1位，原来D1位数值放到D2位，以此类推，各位数值都相应后移一位。

本实用新型中，385bit移位寄存器输出D0位、D128位、D256位和D384位数值，是4bit地址选择线，联接3阶128点梳状滤波器的输入。

本实用新型中，梳状滤波器是3阶128点滤波，是差分环节和积分环节两部分电路联接组成。

本实用新型中，差分环节电路是4个固定输入16选1多路开关，实现真值表运算。多路开关的地址选择是移位寄存器输出的4bit地址选择线。差分环节电路输出是4bit。

本实用新型中，积分环节电路是加法器和寄存器联接组成，各阶加法器和寄存器位数递增，分别为10bit、16bit和22bit。

本实用新型实施过程进一步叙述如下：

一个标准的k阶M点梳状滤波器，其传递函数的z域表达式为：

$H\left(z\right)={(\frac{1}{M}\·\frac{{1-z}^{-M}}{1-z^{-1}})}^k$

所以3阶128点梳状滤波器传递函数的z域表达式为：

$H\left(z\right)={(\frac{1}{128}\·\frac{1-z^{-128}}{{1-z}^{-1}})}^3=\frac{1}{{128}^3}\·\frac{(1-{3z}^{-128}+{3z}^{-256}-z^{-384})}{\left({1-z}^{-1}\right)(1-z^{-1})(1-z^{-1})}$

由于输出是模数转换结果，所以只需将结果高位输出，不需要再经过幅度归一化环节

因此传递函数简化为

$H\left(z\right)=\frac{(1-{3z}^{-128}+{3z}^{-256}-z^{-384})}{(1-z^{-1})(1-z^{-1})(1-z^{-1})}$

在实现过程中，把传递函数分解为分母项和分子项可以降低硬件复杂度。因为输入的是1bit数值，所以首先实现差分环节电路结构比较简单，也就是分子项1-3z^-128+3z^-256-z^-384。

设输入的1bit数据流为D：D0、D1、D2、D3、…。其中D0是当前调制器输出数据，D1是前一过采样时钟周期下调制器输出的数据，D2是前两个过采样时钟周期下调制器输出的数据，以此类推。这样就得到分子项的输出结果M

M＝(1-3z^-128+3z^-256-z^-384)D

 ＝D0-3·D128+3·D256-D384

如果直接按照上式计算M，要经过乘法运算，实现过程比较复杂。由于式中D0、D128、D256和D384都是1bit数值，因此可以采用真值表的方式，这样能够大大简化电路实现过程。真值表如下

D0	D128	D256	D384	M	M/2
						0	0	0	0	00000	0000
0	0	0	1	11110	1111
						0	0	1	0	00110	0011
0	0	1	1	00100	0010
						0	1	0	0	11010	1101
0	1	0	1	11000	1100
						0	1	1	0	00000	0000
0	1	1	1	11110	1111
						1	0	0	0	00010	0001
1	0	0	1	00000	0000
						1	0	1	0	01000	0100
1	0	1	1	00110	0011
						1	1	0	0	11100	1110
1	1	0	1	11010	1101
						1	1	1	0	00010	0001
1	1	1	1	00000	0000

作为一种数字信号处理算法，3阶128点梳状滤波器的结果为21位。在实际使用中往往并不需要这么高的精度，所以本发明一般只保留结果的高16位。注意到在真值表的输出结果M中，所有逻辑组合下，其最低位总是0。因此可以仅保留M的高4位而不影响计算精度，这样差分环节电路的输出结果实际上为

事实上，在电路的实现过程中，真值表的计算是以固定输入16选1多路开关的方式实现的。

实现该电路需要一个385bit的移位寄存器。这个移位寄存器的每一位都存放一个调制器输出数值，依次是D0、D1、D2、D3、…、D384。在每个过采样时钟到来时，都将调制器的输出结果放入移位寄存器D0位。原来D0位数值放到D1位，原来D1位数值放到D2位，以此类推，各数值都相应后移一位。然后分别由其中的D0、D128、D256和D384位数值通过真值表计算得到 这个4bit数据就是积分环节，也就是分母项的输入。

分母项 $\frac{1}{{1-z}^{-1}}\·\frac{1}{{1-z}^{-1}}\·\frac{1}{{1-z}^{-1}}$ 是三个级联的积分器。如果直接实现的话，从输入到输出的数据通路上，数据只经过三个加法器。输出稳定的时间是三个加法器依次稳定的时间的总和。这条数据通路上的延迟时间最长，影响到系统的工作速度，称为关键路径。所以在实际电路中用积分器 代替积分器 这一改动仅仅在滤波器的响应中加入了z-3的延迟，不会影响滤波器的幅度和线性相位响应特性。但是加入这三个延迟以后，形成流水线结构，输入输出的延迟时间只是一个加法器的稳定时间，系统的工作速度可以提高3倍。

这样，调制器的输出经过如下的传递函数

$(1-{3z}^{-128}+{3z}^{-256}-z^{-384})\·\frac{z^{-1}}{1-z^{-1}}\·\frac{z^{-1}}{1-z^{-1}}\·\frac{z^{-1}}{1-z^{-1}}$

最后得到的结果高16位就是整个Sigma-Delta模数器的输出。

如图示，电路的工作过程是这样的：从调制器输入的1bit数据(1)存入移位寄存器(2)的D0位(3)，同时D0位原来的数据移入D1位，D1位原来的数据移入D2位；……，以此类推，原来的D383位数据移入D384位(6)。由D0位(3)、D128位(4)、D256位(5)和D384位(6)组成的4位地址线(7)，用来选通16选1开关(10)、(11)、(12)和(13)。这四个16选1开关都是固定输入的，在地址线(7)的选择下，将其中的一路输入选通。四个开关一共选通四路输入，共同组成M/2的4bit数据(8)。然后进入积分环节(9)。具体来说，首先经过加法器(14)计算，结果存入寄存器(15)；同时寄存器(15)中原来的数据经过加法器(16)的运算，结果存入寄存器(17)；同样的时刻，寄存器(17)中原来的数据经过加法器(18)的运算，结果存入寄存器(19)；而寄存器(19)中原先的数据作为滤波器的结果(20)输出。

本实用新型的有益效果是，能够以很短的时间完成所有的滤波算法，并且能够以等同于过采样频率的速度输出采样结果。是一种相当高速的Sigma-Delta模数转换方法。由于在过采样频率足够高的情况下，例如10MHz下，时间分辨率极细，因此可以根据外部触发信号的时刻，给出当前过采样周期的采样值，通过三态输出，实现等同于逐次比较采样电路的效果。

附图说明

下面结合附图和实施例子对本实用新型进一步说明。

图1是本实用新型的电路结构框图。

图1中(1)调制器1bit输入，(2)385bit移位寄存器，(3)移位寄存器D0位，(4)移位寄存器D128位，(5)移位寄存器D256位，(6)移位寄存器D384位，(7)4位地址线，(8)4bit数据M/2，(9)分母项积分环节，(10)16选1开关，输出M/2的第0位，(11)16选1开关，输出M/2的第1位，(12)16选1开关，输出M/2的第2位，(13)16选1开关，输出M/2的第3位，(14)10bit加法器，(15)10bit寄存器，(16)16bit加法器，(17)16bit寄存器，(18)22bit加法器，(19)22bit寄存器，(20)滤波器输出结果。

图2是本实用新型实施例图。

具体实施方式

在图2所示实施例中，描述了一个完整的Sigma-Delta模数转换电路。这是一个实用电路，模拟信号输入(1)经过增益放大(2)，进入Sigma-Delta调制器(21)进行调制。Sigma-Delta调制器是由模拟电路实现的，具体来说，经过增益放大以后的模拟信号经过一个反馈环节的差分(3)以后，经过一个积分环节(4)，传递函数为 得到信号(16)；

此后再经过另一个积分环节(6)，传递函数为 得到信号(17)。信号(16)和信号(17)分别经过增益环节(5)、(7)做幅值调整之后，经过(9)叠加得到信号(18)。信号(18)经过比较器(10)以后得到1bit输出信号(11)。该信号经过一个滞后环节z-1(8)之后作为反馈参与差分过程(3)。同时，该输出信号也就是本实用新型——梳状滤波器(12)的输入。

经过滤波器处理后，输出22位信号(19)，忽略其中的低6位，高16位(20)作为正式结果。由于数字信号的输出频率等于过采样频率，往往高达10MHz左右，在实际使用中如果不一定需要这么高的采样频率，可以用一个触发信号(14)触发。每次接收到触发信号的上升沿之后，三态门(13)导通，输出当前周期的数字信号。这样就可以根据实际需要，灵活地选择模数转换结果的输出速度。

Claims (8)

1、一种数字式滤波器电路的结构，该电路结构是实现将Sigma-Delta调制器输出1bit数据转换为16bit模数采样数字信号的过程，其特征是该电路是一个385bit移位寄存器(2)和一个3阶128点梳状滤波器联接组成，该电路中在每个过采样时钟周期里，Sigma-Delta调制器输出的1bit数据(1)输入移位寄存器(2)中，同时移位寄存器(2)中的D0位(3)、D128位(4)、D256位(5)和D384位(6)输入梳状滤波器，在同一个过采样时钟周期里，滤波器计算结果(20)的高16bit是采样数字信号输出。

2、根据权利要求1所述的数字式滤波器电路的结构，其特征是385bit移位寄存器是从D0位，D1位，D2位，以此类推至D384位，在每个过采样时钟到来时，都将调制器的输出结果放入移位寄存器D0位，原来D0位数值放到D1位，原来D1位数值放到D2位，以此类推，各位数值都相应后移一位。

3、根据权利要求1所述的数字式滤波器电路的结构，其特征是385bit移位寄存器输出D0位、D128位、D256位和D384位数值，是4bit地址选择线，联接3阶128点梳状滤波器的输入。

4、根据权利要求1所述的数字式滤波器电路的结构，其特征是梳状滤波器是3阶128点滤波，是差分环节和积分环节两部分电路联接组成。

5、根据权利要求4所述的梳状滤波器电路的结构，其特征是差分环节电路是4个固定输入16选1多路开关，多路开关的地址选择是移位寄存器输出的4bit地址选择线。

6、根据权利要求4所述的梳状滤波器电路的结构，其特征是差分环节电路输出是高位的4bit。

7、根据权利要求4所述的梳状滤波器电路的结构，其特征是差分环节电路是由4个固定输入16选1多路开关实现真值表运算。

8、根据权利要求4所述的梳状滤波器电路的结构，其特征是积分环节电路是加法器和寄存器联接组成，各阶加法器和寄存器位数递增，分别为10bit、16bit和22bit。

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