CN1805271A - 用于直接数字频率合成的高阶∑△噪声整形内插器 - Google Patents

Abstract

一种用于直接数字频率合成器的高阶∑Δ噪声整形内插器(21)，包括：整形累加器(22)和延迟电路(23)，相位累加器(20)；外部N位频率字输入到相位累加器(20)，相位累加器(20)的输出连接到整形累加器(22)；整形累加器(22)的输出分为作为正弦或余弦的相位值的高p位和作为被截断的低N－p位；连接到延迟电路(23)，经过延迟电路(23)进行传递函数为1－(1－Z^－1) ⁿ的，延迟电路(23)运算输出又返回连接到整形累加器(22)；整形的相位值输出连接到正弦或余弦查询表(30)，正弦或余弦查询表(30)的输出再经过数模转换器(40)和低通滤波器(50)最终输出低噪声的正弦或余弦波。

Description

用于直接数字频率合成的高阶∑Δ噪声整形内插器

技术领域

本发明涉及数字频率合成技术领域，特别是一种用于提高直接数字频率合成器(DDFS)动态特性的∑Δ噪声整形内插器。

背景技术

直接数字频率合成器(DDFS)是一种重要的低成本高分辨率频率合成方法。与基于锁相环的合成器不同，DDFS与数字CMOS工艺完全兼容，常被嵌入基带ASIC收发机。虽然DDFS问世已经很多年，但由于数字逻辑电路和数模转换器性能的限制，只能被应用与窄带频率合成。最近随着数字逻辑电路和数模转换器技术的改进，DDFS已经成为宽带频率合成的主流。如图1所示，传统的DDFS包括一个基于输入频率字10生成相位值的相位累加器20。DDFS应用查寻正弦或余弦查询表30的方式把相位值转换成正弦幅值，它的宽度受限于数模转换器40的分辨率。加在数模转换器40后面的抗尖峰滤波器50将滤除掉在数据转换过程中的毛刺噪声。

但是DDFS本身的结构决定了其输出信号中存在大量的杂波，这些杂波的来源包括：作为正弦表地址的相位累加位20的截断噪声，存储在正弦表40中的采样幅值截断噪声，数模转换器50的噪声和时钟的相位噪声。其中又以相位截断带来的影响最为严重。由于DDFS本身的周期性，导致了相位截断的过程也是周期性的，由此引入的相位截断噪声在某些频率点上非常明显。

目前为止，已经提出了多种抑制相位截断噪声的方法。最直接的方案就是增加相位字的长度，但会导致合成器硬件的急剧增加。而且随着相位字的增加，相位累加器20的位数也随之增加，这样将影响相位累加器20累加的速度。

发明内容

本发明的目的在于，提供一种用于改善直接数字频率合成器(DDFS)动态特性的高阶∑Δ噪声整形内插器，消除了由于相位截断所造成的量化噪声。这种方法已经被MATLAB仿真验证，并在芯片上实现。实验芯片的测试结果显示：与没有加高阶∑Δ噪声整形内插器的DDFS相比，无寄生信号的动态范围(SFDR)提高了10dB，而芯片面积基本没有增加。该发明也能够在不降低SFDR的情况下减少DDFS的ROM面积，而ROM占整个DDFS面积的很大部分。

本发明是一种用于直接数字频率合成器的高阶∑Δ噪声整形内插器，包括：整形累加器22和延迟电路23，相位累加器20把接收的用于产生对应合成频率的N位数字频率字10累加成一个N位的数字值，这N位的数字值输出连接到整形累加器22；整形累加器22的输出分为作为正弦或余弦的相位值的高p位和作为被截断的低N-p位；其中低N-p位输出连接到延迟电路23，经过延迟电路23进行传递函数为1-(1-Z^-1)ⁿ的运算，其中n是∑Δ噪声整形内插器的阶数，延迟电路23运算输出又返回连接到整形累加器22，修正作为正弦或余弦的相位值的高p位，从而实现噪声的整形。

其中高阶∑Δ整形内插器为4阶或4阶以上，内插器的整形累加器为16位累加器，其中高8位输出作为正弦或余弦的相位值，而低8位经过延迟电路重新返回到累加器进行累加。

整形累加器为16位累加器，其中高8位输出作为正弦或余弦的相位值，该相位值连接到正弦或余弦表。

经过高阶∑Δ整形内插器整形输出高p位连接到正弦或余弦表，通过正弦或余弦表30转换成数字正弦或余弦幅值，该数字正弦或余弦幅值再经过数模转换器40和低通滤波器50转换成模拟正弦或余弦信号。

所述的正弦或余弦表为输入8位地址，输出12位幅值的正弦或余弦表。

所述的数模转换器为12位数模转换器。

所述的低通滤波器为抗尖峰低通滤波器。

附图说明

为进一步说明本发明的技术内容，以下结合实例及附图详细说明如下，其中：

图1是传统数字直接频率合成器的结构框图。

图2是本发明增加了高阶∑Δ整形内插器的数字直接频率合成器的结构框图。

图3是设计的一个4阶∑Δ整形内插器的实例。

图4是设计的一个5阶∑Δ整形内插器的实例。

图5是结合图2和图3的结构设计的一个直接数字频率合成器的芯片照片。

图6是集成与不集成∑Δ整形的合成频率的频谱特性的对照图。

具体实施方式

根据图1，一个理想的直接数字频率合成器的输出可以表示为：

$A_{\mathrm{out}}=A\sin \left(\frac{2\mathrm{\πWt}}{2^n{T}_{\mathrm{clk}}}\right)=A\sin \left(\frac{2\mathrm{\πWi}}{2^n}\right)$

其中A是数模转换器的满幅度输出值，时间变量t＝T_clki。这里的输出是理想的正弦波，然而由于以下原因输出波信号中必然存在噪声干扰。

1、合成器步长为f_clk/2ⁿ。为了获得较高的频率分辨率，通常使用较长位数的累加器，例如16位。然而大的累加器需要大的以2ⁿ为地址的查询表。这样ROM查询表就占据了整个DDFS面积的主要部分。为了减少ROM查询表的面积，相位值在被用到查询表地址之前通常被截断一部分。这个截断将引入量化噪声，这个量化噪声可以被描述成一个线性的噪声加到正弦波的相位上。由相位截断引入的信噪比SNR_p＝6.02p-3.992dB，其中p是相位字的宽度。

2、ROM查询表的输出值宽度受到数模转换器的位数的限制。仅用有限宽度的字节来表示正弦波必然引入量化噪声叠加到输出的信号上。与相位截断噪声相似，由于有限的输出幅值宽度引入的信噪比SNR_A＝6.02D+1.76dB，其中D是数模转换器的分辨率。

考虑到由于相位截断e_p产生的量化噪声和幅值截断(有限的ROM值宽度)e_A，假设相位量化噪声远小于相位，这完整的DDFS输出可以表示为：

$A_{\mathrm{out}}=A\sin (\frac{2\mathrm{\πWi}}{2^n}+e_p\left(i\right))+{\mathrm{Ae}}_A\left(i\right)\≈A\sin \left(\frac{2\mathrm{\πWi}}{2^n}\right)+{\mathrm{Ae}}_p\left(i\right)\cos \left(\frac{2\mathrm{\πWi}}{2^n}\right)+{\mathrm{Ae}}_A\left(i\right)$

因此可以看出，相位噪声被输出信号的积分在幅值上调制了。上述方程提供了一个简单的DDFS输出和量化噪声模型。

为避免在数据转换过程中出现重叠，合成出来的频率要小于DDFS的时钟频率。因此在DDFS中存在过采样，这就为噪声整形提供了可能。噪声整形可以把相位噪声转移到高频区域，方便低通滤波器滤除。

如图2所示，累加器把接收的用于产生对应合成频率的数字频率字累加成一个N位的数字值，这N位的数字值中的高p位作为正弦或余弦的相位值，而低N-p位经过延迟电路重新返回到累加器进行累加。延迟电路的传递函数是1-(1-Z^-1)ⁿ，其中n是∑Δ噪声整形内插器的阶数。经过低N-p位的延迟运算和返回重新累加，修正作为正弦或余弦的相位值的高p位。这时的DDFS输出可以表示为：

$A_{\mathrm{out}}=A\sin (\frac{2\mathrm{\πWi}}{2^n}+e_p\left(i\right){(1-z^{-1})}^k)+{\mathrm{Ae}}_A\left(i\right)$

$\≈A\sin \left(\frac{2\mathrm{\πWi}}{2^n}\right)+{\mathrm{Ae}}_p\left(i\right){(1-z^{-1})}^k\cos \left(\frac{2\mathrm{\πWi}}{2^n}\right)+{\mathrm{Ae}}_A\left(i\right)$

从上式可以看出相位噪声被加了一个高通滤波器。这种算法大大降低了输出频率附近的相位截断噪声。高通整形后的相位噪声可以通过数模转换器后的低通滤波器滤除。因此由相位截断引入的噪声被大大降低。

经过高阶∑Δ整形内插器整形输出高p位连接到正弦或余弦表，通过正弦或余弦表转换成数字正弦或余弦幅值，该数字正弦或余弦幅值再经过数模转换器和低通滤波器转换成模拟正弦或余弦信号。

通过以上分析，以下具体设计两种高阶∑Δ整形内插器。为了实现高速应用，采用了单循环∑Δ整形内插器。图3和图4是根据不同整形程度的要求，设计的4阶和5阶∑Δ整形内插器。这种结构实现了对截断(N-p)LSB(低位值)以方程1-(1-z^-1)^k的高通噪声转移，图3和图4中的“A”24表示(N-p)LSB。p MSB(高位值)被用来作为正弦查询表30的地址。因为乘法器很可能成为面积和速度的瓶颈，移位操作结合加法操作被用来替换乘法器。在图3和图4中的“<<”25代表向左移位，则“<<2”25代表向左移两位，即相当于乘4。图3和图4的∑Δ噪声整形内插器采用16位输入累加，8位截断。

现以图3为例具体说明如何实现对截断(N-p)LSB(低位值)以方程1-(1-z^-1)^k的高通噪声转移。在图3中噪声累加器22把相位累加器20的输出值和延迟电路23的输出累加，输出分为两个部分，作为正弦或余弦的相位值的高p位和作为被截断的低N-p位。其中低N-p位经过Z^-1延迟得到输出AZ^-1，AZ^-1分成三路。其中一路左移一位操作，即乘2操作得到2AZ^-1输出连接到加法器26；另一路经过左移两位操作，即乘4操作得到4AZ^-1输出，该输出分两路其中一路也连接到加法器26，经过加法器的相加输出得到6AZ^-1输出；第三路延迟Z^-2得道的AZ^-3输出，该输出也分两路其中一路连接到加法器28。加法器26的输出6AZ^-1也分成两路，其中一路也连接到加法器28，这样加法器28把6AZ^-1和AZ^-3相加得到A(6Z^-1+Z^-3)输出，该输出再经过Z^-1延迟得到输出A(6Z^-2+Z^-4)。AZ^-3输出的另一路经过左移两位操作，即乘4操作得到4AZ^-3输出并连接到加法器27，而4AZ^-1输出的另一路也连接到加法器27，因此加法器27把4AZ^-1和AZ^-3相加得到4A(Z^-1+Z^-3)输出。A(6Z^-2+Z^-4)输出取补码以后连接到加法器29，4A(Z^-1+Z^-3)输出也连接到加法器29，最后得到输出A(4Z^-1-6Z^-2+4Z^-3-Z^-4)，即A(1-(1-Z^-1)⁴)，则输出再返回整形累加器，最后实现了对截断(N-p)LSB(低位值)以方程1-(1-z^-1)^k的高通噪声转移。

图5是结合图2和图3的结构设计的一个直接数字频率合成器的芯片照片。从图中可以看出，该直接数字频率合成器的芯片主要包括三大部分：累加器和4阶∑Δ整形内插器70、正弦查询表60和数模转换器80。在累加器和4阶∑Δ整形内插器70模块内有一个控制端，用来控制合成频率时集成或者不集成∑Δ整形，用来方便对比集成与不集成∑Δ整形的合成频率的频谱特性。图6是集成与不集成∑Δ整形的合成频率的频谱特性的对照，明显可以看出集成∑Δ整形比不集成的频谱特性要好，即无寄生信号的动态范围(SFDR)要大。

Claims (11)

1、一种用于直接数字频率合成器的高阶∑Δ噪声整形内插器(21)，包括：整形累加器(22)和延迟电路(23)，相位累加器(20)把接收的用于产生对应合成频率的N位数字频率字(10)累加成一个N位的数字值，这N位的数字值输出连接到整形累加器(22)；整形累加器(22)的输出分为作为正弦或余弦的相位值的高p位和作为被截断的低N-p位；其中低N-p位输出连接到延迟电路(23)，经过延迟电路(23)进行传递函数为1-(1-Z^-1)ⁿ的运算，其中n是∑Δ噪声整形内插器的阶数，延迟电路(23)运算输出又返回连接到整形累加器(22)，修正作为正弦或余弦的相位值的高p位。

2、根据权利要求1所述的用于直接数字频率合成器的高阶∑Δ噪声整形内插器，其特征在于，相位累加器为16位累加器。

3、根据权利要求1所述的用于直接数字频率合成器的高阶∑Δ噪声整形内插器，其特征在于，该高阶∑Δ内插器为4阶或4阶以上。

4、根据权利要求3所述的用于直接数字频率合成器的高阶∑Δ噪声整形内插器，其特征在于，累加器为16位累加器，其中高8位输出作为正弦或余弦的相位值，而低8位经过延迟电路重新返回到整形累加器进行累加。

5、根据权利要求4所述的用于直接数字频率合成器的高阶∑Δ噪声整形内插器，其特征在于，整形累加器为16位累加器，其中高8位输出作为正弦或余弦的相位值，该相位值连接到正弦或余弦表。

6、根据权利要求1所述的用于直接数字频率合成器的高阶∑Δ噪声整形内插器，其特征在于，其中作为正弦或余弦相位值的高p位连接到正弦或余弦表，通过正弦或余弦表转换成数字正弦或余弦幅值，该数字正弦或余弦幅值再经过数模转换器和低通滤波器转换成模拟正弦或余弦信号。

7、根据权利要求6所述的用于直接数字频率合成器的高阶∑Δ噪声整形内插器，其特征在于，所述的正弦或余弦表为输入8位地址，输出12位幅值的正弦或余弦表。

8、根据权利要求6所述的用于直接数字频率合成器的高阶∑Δ噪声整形内插器，其特征在于，所述的数模转换器为12位数模转换器。

9、根据权利要求6所述的用于直接数字频率合成器的高阶∑Δ噪声整形内插器，其特征在于，所述的低通滤波器为抗尖峰低通滤波器。

10、根据权利要求6所述的用于直接数字频率合成器的高阶∑Δ噪声整形内插器，其特征在于，所述的用于直接数字频率合成器的高阶∑Δ噪声整形内插器，该高阶∑Δ内插器为4阶或4阶以上。

11、根据权利要求7所述的用于直接数字频率合成器的高阶∑Δ噪声整形内插器，其特征在于，所述的用于直接数字频率合成器的高阶∑Δ噪声整形内插器的整形累加器为16位累加器，其中高8位输出作为正弦或余弦的相位值，而低8位经过延迟电路重新返回到整形累加器进行累加。

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