CN105846819A - 一种基于fpga的直接数字频率合成方法及合成器 - Google Patents

Abstract

本发明公开了一种基于FPGA的直接数字频率合成方法及合成器，该方法包括：频率控制字K输入N位相位累加器中，输出的N位相位值作为ROM查找表的地址；将N位相位值拆分为多部分，并将ROM查找表进行相应的拆分，将每部分ROM查找表输出的幅度值进行三角函数运算，输出波形幅度值；将波形幅值输入D/A转换器，转换为需要合成频率的模拟量信号；将模拟量信号输入低通滤波器，输出频率纯净的频率信号。该合成器包括：依次连接的N位相位累加器、ROM查找表、D/A转换器及低通滤波器，N位相位值和ROM查找表分别拆分为多部分，并进行相应的幅值转换。本发明采用较低的设计复杂度和较少的硬件资源有效降低DDS的输出频率杂散。

Description

一种基于 FPGA 的直接数字频率合成方法及合成器

技术领域

本发明涉及直接频率合成技术，特别涉及一种基于FPGA的直接频率合成方法及合成器。

背景技术

直接数字频率合成即DDS(Direct Digital Frequency Synthesizer)技术是近年来迅速发展起来的一种新型的频率合成技术,它具有频率改变速度快、频率分辨率高、相位连续以及可灵活产生波形等特点。随着VLSI的发展，DDS已经成为宇航、雷达、通信以及电子战等系统中的首选。

DDS由相位累加器、存储器(ROM)查找表、数模(D/A)转换器和低通滤波器等几部分组成。其中相位累加器和ROM查找表构成了一个数控振荡器(NCO)。NCO采用相位截断方法进行设计会带来输出信号频谱的杂散，这也是DDS输出频谱杂散的原因之一。

针对上述问题，急需提供一种抑制DDS输出频率杂散的方法。

发明内容

本发明针对上述现有技术中存在的问题，提出一种基于FPGA的直接频率合成方法及合成器，通过改进ROM查找表结构消除相位截断效应，进而采用较低的设计复杂度和较少的硬件资源有效降低DDS的输出频率杂散。

为解决上述技术问题，本发明是通过如下技术方案实现的：

本发明提供一种基于FPGA的直接数字频率合成方法，其包括以下步骤：

S11：频率控制字K输入N位相位累加器中，将所述N位相位累加器的N位相位值作为ROM查找表的地址；

S12：将所述N位相位值拆分为多部分，同时将所述ROM查找表进行相应的拆分，最后将每部分所述ROM查找表输出的幅度值进行三角函数的运算，形成最终输出的波形幅度值；

S13：将所述波形幅值输入D/A转换器中，将所述波形幅值转换为需要合成频率的模拟量信号；

S14：将所述需要合成频率的模拟量信号输入低通滤波器中，输出频率纯净的需要合成频率的模拟量信号。

现有的DDS中，为使DDS具有更高的频率分辨率，一般相位累加器的位数N很大，如N＝32，若这N位都用于寻址，可想而知，其所需的ROM存储量将极大，实际难以实现，故实际应用中，通常将N位相位的高A位用于寻址，其余低位舍弃不用，这样就引入了相位截断误差，这是DDS频率合成误差的主要来源。本发明通过改进ROM查找表，将相位值分为四个部分，每个部分所需的存储空间变小，四部分总共需要的存储空间也变小，不需要舍弃低位也可实现，因此不会引入相位截断误差，进而有效降低了DDS的输出频谱杂散。

较佳地，所述步骤S12具体包括：

地址拆分，所述N位相位值拆分为四部分：(N-1)～(3N/4-1)位、(3N/4-2)～(N/2)位、(N/2-1)～(N/4)位、(N/4-1)～0位。其中α₁为与(N-1)～(3N/4-1)位相对应的角度值，α₂为与(3N/4-2)～(N/2)位相对应的角度值，β₁为与(N/2-1)～(N/4)位相对应的角度值，β₂为与(N/4-1)～0位相对应的角度值。

较佳地，所述步骤S12中的ROM查找表为正弦ROM查找表，且所述地址拆分之后还包括：

幅值运算，所述ROM查找表为正弦ROM查找表，所述正弦ROM查找表为：α₁、α₂的正弦、余弦值表和β₁、β₂的角度值表；

令cosβ≈1，sinβ≈β，则，

sin(α+β)≈sinα+cosα×β，

其中，α＝α₁+α₂，β＝β₁+β₂。

较佳地，所述步骤S12中地址拆分之后还包括：

幅值运算，所述ROM查找表为正弦ROM查找表，所述正弦ROM查找表为：α₁、α₂的正弦、余弦值表和β₁、β₂的角度值表；

令cosβ≈1，sinβ≈0，则，

sin(α+β)≈sinα，

其中，α＝α₁+α₂，β＝β₁+β₂。

较佳地，α₁∈[0,2π)，利用正弦和余弦信号的对称性，α₁对应的正弦和余弦值表用[0,π/2)的正弦和余弦值表来代替。

本发明还提供一种基于FPGA的直接数字频率合成器，其包括：N位相位累加器、ROM查找表、D/A转换器以及低通滤波器；

频率控制字K依次经过所述N为相位累加器、所述ROM查找表、所述D/A转换器以及所述低通滤波器后得到输出信号，所述N位相位累加器、所述ROM查找表以及所述D/A转换器分别与参考频率源连接；其中，

所述ROM查找表与所述N位相位累加器的N位相位值分别拆分为多部分。

较佳地，所述N位相位值分为四部分：(N-1)～(3N/4-1)位、(3N/4-2)～(N/2)位、(N/2-1)～(N/4)位、(N/4-1)～0位。其中α₁为与(N-1)～(3N/4-1)位相对应的角度值，α₂为与(3N/4-2)～(N/2)位相对应的角度值，β₁为与(N/2-1)～(N/4)位相对应的角度值，β₂为与(N/4-1)～0位相对应的角度值。

较佳地，所述ROM查找表为正弦ROM查找表；所述正弦ROM查找表包括：α₁、α₂的正弦、余弦值表和β₁、β₂的角度值表；

令cosβ≈1，sinβ≈β，则，

sin(α+β)≈sinα+cosα×β，

其中，α＝α₁+α₂，β＝β₁+β₂。

较佳地，所述ROM查找表为正弦ROM查找表，所述正弦ROM查找表包括：α₁、α₂的正弦、余弦值表；

令cosβ≈1，sinβ≈0，则，

sin(α+β)≈sinα，

其中，α＝α₁+α₂，β＝β₁+β₂。

较佳地，α₁∈[0,2π)，利用正弦和余弦信号的对称性，α₁对应的正弦和余弦值表为[0,π/2)的正弦和余弦值表。

相较于现有技术，本发明具有以下优点：

(1)本发明提供的基于FPGA的直接频率合成方法及合成器，提出一种改进型的DDS的FPGA设计方法，即通过改进ROM查找表结构消除相位截断效应的设计方法，且减少了所需的存储单元个数，进而可以用较少的硬件资源达到了较高的杂散抑制；

(2)该方法将正弦信号或余弦信号的对称性与三角近似法相结合，与Sunderland提出的粗细表结构及Nicholas优化结构相比，可以用较低的设计复杂度和较少的硬件资源达到较高的杂散抑制。

当然，实施本发明的任一产品并不一定需要同时达到以上所述的所有优点。

附图说明

下面结合附图对本发明的实施方式作进一步说明：

图 1为本发明的基于FPGA的直接数字频率合成方法的流程图；

图 2为本发明的基于FPGA的DDS的原理框图；

图 3为本发明的基于FPGA的DDS的结构示意图。

标号说明：1-N位相位累加器，2-ROM查找表，3-D/A转换器，4-低通滤波器，5-参考频率源。

具体实施方式

下面对本发明的实施例作详细说明，本实施例在以本发明技术方案为前提下进行实施，给出了详细的实施方式和具体的操作过程，但本发明的保护范围不限于下述的实施例。

本发明的基于FPGA的直接数字频率合成方法的流程图如图 1所示，其包括以下步骤：

S11：频率控制字K输入N位相位累加器中，将N位相位累加器的N位相位值作为正弦ROM查找表的地址；

S12：将N位相位值拆分为多部分，同时将ROM查找表进行相应的拆分，最后将每部分ROM查找表输出的幅度值进行三角函数的运算，形成最终输出的波形幅度值；

S13：将波形幅值输入D/A转换器中，将数字量形式的波形幅值转换为需要合成频率的模拟量形式信号；

S14：将需要合成频率的模拟量信号输入低通滤波器中，用于衰减和滤除不需要的取样分量以便输出频率纯净的正弦波信号。

下面结合具体实例对其进行详细描述：

实施例1：

如 图 2所示为本实施例的DDS的原理框图，本实施例中，步骤S12具体包括：

地址拆分，所述N位相位值拆分为四部分：(N-1)～(3N/4-1)位、(3N/4-2)～(N/2)位、(N/2-1)～(N/4)位、(N/4-1)～0位。其中α₁为与(N-1)～(3N/4-1)位相对应的角度值，α₂为与(3N/4-2)～(N/2)位相对应的角度值，β₁为与(N/2-1)～(N/4)位相对应的角度值，β₂为与(N/4-1)～0位相对应的角度值。

幅值运算，正弦ROM查找表为：α₁、α₂的正弦、余弦值表和β₁、β₂的角 度值表。

假定P为相位累加器输出的任意一个N位的相位值

$P=\underset{i=0}{\overset{N-1}{\Σ}}{2}^i\×P_i---\left(1\right)$

式中：P_i为P的第i位，0≤i≤N-1。假定相位累加器输出的N位全部用来寻址ROM空间，则相位值P对应的正弦值为

$\sin (\frac{P}{2^N}\×2\×\mathrm{\π})=sin(\frac{\underset{i=0}{\overset{N-1}{\Σ}}{2}^i\×P_i}{2^N}\×2\×\mathrm{\π})---\left(2\right)$

令

$\mathrm{\β}=\frac{\underset{i=0}{\overset{(N/2-1)}{\Σ}}{2}^i\×P_i}{2^N}\×2\×\mathrm{\π}$

并将α和β代入式(2)，则有

$\begin{array}{c}sin(\frac{P}{2^N}\×2\×\mathrm{\π})=sin(\mathrm{\α}+\mathrm{\β})\\ =sin\mathrm{\α}\×\cos \mathrm{\β}+\cos \mathrm{\α}\×\sin \mathrm{\β}\end{array}---\left(3\right)$

当N较大时，采用三角近似法，cosβ≈1，sinβ≈β，代入式(3)，则有，

$\begin{array}{c}\sin (\frac{P}{2^N}\×2\×\mathrm{\π})=\sin (\mathrm{\α}+\mathrm{\β})\\ \≈\sin \mathrm{\α}+\cos \mathrm{\α}\×\mathrm{\β}\end{array}---\left(4\right)$

同理，令α＝α₁+α₂，β＝β₁+β₂，其中

即α₁∈[0,2π)

即

即

即

则有

sin(α)＝sin(α₁+α₂)＝sinα₁×cosα₂+cosα₁×sinα₂

cos(α)＝cos(α₁+α₂)＝cosα₁×cosα₂-sinα₁×sinα₂

因此

$\begin{array}{c}\sin (\frac{P}{2^N}\×2\×\mathrm{\π})\≈({\mathrm{sin\α}}_1\×{\mathrm{cos\α}}_2+{\mathrm{cos\α}}_1\×{\mathrm{sin\α}}_2)\\ +({\mathrm{\β}}_1+{\mathrm{\β}}_2)\×({\mathrm{cos\α}}_1\×{\mathrm{cos\α}}_2-{\mathrm{sin\α}}_1\×{\mathrm{sin\α}}_2)\end{array}---\left(5\right)$

由式(5)可以看出，一个N位相位值P被分成了四个部分：(N-1)～(3N/4-1)位、(3N/4-2)～(N/2)位、(N/2-1)～(N/4)位、(N/4-1)～0位。其中α₁为与(N-1)～(3N/4-1)位相对应的角度值，α₂为与(3N/4-2)～(N/2)位相对应的角度值，β₁为与(N/2-1)～(N/4)位相对应的角度值，β₂为与(N/4-1)～0位相对应的角度值。N位寻址的正弦值ROM表可以由α₁、α₂的正弦、余弦值表和β₁、β₂的角度值表来代替。又由于α₁∈[0,2π)，因此可以利用正弦和余弦信号的对称性，将α₁对应的正弦和余弦值表用[0,π/2)的正弦和余弦值表来代替。

本实施例中的地址转换规律如表 1所示，其中ADDR为(N-3)～(3N/4-1)位对应的地址值。当第N-1位和第N-2位为二进制数“00”时，(N-1)～(3N/4-1)位地址经图 2中地址转换模块后输出为ADDR；当第N-1位和第N-2位为“01”时，经地址转换模块后变为2^N/4-1-ADDR；当第N-1位和第N-2位为“10”时，经地址转换模块后变为ADDR；当第N-1位和第N-2位为“11”时，经地址转换模块后变为2^N/4-1-ADDR。

表 1

本实施例中的幅值转换规律(即图 2中的幅值转换模块)如表 2所示，即根据第N-1位和第N-2位的值来判别sinα₁和cosα₁的符号，其中SIN、COS分别为[0,π/2)的ROM表的正弦、余弦输出值。

表 2

实施例2：

本实施例与实施例1不同的是，所采用的近似法不同，本实施例中采用的近似为cosβ≈1，sinβ≈0，此时近似程度比sinβ≈β时大，但是在β值比较小时，这样近似影响并不大，并且这样近似之后只需要对前2/N位(α₁、α₂)进行寻址即可，在杂散相差不大的情况下，进一步节省了存储空间。

将上述近似带入式(3)，则有，

$\begin{array}{c}sin(\frac{P}{2^N}\×2\×\mathrm{\π})=sin(\mathrm{\α}+\mathrm{\β})\\ \≈\sin \mathrm{\α}\end{array}---\left(6\right)$

下面将实施例的改进型的DDS以及实施例2的改进型的DDS与传统的16位寻址(即对低16位采取相位截断)的DDS进行对比，以说明本发明的改进型的DDS的优势，FPGA的实现结果如表 3所示。

表 3

从表 3可看出，改进型DDS(sinβ≈0)与16位寻址DDS可以达到相同程度的杂散抑制，但其存储空间为16位寻址(IP核)DDS的1/32，改进型DDS(sinβ≈0)的存储空间为：2×2⁷+2×2⁷＝512；改进型DDS(sinβ≈β)，其杂散抑制比16位寻址(IP核)DDS提高了3.9db，且其存储空间为16位寻址(IP核)DDS的1/16，此处是以N＝32为例，改进型DDS(sinβ≈β)所需的存储空间为2×2⁷+2×2⁷+2⁸+2⁸＝1024个存储单元，是直接用32位相位值表所需的2³²个存储单元的1/2²²倍。

实施例3：

结合图 3，本实施例对本发明的基于FPGA的DDS进行详细描述，其结构示意图如图 3所示，其包括：N位相位累加器1，ROM查找表 2，D/A转换器3以及低通滤波器4。频率控制器K依次经过N位相位累加器1、ROM查找表 2、D/A转换器3以及低通滤波器4，最终得到需要合成频率的输出信号；N位相位累加器1，ROM查找表 2以及D/A转换器3分别与参考频率源5相连。另外，ROM查找表 2中将N位相位值拆分为多部分，同时将ROM查找表进行相应的拆分，最后将每个查找表输出的幅度值进行三角函数的运算，形成最终输出的波形幅度值，本实施例中，以平均分为四部分为例进行描述，将N位相位值拆分为四部分：(N-1)～(3N/4-1)位、(3N/4-2)～(N/2)位、(N/2-1)～(N/4)位、(N/4-1)～0位。其中α₁为与(N-1)～(3N/4-1)位相对应的角度值，α₂为与 (3N/4-2)～(N/2)位相对应的角度值，β₁为与(N/2-1)～(N/4)位相对应的角度值，β₂为与(N/4-1)～0位相对应的角度值。

本实施例的ROM查找表 2中的幅值运算可以采用实施例1或实施例2的方法进行近似和转换，此处不再赘述。

此处公开的仅为本发明的优选实施例，本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，并不是对本发明的限定。任何本领域技术人员在说明书范围内所做的修改和变化，均应落在本发明所保护的范围内。

Claims (10)

1.一种基于FPGA的直接数字频率合成方法，其特征在于，包括以下步骤：

S11：频率控制字K输入N位相位累加器中，将所述N位相位累加器的N位相位值作为ROM查找表的地址；

S12：将所述N位相位值拆分为多部分，同时将所述ROM查找表进行相应的拆分，最后将每部分所述ROM查找表输出的幅度值进行三角函数的运算，形成最终输出的波形幅度值；

S13：将所述波形幅值输入D/A转换器中，将所述波形幅值转换为需要合成频率的模拟量信号；

S14：将所述需要合成频率的模拟量信号输入低通滤波器中，输出频率纯净的需要合成的频率信号。

2.根据权利要求1所述的基于FPGA的直接数字频率合成方法，其特征在于，所述步骤S12具体包括：

地址拆分，所述N位相位值拆分为四部分：(N-1)～(3N/4-1)位、(3N/4-2)～(N/2)位、(N/2-1)～(N/4)位、(N/4-1)～0位。其中α₁为与(N-1)～(3N/4-1)位相对应的角度值，α₂为与(3N/4-2)～(N/2)位相对应的角度值，β₁为与(N/2-1)～(N/4)位相对应的角度值，β₂为与(N/4-1)～0位相对应的角度值。

3.根据权利要求2所述的基于FPGA的直接数字频率合成方法，其特征在于，所述步骤S12中的ROM查找表为正弦ROM查找表，且所述地址拆分之后还包括：

幅值运算，所述ROM查找表为正弦ROM查找表，所述正弦ROM查找表为：α₁、α₂的正弦、余弦值表和β₁、β₂的角度值表；

令cosβ≈1，sinβ≈β，则，

sin(α+β)≈sinα+β×cosα，

其中，α＝α₁+α₂，β＝β₁+β₂。

4.根据权利要求2所述的基于FPGA的直接数字频率合成方法，其特征在于，所述步骤S12中地址拆分之后还包括：

幅值运算，所述ROM查找表为正弦ROM查找表，所述正弦ROM查找表为：α₁、α₂的正弦、余弦值表和β₁、β₂的角度值表；

令cosβ≈1，sinβ≈0，则，

sin(α+β)≈sinα，

其中，α＝α₁+α₂，β＝β₁+β₂。

5.根据权利要求3或4所述的基于FPGA的直接数字频率合成方法，其特征在于，α₁∈[0,2π)，α₁对应的正弦和余弦值表用[0,π/2)的正弦和余弦值表来代替。

6.一种基于FPGA的直接数字频率合成器，其特征在于，包括：N位相位累加器、ROM查找表、D/A转换器以及低通滤波器；

频率控制字K依次经过所述N为相位累加器、所述ROM查找表、所述D/A转换器以及所述低通滤波器后得到输出信号，所述N位相位累加器、所述ROM查找表以及所述D/A转换器分别与参考频率源连接；其中，

所述ROM查找表与所述N位相位累加器的N位相位值分别拆分为多部分。

7.根据权利要求6所述的基于FPGA的直接数字频率合成器，其特征在于，所述N位相位值分为四部分：(N-1)～(3N/4-1)位、(3N/4-2)～(N/2)位、(N/2-1)～(N/4)位、(N/4-1)～0位。其中α₁为与(N-1)～(3N/4-1)位相对应的角度值，α₂为与(3N/4-2)～(N/2)位相对应的角度值，β₁为与(N/2-1)～(N/4)位相对应的角度值，β₂为与(N/4-1)～0位相对应的角度值。

8.根据权利要求7所述的基于FPGA的直接数字频率合成器，其特征在于，所述ROM查找表为正弦ROM查找表，所述正弦ROM查找表包括：α₁、α₂的正弦、余弦值表和β₁、β₂的角度值表；

令cosβ≈1，sinβ≈β，则，

sin(α+β)≈sinα+cosα×β，

其中，α＝α₁+α₂，β＝β₁+β₂。

9.根据权利要求8所述的基于FPGA的直接数字频率合成器，其特征在于，所述ROM查找表为正弦ROM查找表，所述正弦ROM查找表包括：α₁、α₂的正弦、余弦值表；

令cosβ≈1，sinβ≈0，则，

sin(α+β)≈sinα，

其中，α＝α₁+α₂，β＝β₁+β₂。

10.根据权利要求8或9所述的基于FPGA的直接数字频率合成器，其特征在于，α₁∈[0,2π)，α₁对应的正弦和余弦值表为[0,π/2)的正弦和余弦值表。