CN101151676A - Y多路复用器分割方案 - Google Patents

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Abstract

一种在组织为页部分(210、250)的存储器中的多路复用器电路具有位选择多路复用器(216、256)，所述位选择多路复用器经配置以将多个页部分全局位线(214、254)耦合到读出放大器(201)输入。组织为数据字节的多个列地址线包括每一页部分。多个列多路复用器(212、252)将所述数据字节耦合到所述页部分全局位线(214、254)，使得包括所述数据字节的所述地址线的每一者耦合到所述页部分全局位线(214、254)中的一者。

Description

Y多路复用器分割方案
技术领域
本发明涉及一种半导体集成电路装置，且更明确地说，涉及并入有多个列解码器连接的存储器电路。
背景技术
在图1中，现有技术位选择电路包括各组织为八个位的多个地址字节。半导体存储器芯片通常将存储器阵列组织为行和列。每一行存储器阵列元件共用通常称为字线的连接。每一列存储器阵列元件共用通常称为位线(B7、B6、……、B0)的连接。存储器单元处的字线和位线的特定相交用于提供对单元的读取和写入能力。通常，八个位线组织为一个字节，从而提供常规大小的分组，以用于处置存储器阵列内的数据。
来自存储器阵列的每一位线通过通过栅极晶体管连接到阵列外部的外围逻辑。图1包含位选择多路复用器(“mux”)内含有的八个通过栅极晶体管(仅展示三个)。在存储器读取操作期间，通过y解码器输出信号启用将同一字节的八个位线连接到外围逻辑的八个通过栅极(例如，解码器信号Y0启用BYTE 0)。当读取数据的后续八位时，由另一y解码器信号启用连接相邻字节的八个位线的八个通过栅极(即，解码器信号Y1启用BYTE 1)。耦合到解码器信号(Y0、Y1、……、Y127)的通过栅极晶体管总称为y多路复用器或y-mux。
由y-mux传递的位线信号在被传递到位选择多路复用器之前以有组织的样式连接。来自字节0……127的所有B0位连接到全局位线GBL0。类似地，来自字节0……127的所有B1位连接到全局位线GBL1。其余位线重复类似的连接。位选择多路复用器在感测期间一次选择一个全局位线，且将选定的位线耦合到读出放大器SA。
然而，现有技术位选择多路复用器在存储器大小增加时会有缺陷。具体来说，当存储器页中的字节数目(也称为存储器页大小)增加时，连接到全局位线的通过栅极的数目增加。这增加了全局位线上的电负荷，进而减慢读出放大器SA的感测速度。因此，需要一种方式来连续地增加存储器页中的字节数目，同时却不增加位线上的电负荷，进而维持读出放大器的感测速度。
发明内容
本发明将存储器阵列划分为若干部分，在示范性实施例中，划分为下部页部分和上部页部分。每一存储器页定址存储器字节的总数的一半，进而减少存储器页内的全局位线的长度。单独的存储器页多路复用器用于下部和上部存储器页，其中每一多路复用器耦合到共同的读出放大器。
在操作中，每一页部分存在一个位选择mux。举例来说，仅下部位选择mux或上部位选择mux中的一者操作以选择位线并在给定时间将所述位线耦合到读出放大器。通过以此方式操作，并在任何给定时间仅允许一个多路复用器耦合位线信号，与下部存储器页相关联的读取操作不会干涉与上部存储器页相关联的读取操作。所属领域的技术人员将认识到，当将页分离为两个部分时，下部和上部全局位线的长度仅为图1的现有技术中的全局位线的长度的一半。因此，全局位线展现出现有技术的全局位线的电负荷的一半。本发明的减少的全局位线长度和负荷产生相称较高速度的操作。
附图说明
图1是现有技术中已知的位选择电路的示意图。
图2是根据本发明的示范性实施例的位选择电路的示意图。
具体实施方式
参看图2，位选择电路200的示范性实施例包括下部存储器页部分210和上部存储器页部分250。下部页y-mux部分212包括下部存储器页部分210的地址字节BYTE0到BYTE63，从而提供总共64个经定址的字节，上部页y-mux部分252包括上部存储器页部分250的地址字节BYTE64到BYTE127，从而提供上部页中总共64个地址字节，及考虑组合的下部和上部存储器页的总共128个地址字节。地址字节BYTE0到BYTE127中的每一者包括八个位线B0到B7。熟练的技术人员将了解，图2中所使用的表示法是通用的，且将进一步认识到，(例如)地址BYTE0的位线B0与地址BYTE1的位线B0不同并分离。
下部页y-mux部分212中的通过栅极晶体管将包括地址字节BYTE0到BYTE63的位线耦合到包括下部全局位线LGBL0到LGBL7的下部全局位线群组214。包括BYTE0到BYTE63的B0位线耦合到下部全局位线LGBL0。包括BYTE0到BYTE63的B1位线耦合到下部全局位线LGBL1。对BYTE0到BYTE63中的其余位线重复类似的耦合。
上部页y-mux部分252中的通过栅极晶体管将包括地址字节BYTE64到BYTE127的位线耦合到包括上部全局位线UGBL0到UGBL7的上部全局位线群组254。
包括BYTE64到BYTE127的B0位线耦合到上部全局位线UGBL0。包括BYTE64到BYTE127的B1位线耦合到上部全局位线UGBL1。对BYTE64到BYTE127中的其余位线重复类似的耦合。
下部全局位线群组214通过下部位选择mux 216耦合到读出放大器201。下部位选择mux 216包含八个mux晶体管，每一晶体管使八个下部位选择控制信号中的一者耦合到晶体管的栅极端子。下部全局位线LGBL0通过与下部位选择控制信号LBS0相关联的晶体管而耦合到读出放大器201。下部全局位线LGBL1通过与下部位选择控制信号LBS1相关联的晶体管而耦合到读出放大器201。其余的下部全局位线LGBL2……LGBL7以类似方式耦合。
上部全局位线群组254通过上部位选择mux 256耦合到读出放大器201。上部位选择mux 256包含八个mux晶体管，每一晶体管使八个上部位选择控制信号中的一者耦合到晶体管的栅极端子。上部全局位线UGBL0通过与上部位选择控制信号UBS0相关联的晶体管而耦合到读出放大器201。上部全局位线UGBL1通过与上部位选择控制信号UBS1相关联的晶体管而耦合到读出放大器201。其余的上部全局位线UGBL2……UGBL7以类似方式耦合。
在操作中，仅下部位选择mux 216和上部位选择mux 256中的一者操作以选择位线，并在给定时间将位线耦合到读出放大器201。通过操作以在任何给定时间仅允许一个多路复用器耦合位线信号，与下部存储器页部分210相关联的读取操作不会干扰与上部存储器页部分250相关联的读取操作。
熟练的技术人员将认识到，上文描述的下部和上部全局位线的长度为图1的现有技术中的全局位线的长度的一半，且因此仅展现出现有技术的全局位线的电负荷的一半。本发明的减少的全局位线长度和负荷产生读出放大器201的较高速度的操作。
在以上说明中，已参考本发明的特定实施例描述了本发明。然而，将显而易见的是，在不脱离所附权利要求书中陈述的本发明的更广泛的精神和范围的情况下，可对所述特定实施例作出各种修改和改变。举例来说，在示范性实施例中，按照具有组合的总共为128个定址字节的上部和下部存储器页来呈现存储器页的划分。然而，其它具有不同的页大小的实施例也是可以的。如果需要较大的存储器页大小，那么可通过重复上文所述的分割方案来限制与特定的位选择mux相关联的字节数目，而将全局位线负荷维持在某一恒定值以下。此外，可能使少于八个的位与单个位选择mux相关联，以便进一步减小负荷影响。如果需要更大的读出放大器速度，那么可能需要每一位选择mux与少于八个字节相关联。因此，应在说明性而不是限制性意义上看待本说明书和图式。

Claims (7)

1.一种电子电路，其包括：
存储器电路，所述存储器电路具有组织为行和列的存储器单元阵列，所述存储器电路进一步包括：读出放大器，其具有读出放大器输入和读出放大器输出；第一位选择多路复用器和第二位选择多路复用器，所述第一位选择多路复用器和所述第二位选择多路复用器经配置以将多个第一页全局位线和多个第二页全局位线中的一者耦合到所述读出放大器输入；
多个第一页位地址线，所述多个第一页位线经组织以能够访问多个第一页数据字节位置，所述多个第一页数据字节位置中的每一者具有数目与所述多个第一页全局位线的数目相等的唯一第一页位地址线；
多个第二页位地址线，所述多个第二页位线经组织以能够访问多个第二页数据字节位置，所述多个第二页数据字节位置中的每一者具有数目与所述多个第二页全局位线的数目相等的唯一第二页位地址线；
第一页列多路复用器，其经配置以将所述多个第一页数据字节位置中的一者耦合到所述多个第一页全局位线中的一者，使得包括所述被耦合的第一页数据字节位置的所述多个第一页位地址线中的每一者耦合到所述多个第一页全局位线中的一者；以及
第二页列多路复用器，其经配置以将所述多个第二页数据字节位置中的一者耦合到所述多个第二页全局位线中的一者，使得包括所述被耦合的第二页数据字节位置的所述多个第二页位地址线中的每一者耦合到所述多个第二页全局位线中的一者。
2.根据权利要求1所述的电子电路，其中：
所述多个第一页数据全局位线对八个第一页全局位线进行编号，且所述多个第二页全局位线对八个第二页全局位线进行编号；
所述多个第一页数据字节位置对64个第一页数据字节位置进行编号，且所述多个第二页数据字节位置对64个第二页数据字节位置进行编号。
3.根据权利要求1所述的电子电路，其中：
所述第一位选择多路复用器和所述第二位选择多路复用器进一步包括NMOS晶体管；且
所述第一页列多路复用器和所述第二页列多路复用器进一步包括NMOS晶体管
4.一种用于划分并操作多路复用器电路的方法，所述方法包括：
将存储器阵列再分为多个页部分，所述多个页部分中的每一者具有经组织以用于访问数据字节位置的多个列位线；
向每一存储器页部分提供唯一列位线多路复用器、唯一位选择多路复用器和唯一一组存储器页全局位线；以及
通过使用所述列位线多路复用器将至少一个存储器页部分的特定数据字节位置耦合到所述存储器页全局位线，且至多启用所述位选择多路复用器中的一者将至多一个存储器页全局位线耦合到读出放大器输入而读取所述存储器。
5.一种电子电路，其包括：
存储器电路，所述存储器电路具有组织为行和列的存储器单元阵列，所述列进一步被组织为页部分，所述存储器电路进一步包括：读出放大器，其具有读出放大器输入和读出放大器输出；和多个位选择多路复用器，所述位选择多路复用器经配置以将多个页部分全局位线中的一者耦合到所述读出放大器输入；
多个列地址线，其包括每一页部分，所述多个列地址线经组织以能够访问多个页部分数据字节位置，所述多个页部分数据字节位置中的每一者具有数目与所述多个页部分全局位线的数目相等的唯一列地址线；以及
多个列多路复用器，其经配置以将所述多个页部分数据字节位置中的一者耦合到所述多个页部分全局位线中的一者，使得包括所述被耦合的页部分数据字节位置的所述多个列地址线中的每一者耦合到所述多个页部分全局位线中的一者。
6.根据权利要求5所述的电子电路，其中：
所述多个页部分包括下部存储器页和上部存储器页；
所述多个位选择多路复用器包括下部位选择多路复用器和上部位选择多路复用器；
所述页部分数据字节位置包括八个列地址线；
所述多个列多路复用器包括下部页列多路复用器和上部页列多路复用器；且
所述页部分全局位线包括下部全局位线和上部全局位线。
7.一种设备，其包括：
存储构件，其用于接受二进制数据，所述存储构件被组织为行和列；
放大构件，其用于接受输入信号并提供输出信号；
第一位选择构件和第二位选择构件，其用于选择多个第一页全局位线信号中的一者以及多个第二页全局位线信号中的一者作为到达所述放大构件的输入信号；
第一页字节定址构件，其用于选择多个第一页字节位置中的一者，所述多个第一页字节位置传达数目与所述多个第一页全局位线的数目相等的唯一第一页位列信号；
第二页字节定址构件，其用于选择多个第二页字节位置中的一者，所述多个第二页字节位置传达数目与所述多个第二页全局位线的数目相等的唯一第二页位列信号；
第一页列多路复用器构件，其用于将所述多个第一页字节位置中的一者耦合到所述多个第一页全局位线信号，使得所述唯一第一页列信号中的每一者耦合到所述多个第一页全局位线信号中的一者；以及
第二页列多路复用器构件，其用于将所述多个第二页字节位置中的一者耦合到所述多个第二页全局位线信号，使得所述唯一第二页列信号中的每一者耦合到所述多个第二页全局位线信号中的一者。
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