KR20180124869A - 액체를 사용해서 기판에 대한 칩 부품의 얼라인먼트를 행하는 방법 - Google Patents

액체를 사용해서 기판에 대한 칩 부품의 얼라인먼트를 행하는 방법 Download PDF

Info

Publication number
KR20180124869A
KR20180124869A KR1020187026430A KR20187026430A KR20180124869A KR 20180124869 A KR20180124869 A KR 20180124869A KR 1020187026430 A KR1020187026430 A KR 1020187026430A KR 20187026430 A KR20187026430 A KR 20187026430A KR 20180124869 A KR20180124869 A KR 20180124869A
Authority
KR
South Korea
Prior art keywords
liquid
region
area
chip component
substrate
Prior art date
Application number
KR1020187026430A
Other languages
English (en)
Other versions
KR102349884B1 (ko
Inventor
신야 기쿠타
사토히코 호시노
다카후미 후쿠시마
미츠마사 고야나기
이강욱
Original Assignee
도쿄엘렉트론가부시키가이샤
고쿠리츠다이가쿠호진 도호쿠다이가쿠
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 도쿄엘렉트론가부시키가이샤, 고쿠리츠다이가쿠호진 도호쿠다이가쿠 filed Critical 도쿄엘렉트론가부시키가이샤
Publication of KR20180124869A publication Critical patent/KR20180124869A/ko
Application granted granted Critical
Publication of KR102349884B1 publication Critical patent/KR102349884B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/52—Mounting semiconductor bodies in containers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041—Cleaning
    • H01L21/02043—Cleaning before device manufacture, i.e. Begin-Of-Line process
    • H01L21/02052—Wet cleaning only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02299—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment
    • H01L21/02307—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment treatment by exposure to a liquid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02343—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to a liquid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67017—Apparatus for fluid treatment
    • H01L21/67028—Apparatus for fluid treatment for cleaning followed by drying, rinsing, stripping, blasting or the like
    • H01L21/6704—Apparatus for fluid treatment for cleaning followed by drying, rinsing, stripping, blasting or the like for wet cleaning or washing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/6715—Apparatus for applying a liquid, a resin, an ink or the like
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67242—Apparatus for monitoring, sorting or marking
    • H01L21/67248—Temperature monitoring
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/68—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for positioning, orientation or alignment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08151—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/08221—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/08225—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/08237—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bonding area connecting to a bonding area disposed in a recess of the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/1012—Auxiliary members for bump connectors, e.g. spacers
    • H01L2224/10152—Auxiliary members for bump connectors, e.g. spacers being formed on an item to be connected not being a semiconductor or solid-state body
    • H01L2224/10165—Alignment aids
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80003—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/80004—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding involving a temporary auxiliary member not forming part of the bonding apparatus being a removable or sacrificial coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80007—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding involving a permanent auxiliary member being left in the finished device, e.g. aids for protecting the bonding area during or after the bonding process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8012—Aligning
    • H01L2224/80143—Passive alignment, i.e. self alignment, e.g. using surface energy, chemical reactions, thermal equilibrium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8038—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/80399—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Wire Bonding (AREA)
  • Die Bonding (AREA)
  • Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)

Abstract

일 실시 형태에서는, 기판에 액체가 공급되고, 이어서 액체 상에 칩 부품이 배치된다. 기판은, 일 방향으로 길게 연장된 직사각형 형상을 갖는 탑재 영역을 포함하는 제1면을 갖는다. 칩 부품의 제2면은, 탑재 영역의 형상에 대략 일치하는 직사각형 형상을 갖고, 탑재 영역의 면적에 대략 일치하는 면적을 갖는다. 탑재 영역은, 제1 영역 및 제2 영역을 갖는다. 액체에 대한 제1 영역의 습윤성은 당해 액체에 대한 제2 영역의 습윤성보다도 높다. 제1 영역은, 탑재 영역의 한 쌍의 긴 변의 중간을 지나는 제1 중심선에 대하여 대칭으로 형성되어 있고, 또한 탑재 영역의 한 쌍의 짧은 변의 중간을 지나는 제2 중심선에 대하여 대칭으로 형성되어 있고, 각각이 직사각형 형상을 갖는 복수의 부분 영역을 갖고 있다. 액체는, 제1 영역에 공급된다.

Description

액체를 사용해서 기판에 대한 칩 부품의 얼라인먼트를 행하는 방법
본 개시에서의 실시 형태는, 액체를 사용해서 기판에 대한 칩 부품의 얼라인먼트를 행하는 방법에 관한 것이다.
기판의 탑재 영역에 대한 칩 부품의 얼라인먼트는, 고정밀도이면서 또한 간이하게 행하여질 필요가 있다. 통상, 얼라인먼트에 있어서, 칩 부품은, 칩 핸들러에 의해 보유 지지되어, 탑재 영역 상에 배치된다. 따라서, 칩 부품의 얼라인먼트의 정밀도는, 칩 핸들러에 대한 칩 부품의 상대적인 위치 정밀도, 및 칩 핸들러에 의해 보유 지지된 칩 부품의 반송 정밀도에 의존한다.
탑재 영역에 대한 칩 부품의 얼라인먼트를 보다 고정밀도이면서 또한 간이하게 행하기 위한 방법으로서, 하기의 특허문헌 1에서는, 액체를 탑재 영역 상에 공급하고, 당해 액체 상에 칩 부품을 배치하여, 모관력에 의해 탑재 영역에 대하여 칩 부품을 얼라인먼트하는 기술이 제안되어 있다. 이 방법에서 사용되는 탑재 영역은, 액체에 대하여 높은 습윤성을 갖고, 기판에 있어서 탑재 영역의 주위 영역은 액체에 대하여 낮은 습윤성을 갖는다.
일본 특허 제5007127호 명세서
그런데, 칩 부품 및 탑재 영역은, 통상, 일 방향으로 연장된 직사각형의 평면 형상을 갖고 있다. 이러한 형상을 갖는 탑재 영역에 대하여, 액체를 사용해서 칩 부품의 얼라인먼트를 행하면, 탑재 영역에 대한 칩 부품의 위치 어긋남이 발생하는 경우가 있다.
따라서, 액체를 사용해서 기판에 대한 칩 부품의 얼라인먼트를 행하는 방법에 있어서, 얼라인먼트의 정밀도를 향상시키는 것이 필요하게 되어 있다.
제1 양태에서는, 액체를 사용해서 기판에 대한 칩 부품의 얼라인먼트를 행하는 방법이 제공된다. 이 방법은, (i) 기판에, 100℃보다 낮은 온도 환경 하에서 액상으로 있는 액체를 공급하는 공정과, (ii) 칩 부품을 액체 상에 배치하는 공정을 포함한다. 기판은, 일 방향으로 길게 연장된 직사각형 형상을 갖는 탑재 영역을 포함하는 제1면을 갖는다. 칩 부품은, 배치하는 공정에서 탑재 영역에 대면하는 제2면을 갖는다. 제2면은, 탑재 영역의 형상에 대략 일치하는 직사각형 형상을 갖고, 탑재 영역의 면적에 대략 일치하는 면적을 갖는다. 탑재 영역은, 제1 영역 및 탑재 영역 중의 제1 영역 이외의 영역인 제2 영역을 갖는다. 액체에 대한 제1 영역의 습윤성은 당해 액체에 대한 제2 영역의 습윤성보다도 높다. 제1 영역은, 탑재 영역의 긴 변에 직교하는 제1 중심선에 대하여 대칭으로 형성되어 있고, 또한 탑재 영역의 짧은 변에 직교하는 제2 중심선에 대하여 대칭으로 형성되어 있고, 각각이 직사각형 형상을 갖는 복수의 부분 영역을 갖고 있다. 액체를 공급하는 공정에서는, 제1 영역에 액체가 공급된다.
그 전역이 높은 습윤성을 갖는 영역(이하, 「친액 영역」이라고 함)으로서 구성된 탑재 영역에 액체가 부여되고, 탑재 영역과 칩 부품의 사이에 위치 어긋남이 발생한 상태에서 액체 상에 칩 부품이 배치되면, 칩 부품의 옆쪽으로부터 액체가 비어져 나온다. 비어져 나온 액체는, 칩 부품을 탑재 영역 상으로 이동시키는 구동력(모관력)에 대한 저항력을 발생한다. 탑재 영역 및 칩 부품의 제2면의 양쪽이 일 방향으로 길게 연장된 직사각형 형상(장방형)을 갖고 있는 경우에는, 탑재 영역의 긴 변을 따른 개소에서 칩 부품의 옆쪽으로 비어져 나오는 액체의 양이 많아지므로, 칩 부품의 제2면의 긴 변에 직교하는 방향에서의 저항력이 커지고, 또한 칩 부품의 제2면의 긴 변에 직교하는 방향에서의 구동력보다도 커지는 경우가 있다. 그 결과, 탑재 영역과 칩 부품의 사이의 위치 어긋남을 해소할 수 없게 된다.
일 형태에 관한 방법에서 사용되는 기판은, 탑재 영역 중에 친액 영역인 복수의 부분 영역을 갖고 있으며, 당해 복수의 부분 영역의 각각이 직사각형 형상을 갖고 있다. 따라서, 탑재 영역의 긴 변에 평행인 방향으로 연장되는 복수의 부분 영역의 모든 변의 길이의 합과 탑재 영역의 짧은 변에 평행인 방향으로 연장되는 복수의 부분 영역의 모든 변의 길이의 합의 차가, 탑재 영역의 긴 변의 길이의 합과 짧은 변의 길이의 합의 차보다도 작게 되어 있다. 이에 의해, 탑재 영역의 긴 변을 따른 개소에서 칩 부품의 옆쪽으로부터 비어져 나오는 액체의 양이 저감되어, 칩 부품의 제2면의 긴 변에 직교하는 방향에서의 저항력이 저감된다. 또한, 칩 부품의 제2면의 긴 변에 직교하는 방향에서의 구동력과 칩 부품의 제2면의 짧은 변에 직교하는 방향에서의 구동력의 차이가 저감된다. 또한, 제1 영역은, 제1 중심선과 제2 중심선의 양쪽에 대하여 대칭으로 형성되어 있기 때문에, 칩 부품에 대한 구동력은, 제1 중심선에 대하여 대칭으로 발휘되고, 또한 제2 중심선에 대하여 대칭으로 발휘된다. 또한, 액체는, 복수의 부분 영역에 공급됨으로써, 복수의 액괴로 분할된다. 이들 복수의 액괴에 의해 칩 부품이 보유 지지되므로, 탑재 시에 있어서의 칩 부품의 기울기가 저감된다. 그러므로, 이 방법에 의하면, 탑재 영역에 대한 칩 부품의 얼라인먼트의 정밀도가 향상된다.
제2 양태에서도, 액체를 사용해서 기판에 대한 칩 부품의 얼라인먼트를 행하는 방법이 제공된다. 이 방법은, (i) 칩 부품에, 100℃보다 낮은 온도 환경 하에서 액상으로 있는 액체를 공급하는 공정과, (ii) 기판을 액체 상에 배치하는 공정을 포함한다. 기판은, 일 방향으로 길게 연장된 직사각형 형상을 갖는 탑재 영역을 포함하는 제1면을 갖는다. 칩 부품은, 배치하는 공정에서 탑재 영역에 대면하는 제2면을 갖는다. 제2면은, 탑재 영역의 형상에 대략 일치하는 직사각형 형상을 갖고, 탑재 영역의 면적에 대략 일치하는 면적을 갖는다. 제2면은, 제1 영역 및 탑재 영역 중의 제1 영역 이외의 영역인 제2 영역을 갖는다. 액체에 대한 제1 영역의 습윤성은 당해 액체에 대한 제2 영역의 습윤성보다도 높다. 제1 영역은, 제2면의 긴 변에 직교하는 제1 중심선에 대하여 대칭으로 형성되어 있고, 또한 제2면의 짧은 변에 직교하는 제2 중심선에 대하여 대칭으로 설치되어 있고, 각각이 직사각형 형상을 갖는 복수의 부분 영역을 갖고 있다. 액체를 공급하는 공정에서는, 제1 영역에 액체가 공급된다.
제2 양태에서는, 칩 부품에 있어서 친액 영역을 구성하는 제1 영역에 액체가 공급된다. 이 제2 양태에서도, 제1 양태와 마찬가지로, 탑재 영역에 대한 칩 부품의 얼라인먼트의 정밀도가 향상된다.
일 실시 형태에서는, 복수의 부분 영역의 각각의 형상은 정사각형이어도 된다. 이 실시 형태에서는, 복수의 부분 영역의 서로 평행인 변의 길이의 합과 복수의 부분 영역의 서로 평행인 다른 변의 길이의 합의 차가 더욱 저감된다. 따라서, 탑재 영역에 대한 칩 부품의 얼라인먼트의 정밀도가 더욱 향상된다.
일 실시 형태에서는, 제1 영역은, 복수의 부분 영역을 접속하는 접속 영역을 더 포함하고 있어도 된다. 이 실시 형태에서는, 복수의 부분 영역 중 일부 상에 있어서 액체가 부족해도, 접속 영역을 통해서 다른 부분 영역으로부터 당해 일부에 액체가 보충된다.
일 실시 형태에서는, 제1 영역은 산화 실리콘으로 형성되어 있고, 액체는, 희불산을 포함하고 있어도 된다. 이 실시 형태에 따르면, 희불산에 의해 녹은 산화 실리콘에 의해, 액체의 증발 후에 칩 부품과 기판이 접합된다.
일 실시 형태에서는, 액체는, 물 및/또는 에틸렌글리콜을 포함하고 있어도 된다.
이상 설명한 바와 같이, 액체를 사용해서 기판에 대한 칩 부품의 얼라인먼트를 행하는 방법에 있어서, 얼라인먼트의 정밀도를 향상시키는 것이 가능하게 된다.
도 1은 일 실시 형태에 관한, 액체를 사용해서 기판에 대한 칩 부품의 얼라인먼트를 행하는 방법의 제1 공정을 도시하는 도면이다.
도 2는 기판을 예시하는 사시도이다.
도 3은 기판을 예시하는 평면도이다.
도 4는 일 실시 형태에 관한, 액체를 사용해서 기판에 대한 칩 부품의 얼라인먼트를 행하는 방법의 제2 공정을 도시하는 도면이다.
도 5는 칩 부품을 예시하는 사시도이다.
도 6은 액체의 증발 후의 기판과 칩 부품의 상태를 도시하는 단면도이다.
도 7은 다른 실시 형태에 따른, 액체를 사용해서 기판에 대한 칩 부품의 얼라인먼트를 행하는 방법의 제1 공정을 도시하는 도면이다.
도 8은 다른 실시 형태에 따른, 액체를 사용해서 기판에 대한 칩 부품의 얼라인먼트를 행하는 방법의 제2 공정을 도시하는 도면이다.
도 9는 탑재 영역 중의 패턴의 다른 예를 도시하는 평면도이다.
도 10은 탑재 영역 중의 패턴의 또 다른 예를 나타내는 평면도이다.
도 11은 칩 부품의 일주면의 패턴의 다른 예를 도시하는 평면도이다.
도 12는 칩 부품의 일주면의 패턴의 또 다른 예를 나타내는 평면도이다.
이하, 도면을 참조하여 다양한 실시 형태에 대해서 상세하게 설명한다. 또한, 각 도면에서 동일하거나 또는 상당하는 부분에 대해서는 동일한 부호를 붙이기로 한다.
도 1은, 일 실시 형태에 관한, 액체를 사용해서 기판에 대한 칩 부품의 얼라인먼트를 행하는 방법의 제1 공정을 도시하는 도면이다. 일 실시 형태에 따른 방법의 제1 공정에서는, 도 1에 도시한 바와 같이, 기판(10)의 제1 영역(101)에 액체(LQ)가 공급된다.
액체(LQ)는, 100℃보다 낮은 온도 환경 하에서 액상으로 있다. 일 실시 형태에서는, 액체(LQ)는, 70℃ 이하의 온도 환경 하에서 액상으로 있다. 70℃ 이하의 온도 환경 하에서 액상으로 있는 액체(LQ)는, 증발 속도(증기압)의 관점에서 방법(MT)을 안정적으로 실행하기 위해 바람직한 액체이다. 또한, 물은, 70℃에서 약 31kPa의 증기압을 갖고, 100℃에서 약 101kPa의 증기압을 갖는다. 따라서, 물은, 70℃ 이하의 온도 환경 하에서 액상으로 있는 액체(LQ)로서 사용될 수 있다. 또한, 액체(LQ)에는, 임의의 고비점 용매를 사용할 수 있다. 액체(LQ)는, 한정되는 것은 아니지만, 예를 들어 에틸렌글리콜, 희불산 용액 및 물 중 어느 것이어도 되고, 또는 에틸렌글리콜, 희불산 용액 및 물 중 2개 이상을 포함하고 있어도 된다. 또한, 액체(LQ)에는, 접착제를 사용하는 것도 가능하다. 접착제는, 방법(MT)에서의 얼라인먼트용 액체로서의 기능과, 기판과 칩 부품의 접합 기능의 양쪽을 갖는다. 접착제로서는, 에폭시 수지, 아크릴 수지 또는 폴리비닐알코올을 포함하는 액체를 사용할 수 있다. 또한, 금속은 매우 큰 표면 장력을 가지므로, 액체(LQ)는, 비금속 재료로 구성될 수 있다. 또한, 액체(LQ)는, 산화물 등으로 형성될 수 있는 친액 영역에 대하여 낮은 접촉각을 제공하는 액체 재료로 구성될 수 있다.
도 2는, 기판을 예시하는 사시도이다. 도 3은, 기판을 예시하는 평면도이다. 도 2 및 도 3에 도시한 바와 같이, 기판(10)은, 대략 판형의 부재이며, 면(10a) 및 면(10b)을 갖고 있다. 면(10a)(제1면) 및 면(10b)은, 기판(10)의 한 쌍의 주면이며, 서로 대향하고 있다. 면(10a)은, 탑재 영역(10m)을 포함하고 있다. 탑재 영역(10m)은, 그 위에 칩 부품(12)이 탑재되는 영역이다. 이 탑재 영역(10m)은, 일 방향에 있어서 길게 연장된 직사각형 형상(장방형)을 갖고 있다.
탑재 영역(10m)은, 제1 영역(101) 및 제2 영역(102)을 포함하고 있다. 제2 영역(102)은, 탑재 영역(10m) 중에서 제1 영역(101) 이외의 영역이다. 제1 영역(101)은, 제2 영역(102)의 액체(LQ)에 대한 습윤성보다도, 높은 습윤성을 갖는다. 즉, 제1 영역(101)은 친액성을 갖는 친액 영역이며, 제2 영역(102)은 소액성을 갖는 소액 영역이다. 또한, 면(10a)은, 탑재 영역(10m)의 주위에서도, 소액성을 갖는 소액 영역을 제공하고 있다. 또한, 「친액성」은, 물에 대해서는 「친수성」을 의미하고, 「소액성」은, 물에 대해서는 「소수성」을 의미한다.
제1 영역(101)은, 예를 들어 산화 실리콘으로 형성된다. 제2 영역(102) 및 면(10a)에서의 제1 영역(101)의 주위의 영역은, 예를 들어 폴리테트라플루오로에틸렌으로 형성된다. 이러한 기판(10)의 제작에서는, 예를 들어 기재의 산화 실리콘제의 표면에 제1 영역(101)을 덮는 마스크가 형성되고, 당해 표면에 폴리테트라플루오로에틸렌이 코팅되어, 그 후에 마스크가 리프트 오프된다. 이에 의해, 기판(10)이 제작된다. 또한, 제1 영역(101)이, 제2 영역(102)의 습윤성 및 제1 영역(101)의 주위의 영역의 습윤성보다도 높은 습윤성을 갖고 있는 한, 제1 영역(101)의 재료, 제2 영역(102)의 재료, 제1 영역(101)의 주위의 영역의 재료 및 기판(10)의 제작 방법은, 한정되는 것이 아니다.
제1 영역(101)은, 제1 중심선(CA)에 대하여 대칭으로 형성되어 있고, 또한 제2 중심선(CB)에 대하여 대칭으로 형성되어 있다. 제1 중심선(CA)은, 탑재 영역(10m)의 중심선이며, 탑재 영역(10m)의 긴 변(10L)에 직교하는 중심선이다. 제2 중심선(CB)은, 탑재 영역(10m)의 중심선이며, 탑재 영역(10m)의 짧은 변(10S)에 직교하는 중심선이다.
또한, 제1 영역(101)은, 복수의 부분 영역(101p)을 포함하고 있다. 복수의 부분 영역(101p)의 각각의 평면 형상은, 직사각형 형상이다. 탑재 영역(10m)의 긴 변(10L)에 평행인 방향 X에서의 복수의 부분 영역(101p)의 모든 변의 길이의 합과 탑재 영역(10m)의 짧은 변에 평행인 방향 Y에서의 복수의 부분 영역(101p)의 모든 변의 길이의 합의 차는, 탑재 영역(10m)의 긴 변(10L)의 길이의 합과 탑재 영역(10m)의 짧은 변(10S)의 길이의 합의 차보다도 작게 되어 있다. 도 2 및 도 3에 도시하는 실시 형태에서는, 복수의 부분 영역(101p)의 각각의 평면 형상은, 정사각형이다. 또한, 도 2 및 도 3에 도시하는 실시 형태에서는, 복수의 부분 영역(101p)은, 탑재 영역(10m)의 긴 변(10L) 및 짧은 변(10S)에 접하고 있다.
도 4는, 일 실시 형태에 관한, 액체를 사용해서 기판에 대한 칩 부품의 얼라인먼트를 행하는 방법의 제2 공정을 도시하는 도면이다. 일 실시 형태에 따른 방법에서는, 제1 영역(101) 상에 액체(LQ)가 공급된 후에, 제2 공정이 실행된다. 제2 공정에서는, 도 4에 도시한 바와 같이, 액체(LQ) 상에 칩 부품(12)이 배치된다.
칩 부품(12)은, 예를 들어 LED, 레이저, 또는 집적 회로와 같은 칩 형의 전자 부품이다. 도 5는, 칩 부품을 예시하는 사시도이다. 도 5에 도시한 바와 같이, 칩 부품(12)은, 면(12a)(제2면) 및 면(12b)을 갖고 있다. 면(12a) 및 면(12b)은, 칩 부품(12)의 한 쌍의 주면이며, 서로 대향하고 있다. 면(12a)은, 제2 공정에서 탑재 영역(10m)에 대면하는 면이다. 면(12a)은, 일 방향에 있어서 길게 연장된 직사각형 형상(장방형 형상)을 갖고 있다. 면(12a)의 형상은 탑재 영역(10m)의 형상에 대략 일치하고 있다. 또한, 면(12a)의 면적도 탑재 영역(10m)의 면적에 대략 일치하고 있다. 또한, 면(12a)의 형상은, 일 실시 형태에 따른 방법의 효과가 발휘되는 한, 탑재 영역(10m)의 형상과는 약간 상이해도 된다. 또한, 면(12a)의 면적도, 일 실시 형태에 따른 방법의 효과가 발휘되는 한, 탑재 영역(10m)의 면적과는 약간 상이해도 된다.
일 실시 형태에서는, 도 5에 도시한 바와 같이, 면(12a)은, 탑재 영역(10m)의 제1 영역(101)과 동일한 레이아웃으로 형성된 제1 영역(121)을 갖고 있다. 제1 영역(121)은, 친액 영역이다. 제1 영역(121)은, 면(12a)의 제1 중심선(CC)에 대하여 대칭으로 형성되어 있고, 또한 면(12b)의 제2 중심선(CD)에 대하여 대칭으로 형성되어 있다. 제1 중심선(CC)은, 면(12a)의 중심선이며, 면(12a)의 긴 변(12L)에 직교하는 중심선이다. 제2 중심선(CD)은, 면(12a)의 중심선이며, 면(12a)의 짧은 변(12S)에 직교하는 중심선이다.
제1 영역(121)은, 복수의 부분 영역(101p)과 동일한 레이아웃으로 형성된 복수의 부분 영역(121p)을 포함하고 있다. 복수의 부분 영역(121p) 각각의 형상은, 복수의 부분 영역(101p) 각각의 형상에 대략 일치하고 있고, 복수의 부분 영역(121p) 각각의 면적도, 복수의 부분 영역(101p) 각각의 면적에 대략 일치하고 있다. 도 5에 도시하는 실시 형태에서는, 복수의 부분 영역(121p)은, 면(12a)의 긴 변(12L) 및 짧은 변(12S)에 접하고 있고, 또한 정사각형의 형상을 갖고 있다. 제1 영역(101)과 마찬가지로, 제1 영역(121)은, 예를 들어 산화 실리콘으로 형성될 수 있다.
또한, 면(12a)은, 제2 영역(122)을 더 갖고 있다. 제2 영역(122)은, 면(12a) 중에서 제1 영역(121) 이외의 영역이며, 소액 영역이다. 제2 영역(102)과 마찬가지로, 제2 영역(122)은, 예를 들어 폴리테트라플루오로에틸렌으로 형성될 수 있다. 또한, 일 실시 형태의 방법에서 사용되는 칩 부품(12)에서는, 면(12a)의 전역이 친수 영역으로서 구성되어 있어도 된다.
도 4에 도시한 바와 같이, 액체(LQ) 상에 칩 부품(12)이 배치되면, 모관력에 의해, 탑재 영역(10m)에 대한 칩 부품(12)의 얼라인먼트가 자동으로 행하여진다.
여기서, 탑재 영역(10m)의 전역 및 칩 부품(12)의 면(12a)의 전역의 양쪽이 친액 영역으로서 구성되어 있는 경우를 상정한다. 이 경우에 있어서, 탑재 영역(10m) 상에 액체(LQ)가 공급되고, 탑재 영역(10m)과 칩 부품(12)의 사이에 위치 어긋남이 발생한 상태에서 액체(LQ) 상에 칩 부품(12)이 배치되면, 칩 부품(12)의 옆쪽으로부터는 액체가 비어져 나온다. 비어져 나온 액체는, 칩 부품(12)을 탑재 영역(10m) 상으로 이동시키는 구동력(모관력)에 대한 저항력을 발생한다. 탑재 영역(10m)의 긴 변(10L)을 따른 개소에서 칩 부품(12)의 옆쪽으로 비어져 나오는 액체의 양은 많아지므로, 칩 부품(12)의 면(12a)의 긴 변(12L)에 직교하는 방향에서의 저항력이 커지고, 또한 칩 부품(12)의 면(12a)의 긴 변(12L)에 직교하는 방향에서의 구동력보다도 커지는 경우가 있다. 또한, 공급된 액체(LQ)는 탑재 영역(10m) 상에서 위로 볼록한 표면 형상을 갖는 단일한 액괴를 형성하므로, 당해 액체(LQ) 상에는 칩 부품(12)이 기울어진 상태로 배치될 수 있다. 칩 부품(12)이 기울어진 상태로 액체(LQ) 상에 배치되면, 칩 부품(12)은, 기울어진 상태로 액체(LQ)로부터 미끌어져 떨어져, 기판(10)과 접촉할 수 있다. 이에 의해, 칩 부품(12)에는 충분한 모관력이 작용하지 않게 된다. 그 결과, 탑재 영역(10m)과 칩 부품(12)의 사이의 위치 어긋남을 해소할 수 없게 된다.
일 실시 형태에 따른 방법에서 사용되는 기판(10)은, 탑재 영역(10m) 중에 친액 영역인 복수의 부분 영역(101p)을 갖고 있으며, 복수의 부분 영역(101p) 각각이 직사각형 형상을 갖고 있다. 따라서, 탑재 영역(10m)의 긴 변(10L)에 평행인 방향 X로 연장되는 복수의 부분 영역(101p)의 모든 변의 길이의 합과 탑재 영역(10m)의 짧은 변(10S)에 평행인 방향 Y로 연장되는 복수의 부분 영역(101p)의 모든 변의 길이의 합의 차가, 탑재 영역(10m)의 긴 변(10L)의 길이의 합과 짧은 변(10S)의 길이의 합의 차보다도 작게 되어 있다. 이에 의해, 탑재 영역(10m)의 긴 변(10L)을 따른 개소에서 칩 부품(12)의 옆쪽으로부터 비어져 나오는 액체의 양이 저감되어, 칩 부품(12)의 면(12a)의 긴 변(12L)에 직교하는 방향에서의 저항력이 저감된다. 또한, 칩 부품(12)의 면(12a)의 긴 변(12L)에 직교하는 방향에서의 구동력과 칩 부품(12)의 면(12b)의 짧은 변(12S)에 직교하는 방향에서의 구동력의 차이가 저감된다. 또한, 제1 영역(101)은, 제1 중심선(CA)와 제2 중심선(CB)의 양쪽에 대하여 대칭으로 형성되어 있기 때문에, 칩 부품(12)에 대한 구동력은, 제1 중심선(CA)에 대하여 대칭으로 발휘되고, 또한 제2 중심선(CB)에 대하여 대칭으로 발휘된다. 또한, 액체(LQ)는, 복수의 부분 영역(101p)에 공급됨으로써, 복수의 액괴로 분할된다. 이들 복수의 액괴에 의해 칩 부품(12)이 보유 지지되므로, 탑재 시에 있어서의 칩 부품의 기울기가 저감된다. 그러므로, 이 방법에 의하면, 탑재 영역(10m)에 대한 칩 부품(12)의 얼라인먼트의 정밀도가 향상된다. 또한, 액체(LQ)가 형성하는 액괴의 표면 형상은, 표면 장력에 의해 볼록 형상이 되므로, 칩 부품(12)의 면(12a)의 면적과 동일한 면적의 영역 상에 액괴가 형성되면, 당해 액괴 상에는 칩 부품(12)이 불안정하게 탑재되게 된다. 그러나, 친액 영역이 복수의 부분 영역(101p)으로 분할되어 있는 경우에는, 액체(LQ)는 비교적 작은 복수의 액괴로 분할되므로, 칩 부품(12)은 복수의 액괴 상에 안정적으로 탑재된다. 그 결과, 탑재 영역(10m)에 대한 칩 부품(12)의 얼라인먼트의 정밀도가 향상된다. 또한, 복수의 부분 영역(101p)에 동량의 액체가 공급되면, 즉, 단위 면적당 동량의 액체(LQ)가 공급되면, 복수의 액괴의 높이는 서로 동일해지고, 칩 부품(12)은 복수의 액괴 상에 보다 안정적으로 탑재된다. 그 결과, 탑재 영역(10m)에 대한 칩 부품(12)의 얼라인먼트의 정밀도가 더욱 향상된다.
또한, 복수의 부분 영역(101p) 각각이 정사각형의 형상을 갖고 있는 경우에는, 복수의 부분 영역(101p)의 서로 평행인 변의 길이의 합과 복수의 부분 영역(101p)의 서로 평행인 다른 변의 길이의 합의 차가 더욱 저감된다. 그 결과, 칩 부품(12)의 긴 변(12L)에 직교하는 방향에서의 저항력과 칩 부품(12)의 짧은 변(12S)에 직교하는 방향에서의 저항력의 차이가 저감되고, 또한 칩 부품(12)의 긴 변(12L)에 직교하는 방향에서의 구동력과 칩 부품(12)의 짧은 변(12S)에 직교하는 방향에서의 구동력의 차이가 저감된다. 따라서, 탑재 영역(10m)에 대한 칩 부품(12)의 얼라인먼트의 정밀도가 더욱 향상된다.
그리고, 액체(LQ)가 증발하면, 도 6에 도시하는 바와 같이, 칩 부품(12)이 탑재 영역(10m) 상에 직접적으로 배치된다. 그 후, 칩 부품(12)은, 기판(10)에 대하여 임의의 접합재를 사용해서 고정되어도 된다. 또한, 제1 영역(101)이 산화 실리콘으로 형성되어 있고, 액체(LQ)가 희불산을 포함하는 경우에는, 희불산에 의해 녹은 산화 실리콘에 의해, 액체(LQ)의 증발 후에 칩 부품(12)과 기판(10)이 접합된다.
이하, 다른 실시 형태에 대해서 설명한다. 도 7은, 다른 실시 형태에 따른, 액체를 사용해서 기판에 대한 칩 부품의 얼라인먼트를 행하는 방법의 제1 공정을 도시하는 도면이다. 다른 실시 형태에 따른 방법의 제1 공정에서는, 도 7에 도시하는 바와 같이, 칩 부품(12)의 제1 영역(121) 상에 액체(LQ)가 공급된다.
이어서, 다른 실시 형태에 따른 방법에서는, 제2 공정이 실행된다. 다른 실시 형태에 따른 방법의 제2 공정에서는, 도 8에 도시하는 바와 같이, 기판(10)의 탑재 영역(10m)이 액체(LQ) 상에 배치된다. 또한, 이 실시 형태에서, 기판(10)의 탑재 영역(10m)의 전역이 친액 영역으로서 구성되어 있어도 된다. 또는, 탑재 영역(10m)은, 도 2에 도시한 레이아웃으로 형성된 제1 영역(101)을 갖고 있어도 된다. 이 경우에는, 액체(LQ)에 제1 영역(101)이 접하도록, 기판(10)의 탑재 영역(10m)이 액체(LQ) 상에 배치된다.
액체(LQ) 상에 기판(10)의 탑재 영역(10m)이 배치되면, 모관력에 의해, 탑재 영역(10m)에 대한 칩 부품(12)의 얼라인먼트가 자동으로 행하여진다. 이 다른 실시 형태에 따른 방법에서도, 탑재 영역(10m)에 대한 칩 부품(12)의 얼라인먼트의 정밀도가 향상된다.
또한, 복수의 부분 영역(121p) 각각이 정사각형의 형상을 갖고 있는 경우에는, 복수의 부분 영역(121p)의 서로 평행인 변의 길이의 합과 복수의 부분 영역(121p)의 서로 평행인 다른 변의 길이의 합의 차가 더욱 저감된다. 그 결과, 칩 부품(12)의 긴 변(12L)에 직교하는 방향에서의 저항력과 칩 부품(12)의 짧은 변(12S)에 직교하는 방향에서의 저항력의 차이가 저감되고, 또한 칩 부품(12)의 긴 변(12L)에 직교하는 방향에서의 구동력과 칩 부품(12)의 짧은 변(12S)에 직교하는 방향에서의 구동력의 차이가 저감된다. 따라서, 탑재 영역(10m)에 대한 칩 부품(12)의 얼라인먼트의 정밀도가 더욱 향상된다.
이상, 다양한 실시 형태에 대해서 설명하였지만, 상술한 실시 형태에 한정되지 않고 다양한 변형 양태를 구성 가능하다. 예를 들어, 탑재 영역(10m)에서의 친액 영역과 소액 영역의 패턴은, 도 9 또는 도 10에 도시하는 패턴이어도 된다. 즉, 도 9에 도시하는 바와 같이, 복수의 부분 영역(101p)은, 탑재 영역(10m)의 긴 변(10L)에 접하고 있지 않아도 된다. 또한, 복수의 부분 영역(101p)은, 탑재 영역(10m)의 짧은 변(10S)에 접하고 있지 않아도 된다. 또한, 제1 중심선(CA) 및 제2의 중심선(CB)이 직교하는 위치를 포함하는 개소에 부분 영역(101p)이 형성되어 있어도 된다. 또한, 제1 영역(101)은, 복수의 부분 영역(101p)을 접속하는 접속 영역(101c)을 포함하고 있어도 된다. 접속 영역(101c)은, 친액 영역이며, 부분 영역(101p)과 동일한 재료로 형성될 수 있다. 또한, 접속 영역(101c)은, 복수의 부분 영역(101p)의 최단 변의 길이보다도 좁은 폭을 갖고 있다. 접속 영역(101c)에 의하면, 복수의 부분 영역(101p) 중 일부 상에 있어서 액체(LQ)가 부족해도, 당해 접속 영역(101c)을 통해서 다른 부분 영역(101p)으로부터 당해 일부에 액체(LQ)가 보충된다. 또한, 접속 영역(101c)은, 고립된 부분 영역(101p), 즉, 다른 부분 영역(101p)에 접속되어 있지 않은 부분 영역(101p)이 존재하지 않도록 형성되어 있어도 되고, 모든 부분 영역(101p)이 서로 연결되도록 형성되어 있어도 된다. 또한, 도 10에 도시하는 바와 같이, 제1 중심선(CA)에 대하여 일방측 및 타방측의 각각에 2개 이상의 부분 영역(101p)이 형성되어 있어도 된다. 또한, 제2 중심선(CB)에 대하여 일방측 및 타방측의 각각에 2개 이상의 부분 영역(101p)이 형성되어 있어도 된다.
또한, 칩 부품(12)의 면(12a)에서의 친액 영역과 소액 영역의 패턴은, 도 11 또는 도 12에 도시하는 패턴이어도 된다. 즉, 도 11에 도시한 바와 같이, 복수의 부분 영역(121p)은, 면(12a)의 긴 변(12L)에 접하고 있지 않아도 된다. 또한, 복수의 부분 영역(121p)은, 면(12a)의 짧은 변(12S)에 접하고 있지 않아도 된다. 또한, 제1 중심선(CC) 및 제2 중심선(CD)이 직교하는 위치를 포함하는 개소에 부분 영역(121p)이 형성되어 있어도 된다. 또한, 제1 영역(121)은, 복수의 부분 영역(121p)을 접속하는 접속 영역(121c)을 포함하고 있어도 된다. 접속 영역(121c)은, 친액 영역이며, 부분 영역(121p)과 동일한 재료로 형성될 수 있다. 또한, 접속 영역(121c)은, 복수의 부분 영역(121p)의 최단 변의 길이보다도 좁은 폭을 갖고 있다. 접속 영역(121c)에 의하면, 복수의 부분 영역(121p) 중 일부 상에 있어서 액체(LQ)가 부족해도, 당해 접속 영역(121c)을 통해서 다른 부분 영역(121p)으로부터 당해 일부에 액체(LQ)가 보충된다. 또한, 도 12에 도시하는 바와 같이, 제1 중심선(CC)에 대하여 일방측 및 타방측의 각각에 2개 이상의 부분 영역(121p)이 형성되어 있어도 된다. 또한, 제2 중심선(CD)에 대하여 일방측 및 타방측의 각각에 2개 이상의 부분 영역(121p)이 형성되어 있어도 된다.
10 : 기판 10a : 면
10m : 탑재 영역 101 : 제1 영역
101p : 부분 영역 101c : 접속 영역
102 : 제2 영역 CA : 제1 중심선
CB : 제2 중심선 12 : 칩 부품
12a : 면 121 : 제1 영역
121p : 부분 영역 121c : 접속 영역
122 : 제2 영역 CC : 제1 중심선
CD : 제2 중심선 LQ : 액체

Claims (7)

  1. 액체를 사용해서 기판에 대한 칩 부품의 얼라인먼트를 행하는 방법이며,
    상기 기판에, 100℃보다 낮은 온도 환경 하에서 액상으로 있는 액체를 공급하는 공정과,
    상기 칩 부품을 상기 액체 상에 배치하는 공정,
    을 포함하고,
    상기 기판은, 일 방향으로 길게 연장된 직사각형 형상을 갖는 탑재 영역을 포함하는 제1면을 갖고,
    상기 칩 부품은, 배치하는 상기 공정에서 상기 탑재 영역에 대면하는 제2면을 갖고,
    상기 제2면은, 상기 탑재 영역의 형상에 대략 일치하는 직사각형 형상을 갖고, 해당 탑재 영역의 면적에 대략 일치하는 면적을 갖고,
    상기 탑재 영역은, 제1 영역 및 해당 탑재 영역 중의 상기 제1 영역 이외의 영역인 제2 영역을 갖고,
    상기 액체에 대한 상기 제1 영역의 습윤성은 해당 액체에 대한 상기 제2 영역의 습윤성보다도 높고,
    상기 제1 영역은, 상기 탑재 영역의 긴 변에 직교하는 제1 중심선에 대하여 대칭으로 형성되어 있고, 또한 해당 탑재 영역의 짧은 변에 직교하는 제2 중심선에 대하여 대칭으로 형성되어 있고, 각각이 직사각형 형상을 갖는 복수의 부분 영역을 갖고 있으며,
    액체를 공급하는 상기 공정에서, 상기 제1 영역에 액체가 공급되는,
    방법.
  2. 액체를 사용해서 기판에 대한 칩 부품의 얼라인먼트를 행하는 방법이며,
    상기 칩 부품에, 100℃보다 낮은 온도 환경 하에서 액상으로 있는 액체를 공급하는 공정과,
    상기 기판을 상기 액체 상에 배치하는 공정,
    을 포함하고,
    상기 기판은, 일 방향으로 길게 연장된 직사각형 형상을 갖는 탑재 영역을 포함하는 제1면을 갖고,
    상기 칩 부품은, 배치하는 상기 공정에서 상기 탑재 영역에 대면하는 제2면을 갖고,
    상기 제2면은, 상기 탑재 영역의 형상에 대략 일치하는 직사각형 형상을 갖고, 해당 탑재 영역의 면적에 대략 일치하는 면적을 갖고,
    상기 제2면은, 제1 영역 및 해당 탑재 영역 중의 상기 제1 영역 이외의 영역인 제2 영역을 갖고,
    상기 액체에 대한 상기 제1 영역의 습윤성은 해당 액체에 대한 상기 제2 영역의 습윤성보다도 높고,
    상기 제1 영역은, 상기 제2면의 긴 변에 직교하는 제1 중심선에 대하여 대칭으로 형성되어 있고, 또한 해당 제2면의 짧은 변에 직교하는 제2 중심선에 대하여 대칭으로 형성되어 있고, 각각이 직사각형 형상을 갖는 복수의 부분 영역을 갖고 있으며,
    액체를 공급하는 상기 공정에서, 상기 제1 영역에 액체가 공급되는,
    방법.
  3. 제1항 또는 제2항에 있어서,
    상기 복수의 부분 영역의 각각의 형상은 정사각형인, 방법.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 제1 영역은, 상기 복수의 부분 영역을 접속하는 접속 영역을 더 포함하는, 방법.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 제1 영역은 산화 실리콘으로 형성되어 있고,
    상기 액체는, 희불산을 포함하는, 방법.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 액체는, 물 및/또는 에틸렌글리콜을 포함하는, 방법.
  7. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 액체는, 에폭시 수지, 아크릴 수지 또는 폴리비닐알코올을 포함하는, 방법.
KR1020187026430A 2016-03-17 2017-03-03 액체를 사용해서 기판에 대한 칩 부품의 얼라인먼트를 행하는 방법 KR102349884B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2016053712 2016-03-17
JPJP-P-2016-053712 2016-03-17
PCT/JP2017/008482 WO2017159401A1 (ja) 2016-03-17 2017-03-03 液体を用いて基板に対するチップ部品のアライメントを行う方法

Publications (2)

Publication Number Publication Date
KR20180124869A true KR20180124869A (ko) 2018-11-21
KR102349884B1 KR102349884B1 (ko) 2022-01-12

Family

ID=59850322

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020187026430A KR102349884B1 (ko) 2016-03-17 2017-03-03 액체를 사용해서 기판에 대한 칩 부품의 얼라인먼트를 행하는 방법

Country Status (6)

Country Link
US (1) US10553455B2 (ko)
JP (1) JP6600922B2 (ko)
KR (1) KR102349884B1 (ko)
CN (1) CN108780760B (ko)
TW (1) TWI708313B (ko)
WO (1) WO2017159401A1 (ko)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH057127A (ja) 1991-06-26 1993-01-14 Kawasaki Steel Corp 可変遅延回路
WO2006077739A1 (ja) * 2004-12-28 2006-07-27 Mitsumasa Koyanagi 自己組織化機能を用いた集積回路装置の製造方法及び製造装置
JP2011517104A (ja) * 2008-04-09 2011-05-26 コミッサリア ア レネルジー アトミーク エ オ ゼネルジ ザルタナテイヴ 基板によるチップの自己組立

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6261337A (ja) * 1985-09-11 1987-03-18 Fuji Electric Co Ltd 加圧接触型半導体装置
JP3193198B2 (ja) * 1993-07-30 2001-07-30 京セラ株式会社 半導体素子の実装方法
US5904545A (en) * 1993-12-17 1999-05-18 The Regents Of The University Of California Apparatus for fabricating self-assembling microstructures
SG91870A1 (en) * 2000-05-26 2002-10-15 Casem Asia Pte Ltd Method and device for bleed out control in solder bonding
US6762509B2 (en) * 2001-12-11 2004-07-13 Celerity Research Pte. Ltd. Flip-chip packaging method that treats an interconnect substrate to control stress created at edges of fill material
JP2006135236A (ja) * 2004-11-09 2006-05-25 Seiko Epson Corp 電子デバイスの実装方法、回路基板、及び電子機器
JP4808642B2 (ja) * 2006-02-02 2011-11-02 パナソニック株式会社 電子部品の実装方法および電子部品の実装装置
JP5378707B2 (ja) * 2008-05-29 2013-12-25 ルネサスエレクトロニクス株式会社 半導体装置及びその製造方法
CN102272909B (zh) * 2008-12-13 2015-04-08 米尔鲍尔股份公司 制造电子组装的方法和设备,采用该方法或在该设备中制造的电子组装
US8580612B2 (en) * 2009-02-12 2013-11-12 Infineon Technologies Ag Chip assembly
JP5389490B2 (ja) * 2009-03-23 2014-01-15 東京エレクトロン株式会社 三次元集積回路の製造方法及び装置
JP2011192663A (ja) * 2010-03-11 2011-09-29 Tokyo Electron Ltd 実装方法及び実装装置
JP2013187529A (ja) * 2012-03-12 2013-09-19 National Institute Of Advanced Industrial & Technology チップ部品の組立方法
JP2013251405A (ja) * 2012-05-31 2013-12-12 Tadatomo Suga 金属領域を有する基板の接合方法
JP6044885B2 (ja) * 2012-08-08 2016-12-14 パナソニックＩｐマネジメント株式会社 実装方法
EP2889900B1 (en) * 2013-12-19 2019-11-06 IMEC vzw Method for aligning micro-electronic components using an alignment liquid and electrostatic alignment as well as corresponding assembly of aligned micro-electronic components
JP6278760B2 (ja) * 2014-03-11 2018-02-14 株式会社ディスコ チップ整列方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH057127A (ja) 1991-06-26 1993-01-14 Kawasaki Steel Corp 可変遅延回路
WO2006077739A1 (ja) * 2004-12-28 2006-07-27 Mitsumasa Koyanagi 自己組織化機能を用いた集積回路装置の製造方法及び製造装置
JP2011517104A (ja) * 2008-04-09 2011-05-26 コミッサリア ア レネルジー アトミーク エ オ ゼネルジ ザルタナテイヴ 基板によるチップの自己組立

Also Published As

Publication number Publication date
TWI708313B (zh) 2020-10-21
JP6600922B2 (ja) 2019-11-06
US10553455B2 (en) 2020-02-04
KR102349884B1 (ko) 2022-01-12
CN108780760B (zh) 2022-04-08
JPWO2017159401A1 (ja) 2018-12-27
TW201735230A (zh) 2017-10-01
US20190096697A1 (en) 2019-03-28
WO2017159401A1 (ja) 2017-09-21
CN108780760A (zh) 2018-11-09

Similar Documents

Publication Publication Date Title
US5205032A (en) Electronic parts mounting apparatus
US8435440B2 (en) Method for forming a conductive pattern and a wired board
US8830466B2 (en) Arrangement for placement and alignment of opto-electronic components
US9323011B1 (en) Hybrid integrated optical device with passively aligned laser chips having submicrometer alignment accuracy
US10103510B2 (en) Optical module and method of manufacturing optical module
US11402583B2 (en) Assembly comprising a substrate and two components including optical waveguides, as well as method for production
KR102349884B1 (ko) 액체를 사용해서 기판에 대한 칩 부품의 얼라인먼트를 행하는 방법
US20150231723A1 (en) Solder ball attaching apparatus, flux dotting apparatus, and method of manufacturing semiconductor package
US20230102967A1 (en) Chip-to-Chip Optical Coupling for Photonic Integrated Circuits
CN106206519B (zh) 包括用于抑制焊桥的电气图案的电气装置
US11300754B2 (en) Offset patterned micro-lens and micro-optical bench including the same
US11094605B2 (en) Systems and methods for supporting a component
JP6467981B2 (ja) 半導体装置およびその製造方法
CN112242371A (zh) 使用牺牲侧壁层制造薄半导体芯片的方法及其设备
US20080157405A1 (en) Chip stack with precision alignment, high yield assembly and thermal conductivity
JP2011100832A (ja) マイクロ素子の配列方法、マイクロ素子実装体および表示装置
US10276538B2 (en) Electronic device having an under-fill element, a mounting method of the same, and a method of manufacturing a display apparatus having the electronic device
US10064278B2 (en) 3D electronic module comprising a ball grid array stack
CN212659536U (zh) 一种半导体设备
JP2019096991A (ja) イメージセンサー、センサーチップの製造方法
US20230185022A1 (en) Lens with alignment facets
KR20080048762A (ko) 반도체 모듈 및 그의 제조 방법
JP2006250978A (ja) インターポーザ基板、基板の位置合わせ方法、および光電子回路基板
US20120105543A1 (en) Inkjet head package, apparatus and method for assembling the same
US9173286B2 (en) Flexible-rigid circuit board composite and method for producing a flexible-rigid circuit board composite

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right