CN112242371A - 使用牺牲侧壁层制造薄半导体芯片的方法及其设备 - Google Patents

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Abstract

本公开的实施例涉及使用牺牲侧壁层制造薄半导体芯片的方法及其设备。本公开提供了设备和方法，其中半导体芯片具有减少的尺寸和厚度。通过利用牺牲性或牺牲硅晶片来制造设备。在牺牲硅晶片中形成凹进，其中半导体芯片被安装在凹进中。在牺牲硅晶片与芯片之间的空间被利用底层填充材料填充。使用任何适当的蚀刻处理，牺牲硅晶片和芯片的背侧被蚀刻，直至牺牲硅晶片被移除，并且芯片的厚度被减少。利用该处理，在一些实施例中，半导体芯片的整体尺寸可以被变薄到小于50μm。该超薄半导体芯片可以被并入制造柔性/可卷曲显示面板、可折叠移动设备、可穿戴显示器、或任何其他电气或电子设备中。

Description

使用牺牲侧壁层制造薄半导体芯片的方法及其设备
技术领域
本公开涉及制造具有经减少厚度的集成电路(IC)芯片的方法及其设备，适合被应用于可穿戴电子器件和柔性设备。
背景技术
随着对柔性设备和可穿戴电子设备增长的兴趣，半导体制造产业受困于寻找一种制造方法以使半导体设备或IC芯片变薄到超薄(ultra-thin)水平。现有半导体制造过程的工艺状态通常产生具有厚度大于约100μm、或更厚的IC芯片。然而，由于现有制造过程的固有限制，进一步地使IC芯片变薄是不可行的。
在变薄IC芯片厚度的能力被限制的情况下，半导体产业无法将其IC芯片应用扩展到各种技术领域，诸如可卷曲显示器、可折叠移动设备、可穿戴显示器、柔性膜显示器等超过常规应用领域的领域。
由于常规IC芯片的限制，芯片的尺寸和厚度不能满足产业针对提供最小化尺寸IC芯片的需求的增长。
发明内容
本公开涉及制造具有经减少尺寸和厚度的半导体芯片。相应地，提供了半导体芯片和制造这样的具有整体超薄尺寸的半导体芯片的方法。通过提供具有经减少厚度的半导体芯片(在一些实施例中小于50μm)，产业可以找到实现在上文所提到的可卷曲显示器、可折叠移动设备(例如移动听筒、笔记本电脑、平板电脑等)、可穿戴显示器、柔性膜显示器的突破口。
在各个实施例中，并入一个或多个本公开的半导体芯片的电子设备将具有经减少的尺寸(诸如经减少的厚度)。
在各个实施例中，本公开提供了制造具有经减少厚度的半导体芯片的方法，通过采用牺牲性(或牺牲)晶片作为侧壁。牺牲晶片可以是硅晶片，并且在底层填充材料被填充到半导体芯片与牺牲晶片之间时，该牺牲晶片被用作牺牲侧壁。然后该牺牲晶片与将被变薄至优选厚度的半导体芯片的无源表面(即，不具有有源电路装置部件的表面)被进一步一同研磨。采用牺牲硅晶片的该处理有助于显著地减少半导体芯片的尺寸。
在至少一个实施例中，本公开提供了一种半导体设备，包括电路板、芯片、多个焊料球和底层填充材料。芯片被定位在电路板的表面上，并且芯片具有第一侧和与第一侧相对的第二侧。多个焊料球被电耦合到电路板和芯片的第一侧，并且焊料球被彼此间隔。底层填充材料接触电路板、芯片和焊料球，并且底层填充材料具有与电路板的表面相对的第一表面和横向于第一表面的侧壁。
在一些实施例中，芯片的第二侧和底层填充材料的第一表面大致共面。
在一些实施例中，侧壁和底层填充材料的第一表面彼此垂直。
在一些实施例中，底层填充材料的侧壁与电路板的表面大致垂直，并且底层填充材料的第一表面与电路板大致平行。
在一些实施例中，底层填充材料在间隔的焊料球之间延伸，并且横向地包围焊料球。
在一些实施例中，半导体设备还包括在电路板的表面上的第一接触焊盘。多个焊料球的至少一个焊料球被安装在第一接触焊盘上。
在一些实施例中，半导体设备还包括在芯片的第一侧上的第二接触焊盘。多个焊料球的至少一个焊料球被连接到第二接触焊盘和芯片。
在一些实施例中，电路板是柔性印刷电路板。
在一些实施例中，在第一侧面与第二侧面之间的芯片的厚度小于50μm。
在一个或更多实施例中，本公开提供了一种方法，方法包括：将硅晶片附接到具有导电焊盘的电路板的表面；通过移除硅晶片的一部分，形成暴露导电焊盘和电路板的表面的第一部分的凹进；将芯片至少部分地定位在凹进中，芯片具有面向电路板的第一表面；将底层填充材料分配在凹进中，底层填充材料大致填充在硅晶片和芯片之间的空间，以及填充在凹进中的芯片与电路板的表面之间的空间；通过移除芯片的与第一表面相对的的部分，形成与硅晶片共面的芯片的第二表面；并且通过移除硅晶片来暴露电路板表面的第二部分。
附图说明
为了更好地理解实施例，现在将仅通过示例的方式来参考附图。在附图中，相同的附图标记标识类似的元件或行动。元件在附图中的尺寸和相对位置不必按比例画出。例如，各个元件的形状和角度不必按比例画出，并且这些元件中的一些元件可以被放大和定位以改善附图可读性。另外，元件被示出的特定形状并不必旨在传达任何关于该特定元件的实际形状的信息，并且这些形状可能被仅仅为了用于在附图中的简单识别而被选择。
图1是根据本公开的半导体设备的示例实施例的横截面视图。
图2是根据本公开的实施例的包括被提供在载体上的电路板的结构的截面视图。
图3是根据本公开的实施例的包括被提供在电路板上的牺牲层的结构的横截面视图。
图4A是根据本公开的一个实施例的沿着图4B的切割线4A-4A的结构的横截面视图，示出了在牺牲层上的掩模。
图4B是根据本公开的一个实施例的具有在牺牲层上的掩模的结构的俯视图。
图5是根据本公开的一个实施例的通过蚀刻牺牲层形成的结构的横截面视图。
图6是根据本公开的实施例的包括被安装在电路板上的半导体芯片的结构的横截面图。
图7A是根据本公开的一个实施例的沿着图7B的切割线7A-7A的结构的横截面视图，示出了底层填充材料被填充在半导体芯片和牺牲层之间。
图7B是根据本公开的一个实施例的具有被填充在半导体芯片和牺牲层之间的底层填充材料的结构的俯视图。
图8是根据本公开的一个实施例的在其中的牺牲层和半导体芯片的一部分上执行蚀刻的结构的横截面视图。
具体实施方式
在随后的描述中，某些特定细节被阐述，以便提供对所公开的各个实施例的透彻理解。然而，本领域相关技术人员将意识到实施例可以在不具有这些特定细节的一个或多个特定细节的情况下、或利用其他方法，部件，材料等的情况下被实践。在其他实例中，与半导体芯片或半导体芯片包装相关联的公知的结构没有被示出或详细描述，以避免不必要地模糊实施例的描述。
除非文中另有要求，否则贯穿以下说明书和权利要求书中的单词“包括”和其变形，诸如“包括了(comprises)”和“包括有(comprising)”被解释为开放地，包括性的意义，即“包括，但不限于”。另外，除非在文中另有明确指示，否则术语“第一”，“第二”和类似序列的指示被解释为可互换的。
贯穿本说明书的参考“一个实施例”或“一实施例”意味着所描述的涉及实施例的特定特征、结构或特点被包括在至少一个实施例中。因此，在贯穿本说明书的各个位置的出现该短语“一个实施例”或“一实施例”不需要全部参考相同的实施例。此外，该特定的特征、结构或特点可以以任何适当的方式在一个或多个实施例中被组合。
如在本说明书和所附权利要求书中所使用的，单数形式“一(a)”、“一个(an)”和“所述(the)”包括复数所指对象，除非在文中另有明确指示。还应被注意的是术语“或”通常在它的最广泛意义上被采用，即作为“和/或”的含义，除非文中另有明确规定。
图1是根据本公开的半导体设备10的示例实施例的横截面视图。该半导体设备10包括：电路板110，以及具有半导体芯片130和底层填充材料150的半导体结构100。
在该实施例中，半导体结构100被安装在电路板110上，半导体结构100包括半导体芯片130，除其他之外，在半导体芯片130的第一表面138上、或接近半导体芯片130的第一表面138具有各种有源电路和无源电路(诸如晶体管，电阻器，电容器和逻辑电路等)。然而，其他实施例可以包括根据特定设计要求的、更少或更多半导体结构的元件。术语“半导体芯片”也可以被用于指在一个或多个实施例中的半导体封装。
第一接触焊盘160位于半导体芯片130的第一表面138上。在一个实施例中，第一接触焊盘160的外表面与半导体芯片130的第一表面138共面。然而，在其他实施例中，第一接触焊盘160可以不与半导体芯片130的第一表面138共面(例如，在第一接触焊盘160向外延伸超过第一表面138的情况下)。在一个或多个实施例中，第一接触焊盘160与第一表面138共面，以减少半导体芯片130的高度或厚度H1和半导体结构100的厚度H2。
焊料球140被定位在半导体芯片130与电路板110之间以提供电接触。例如，焊料球140可以被熔化以产生电连接，以便将半导体芯片130附接到电路板110。例如，芯片130可以被反转以使焊料球140被定位在芯片130上的第一接触焊盘160与在下方的电子器件或电路板110上的第二接触焊盘120之间，并且使用例如超声热焊、回流焊接处理或任何其他已知方法来使焊料球被熔化。在芯片的电路与电路板110之间的空间被利用底层填充材料150填充。例如，底层填充材料可以在电路板110与半导体芯片130的第一表面138之间延伸。
在一个或多个实施例中，经由位于电路板110上的第二接触焊盘120，焊料球140被连接到电路板110。第二接触焊盘120可以与电路板110的表面(例如，如所示出的上表面)共面。在其他实施例中，第二接触焊盘120可以在非共面方式中被布置，例如，在第二接触焊盘120向外延伸超过电路板110的表面的情况下。焊料球140形成电路径，该电路径向半导体芯片的第一接触焊盘160和电路板110的第二接触焊盘120传递电信号，并且从半导体芯片130的第一接触焊盘160和电路板110的第二接触焊盘120传递电信号。焊料球140可以是能够传递电信号的任何适当的导电的结构，并且可以是(但不局限于)焊料块或焊料接头等。
底层填充材料150位于邻接半导体芯片130和焊料球140处。底层填充材料150可以被用于改善接头部(例如焊料球140)的结构完整性，并且提供更强的机械连接。此外，底层填充材料150可以被使用以使半导体结构100对抵抗震动、冲击、裂缝或温度变化等是可靠的，以使半导体结构100在产品的使用寿命能够支撑住。例如，底层填充材料150将在半导体芯片130与电路板110之间的热膨胀失配分散，防止在焊料球140中的应力集中。底层填充材料150还提供热桥，并且减少或消除焊料球140由于差分加热系统的芯片和剩余部分(未示出)而引起的应力，半导体结构100可以被连接到该系统的剩余部分(未示出)、或相反地可以被包括为该系统的剩余部分(未示出)的一部分。
在一个实施例中，底层填充材料150横向地包围半导体芯片130的外围，并且基本填充了在焊料球140之间的空间。在一个或多个实施例中，底层填充材料150可以具有表面170(例如所示出的上表面)和侧壁180，并且表面170和侧壁180可以彼此横向。在一个实施例中，底层填充材料150的侧壁180与电路板110的表面大致垂直或正交。例如，侧壁180可以具有相对于电路板110的精确竖直表面，这是由于利用了牺牲侧壁层，这将在随后附图中被详细描述。半导体芯片130的第一表面138和第二表面136彼此相对，并且可以彼此平行。在一个实施例中，半导体芯片130的第二表面136与底层填充材料150的表面170共面。例如，半导体芯片130的第二表面136和底层填充材料150的表面170可以彼此共面，这是由于对这两个表面同时施加了蚀刻处理。底层填充材料150可以是任何适当的电绝缘材料。例如，电绝缘材料可以是环氧树脂模塑化合物等。
第一接触焊盘160在半导体芯片130的第一平面138上。如前文所解释的，在一个实施例中，第一接触焊盘160可以被覆盖在半导体芯片130的区域上(或可以从半导体芯片130的区域向外延伸)，并且第一接触焊盘160不需要必须具有与半导体芯片130的第一平面138共面的表面。然而，在一些实施例中，第一接触焊盘160可以被嵌入或被凹进在半导体芯片130中，并且第一接触焊盘160可以具有与半导体芯片130共面的顶部表面。将第一接触焊盘160嵌入在半导体芯片130中可以涉及蚀刻芯片130和将焊盘160分配在芯片130经蚀刻的部分上。该接触将可能是处理步骤的一部分，以用于在芯片130中形成有源电路和无源电路。因此，在一些实施例中，第一接触焊盘160可以被布置在半导体芯片130上，其被分配的位置低于半导体芯片130的第一表面138，这允许半导体结构100的整体厚度H2具有被进一步减少的厚度。在一个实施例中，第一接触焊盘160可以是金属焊盘，并且可以由导电材料制成，包括(但不限于)金属诸如：铜(Cu)、铝(Al)、镍(Ni)、铬(Cr)、钛(Ti)，或它们的任何组合。类似地，第二接触焊盘120可以由与第一接触焊盘160相同或类似的导电材料制成，并且在与第一接触焊盘160大致相同或类似的方式中被形成。
电路板110被电气地和物理地连接到第二接触焊盘120。此外，尽管没有示出，但是电路板110可以被电气地和物理地连接到其他电子部件或其他电路(未示出)。在一个实施例中，电路板110包括柔性印刷电路板(PCB)。柔性PCB将电子设备安装在柔性塑料基板上，诸如聚酰亚胺，聚醚醚酮(PEEK)或透明导电聚醚薄膜等。然而，基于其他设计需求和制造工艺，柔性塑料基板的类型可以相应地变化，并且将不会被限制为上文所阐述的示例。柔性PCB的示例包括单侧电路、双侧电路、多层电路、刚-柔电路等。
半导体芯片130指任何适当的、使用半导体材料(诸如硅(Si))制造的半导体设备。术语半导体芯片130可以与集成电路(IC)芯片或微芯片可互换地使用，集成电路(IC)芯片或微芯片都广泛地指示具有电子部件的电子电路的集合。在一个实施例中，可以使用倒装芯片处理或任何适当的、用于互连半导体设备的处理(诸如IC芯片利用焊料球140互连到外部电路)将半导体芯片130电气地连接到电路板110。在一个实施例中，焊料球140被分配在芯片130上，并且为了将芯片130安装到外部电路装置(例如电路板或另一个芯片或晶片)，芯片被翻转以使它的顶侧面向下方，并且芯片被对齐以使它的接触焊盘160与相匹配的、在外部电路上的接触焊盘120对齐，并且然后焊料被回流焊接以完成互相连接。
在一个或更多实施例中，半导体芯片130的第二表面136是半导体芯片的钝化表面，例如，半导体芯片130可以在第二表面136处，或在第二表面136附近无任何有源电路组件。该表面可以通过蚀刻半导体芯片130形成，以使半导体芯片130具有小于50μm的厚度。另一方面，第一表面138是半导体芯片的有源表面，在此处形成电子电路部件。
通过利用根据本公开的制造过程，半导体芯片130的厚度H1可以小于100μm，并且在一些实施例中，厚度H1可以小于50μm。例如，使用牺牲硅晶片壁，半导体芯片130的厚度H1可以被变薄到大约30μm或更少。焊料球140可以具有在15μm微米到200μm之间的高度。相应地，半导体结构100的厚度H2可以在从大约45μm到250μm的范围中。在一个示例中，半导体结构100可以具有小如约45μm微米的厚度。获得超薄半导体芯片(小于50μm)的根据本公开的制造过程将在图2到8中进行解释。
图2到8是根据本公开的示例实施例的示出制作超薄半导体芯片的示例方法的横截面视图。
图2是根据本公开的包括提供在载体205上的电路板110的结构200的横截面视图。
载体205为电路板110的进一步处理提供了支撑。在一个实施例中，载体205可以由包括但不限于硅(Si)、砷化镓(GaAs)、玻璃或陶瓷的材料制成。在其他实施例中，任何合适的用于为柔性印刷电路板的处理提供支撑的结构都可以被使用。
电路板110被提供在载体205的表面114上。载体205的表面114物理地接触电路板110的表面。载体205的表面114和电路板110的表面112彼此相对，并且可以彼此平行。多个第二接触焊盘120被形成在电路板110的表面112上，并且被形成为与电路板110共面。例如，第二接触焊盘120可以被嵌入或被凹进电路板110中，并且可以具有与电路板110共面的顶表面。在电路板110中嵌入第二接触焊盘120可以涉及蚀刻板110和在板110的经蚀刻部分上布置接触焊盘120。在另一个实施例中，第二接触焊盘120可以被重叠在电路板110的区域上，并且不必须具有与电路板110的表面112共面的表面。在其他实施例中，第二接触焊盘120可以被分配在板110上，存放的位置低于电路板110的表面112，这允许半导体结构100(图1)的整体厚度H2被进一步减少。第二接触焊盘120(类似于第一接触焊盘160)可以由导电材料制成(包括，但不限于金属诸如Cu、Al等)。
在一个实施例中，电路板110可以是在载体205表面上形成的柔性印刷电路板，并且柔性印刷电路板的厚度可以具有从大约70μm到150μm的范围。具有不同厚度范围的其他电路板110也可以被使用。另外，在本技术领域中各种已知方法可以被使用，以将电路板110附接或安装到载体205。
图3是根据本公开的实施例的包括提供在电路板110上的牺牲层310的结构300的截面图。
牺牲层310被提供在电路板110的表面112上。在一个实施例中，牺牲层310包括硅晶片。但是，除了硅晶片的其他适当的牺牲层也可以被使用，以实现超薄半导体芯片。使用任何适当的方法(诸如用于硅晶片接合的任何适当方法)，牺牲层310可以被附接或接合到电路板110。然而，在本技术领域中已知的其他接合方法也可以被使用。
一旦牺牲层310被接合到电路板110，牺牲层310的顶表面就被研磨。例如，通过机械研磨处理，晶片的研磨或变薄被执行。例如，通过第一次粗研磨、接着通过精细研磨，硅可以被移除。包含特定尺寸的钻石颗粒的研磨工具可以被使用。粗研磨显著地减少了牺牲层310(例如，硅晶片)的厚度，这可以引起硅晶格的微裂缝和损害。接着，精细研磨完成研磨处理，并且移除任何可能被损害的硅的部分。然而，在本技术领域中已知的其他适当的研磨或变薄方法也可以被使用。
在一个实施例中，牺牲层310被研磨到具有45μm到250μm的厚度，亦即牺牲层310的顶部被研磨，使得在电路板110的表面112和牺牲层310的表面312之间的厚度具有上文所述的厚度。牺牲层310的表面312与电路板110的表面112相对，并且他们可以彼此平行。在一些实施例中，将牺牲层研磨至某个厚度的程度可以被用于确定半导体芯片130最终将具有的整体厚度。这将在结合图8的描述中被更详细地解释。
图4A是根据本公开的一个实施例的沿着图4B的切割线4A-4A的结构400的截面图，示出了在牺牲层310上的掩模410。图4B是根据本公开的一个实施例的具有在牺牲层310上的掩模410的结构400的俯视图。
图4A图示了重叠在牺牲层310上的掩模410。掩模410被应用到牺牲层310的表面，使得牺牲层310的仅未被掩模区域将被暴露。未被掩模410掩模的区域可以被称为开口415。基于在如图1中示出的半导体芯片130的大小和尺寸，开口415的大小可以被确定。更特别地，开口415可以被选择，以具有足够大的尺寸，使得半导体芯片130可以被适配到之后通过开口415形成的凹进中。使用掩模410的经掩模区域。可以从使用的湿法蚀刻(例如，等离子切割或水枪)保护牺牲层310不被蚀刻。在本技术领域中已知的任何适当的为了保护牺牲层310不被蚀刻的掩模可以被使用。
在图4B中，可以看到的是，掩模410形成附加开口420，附加开口420从开口415突出。在一些实施例中，开口415可以大致是矩形的形状，而附加开口420可以以半圆形或其它形状，从开口415的边缘向外突出。将容易认识到的是，开口415和附加开口420可以是由掩模410形成的相同开口或孔径的一部分。该附加开口420提供了如在图1中示出的底层填充材料的填充的空间(例如，通过注入处理)。底层填充材料的注入处理将结合在图7A和7B被详细解释。如所示出的，附加开口420被图示为半圆形形状。然而，在其他实施例中，附加开口420可以具有各种不同的形状和尺寸。例如，附加开口420可以具有三角形形状、矩形形状、或任何其他形状。在各种实施例中，附加开口420可以具有针对注入处理装备的任何适当的尺寸和形状，以将底层填充材料15注入到附加开口420中。在一个实施例中，附加开口420具有直径在从150μm到400μm的范围的半圆形形状。
附加开口420的位置相邻于(并且突出于)掩模410的开口415。如从图4B可以看到的，所描绘的位置被示出在开口415的左上角，然而，附加开口420可以被定位在各种适当的位置，用于在牺牲层310与半导体芯片130之间填充底层填充材料150。在其他实施例中，如果底层填充材料150可以被注入在牺牲层310与半导体芯片130之间，则附加开口420可以与掩模410的开口415间隔。
图5是根据本公开的一个实施例的通过蚀刻牺牲层310形成的结构500的截面图。
蚀刻处理510被采用。以蚀刻牺牲层310的经暴露的或未被掩模区域。如在图4中示出的，牺牲层310的未被掩模区域对应于开口415、420。蚀刻处理510被施加，直到电路板110的表面112和第二链接焊盘120被暴露为止。在各种实施例中，蚀刻处理510可以包括干法蚀刻、湿法蚀刻或等离子切割。在蚀刻处理中，在不由掩模410或光刻胶的保护的区域中，液体(“湿”)或等离子体(“干”)化学药剂移除基板(例如牺牲层310)的最上层。该蚀刻处理在移除未被掩模的牺牲层310的同时，使用在蚀刻处理510期间未被蚀刻的牺牲层310形成了侧壁520。在一个或多个实施例中，蚀刻处理510规划了牺牲层310的侧壁520，该侧壁是平整的并且竖直于电路板110的表面112。例如，因为通过等离子切割侧壁520来蚀刻牺牲层310(在一个实施例中是硅晶片)，所以牺牲层310可以具有锐利正交的、竖直的侧壁520，该侧壁520相对于电路板110的表面112接近或大致成90度。在一些实施例中，作为蚀刻的结果，侧壁520可以有些锥形。
在接下的处理之前，剩余的掩模410被移除。亦即，在掩模410或光刻胶不再被需要之后，其被从牺牲层310移除。在一个实施例中，抗蚀剂剥离液可以被使用，以移除掩模410。抗蚀剂剥离液化学地改变抗蚀剂，以使抗蚀剂不再粘附于牺牲层310。其他备选已知方法可以被使用，以移除掩模410。例如，通过使用含氧等离子体、或其他适当的方法，可以移除掩模410。
图6是根据本公开的实施例的包括被安装在电路板110上的半导体芯片130的结构600的横截面视图。
在图6中，半导体芯片130被安装在牺牲层310的凹进部分610上。如在图5中示出和所描述的，牺牲层310的凹进部分610可以是，例如，虚拟层310的通过蚀刻移除的部分。此处所示出的半导体芯片130与在图1中示出的芯片130的不同之处在于厚度。在图6中指示为H3的半导体芯片130的厚度大于比H1的厚度。该半导体芯片130的厚度H3将被变薄到在图1中的厚度H1。牺牲层310具有的厚度H4在一些实施例中比半导体芯片130的厚度H3更少。
在一个实施例中，使用倒装芯片处理，半导体芯片130被连接到电路板110。特别地，该处理可以包括在晶片上创建集成电路。在该处理中，第一接触焊盘160在半导体芯片130的第一表面138上被金属化。然后，焊料球140被分配在第一接触焊盘160的每个第一接触焊盘上。单独的芯片被切割，并且半导体芯片130被翻转和定位，以使焊料球140面向外部电路(诸如电路板110)的第二接触焊盘120。随后，使用高温回流焊接处理等，这些焊料球140被熔化以完成互相连接。
图7A是根据本公开的一个实施例的沿着图7B的切割线7A-7A的结构700的横截面视图，示出了填充在半导体芯片与牺牲层之间的底层填充材料。图7B是根据本公开的一个实施例的具有在半导体芯片与牺牲层之间的底层填充材料的俯视图。
在图7A中，横截面视图示出了底层填充材料150被填充在焊料球140之间的空间中，以及被填充在半导体芯片130与牺牲层310之间的空间中。
在一个或多个实施例中，牺牲层310的厚度H4和从牺牲层310的顶表面312的半导体芯片130的厚度是相同的。然后，使用干性蚀刻或湿性蚀刻方法，牺牲层310和半导体芯片130的部分被蚀刻。该处理将结合图8被详细地解释。
图7B示出了用于在上文所提到的位置中注入底层填充材料150的底层填充注入装备720。底层填充注入装备720使用开口420以注入底层填充材料150。如所示出的，开口420被图示为具有直径D的半圆形形状。在各种实施例中，只要开口420的尺寸针对注入底层填充材料150提供适当的注入孔，开口420可以具有各种不同的形状和尺寸。例如，半圆形形状开口420的直径D可以在从大约150μm至400μm的范围内。然而，基于被使用的底层填充注入装备的类型，并且基于半导体芯片130的尺寸，更小的或更大的直径D可以被使用。
除了用于底层填充注入装备720的开口420之外，在半导体芯片130与牺牲层310之间(例如，牺牲层310的侧壁)存在另一空间，该空间将被底层填充材料150填充。在牺牲层310与半导体130之间的空间具有第一宽度W1和第二宽度W2。底层填充材料150的该部分将在之后形成半导体芯片130的侧壁。在一个实施例中，第一宽度W1和第二宽度W2可以是大约50μm。亦即，第一宽度W1和第二宽度W2可以具有相同的宽度。在其他实施例中，第一宽度W1和第二宽度W2可以具有大于或小于大约50μm的宽度。在牺牲层310与半导体芯片130之间形成的宽度和空间可以基于不同设计、基于不同尺寸而1变化。
在一些实施例中，第一宽度W1和第二宽度W2可以彼此不同。例如，第二宽度W2可以比W1更小，这是因为稍微更大的第一宽度W1针对底层填充注入装备720提供了更多的空间，以注入底层填充材料150。然而，在其他实施例中，第二宽度W2可以具有大于第一宽度W1的宽度。
图8是根据本公开的一个实施例的在其中牺牲层和半导体芯片130的一部分上执行蚀刻的结构800的横截面视图。
蚀刻处理810被执行，以蚀刻掉相邻于半导体芯片130的牺牲层310和半导体芯片130的一部分。在一些实施例中，底层填充材料150的部分可以与牺牲层310和半导体芯片130的一部分一起被蚀刻，并且在其他实施例中，底层填充材料150可以抵抗蚀刻剂，以使底层填充材料150在蚀刻处理完成之后，具有与在蚀刻处理之前大致相同的几何结构。此处使用的蚀刻处理810可以与在图5中示出的被使用的蚀刻处理类似或大致相同。在各种实施例中，蚀刻处理810可以包括干性蚀刻或湿性蚀刻。可以使用的干性蚀刻的一个示例是等离子切割。该蚀刻处理移除牺牲层310，并且暴露电路板110的表面112和半导体芯片130的部分。例如，等离子切割处理可以以大致相同或类似的速率蚀刻牺牲层310和半导体芯片130(例如，牺牲层和半导体芯片的每项可以由硅形成)。作为结果，当等离子切割处理被应用时，通过蚀刻可以完全移除牺牲层310的厚度H4，从而暴露电路板110的表面112，并且蚀刻可以从半导体芯片130移除相同厚度H4。该处理引起半导体芯片130具有厚度H1(这是半导体芯片130在蚀刻之后的厚度)。如关于图6所解释的，半导体芯片130的原本厚度是H3，然而通过使用蚀刻处理810以相同的速率蚀刻硅(例如，硅牺牲层310和硅芯片130)，通过蚀刻掉等于H4的厚度，半导体芯片130的原本厚度H3被减少至H1(例如，H3-H4＝H1)。相应地，在一些实施例中，半导体芯片130的厚度是基于在牺牲层310的。
在一个或多个实施例中，等离子切割在底层填充材料150的边缘或侧壁表面180留下具有痕迹的平整竖直边缘。这在侧壁180与电路板110的表面112之间创建了横向的关系。例如，因为牺牲层310(在一个实施例中是硅晶片)被等离子切割蚀刻，侧壁180可以具有锐利正交的、相对于电路板110的表面112接近或大致成90度的侧壁。
在引起移除牺牲层310和半导体芯片130的一部分的蚀刻处理810之后，分离包括电路板110的半导体芯片130被执行。尽管没有示出，本技术领域的普通技术人员应容易认识到，在载体205上可以安装有在阵列形式中的多个半导体芯片。在每个半导体芯片被分离之后，每个半导体芯片130被从载体205移除，通过从图2到8处理的最终产品在图1中被示出。
基于本公开，制造具有尺寸在50μm以下的紧凑尺寸半导体芯片是可能的。这些超薄半导体芯片可以节省空间，并且因此为通过竖直地或水平地堆叠集成芯片提供了更多空间。
上文所述的各个实施例可以被组合，以提供额外实施例，可以根据上文所详细描述的，对实施例进行这些和其他更改。大体上，在以下的权利要求书中，所使用的术语不应被解释为将所要求的权利限制在本说明书和权利要求书中所公开的特定实施例，而应被解释为包括全部可能的实施例，以及在本权利要求书中有权享有的全部等价物的范围。相应地，权利要求不由本公开限制。

Claims (20)

1.一种半导体设备，包括：
电路板，具有表面；
芯片，在所述电路板的所述表面上，所述芯片具有第一侧和与所述第一侧相对的第二侧；
多个焊料球，被电耦合到所述电路板和所述芯片的所述第一侧，所述多个焊料球被彼此间隔；以及
底层填充材料，接触所述电路板、所述芯片和所述焊料球，所述底层填充材料具有与所述电路板的所述表面相对的第一表面，和横向于所述第一表面的侧壁。
2.根据权利要求1所述的半导体设备，其中所述芯片的所述第二侧和所述底层填充材料的所述第一表面大致共面。
3.根据权利要求2所述的半导体设备，其中所述侧壁和所述底层填充材料的所述第一表面彼此垂直。
4.根据权利要求3所述的半导体设备，其中所述底层填充材料的所述侧壁与所述电路板的所述表面大致垂直，并且所述底层填充材料的所述第一表面与所述电路板大致平行。
5.根据权利要求1所述的半导体设备，其中所述底层填充材料在间隔的所述焊料球之间延伸，并且横向地包围所述焊料球。
6.根据权利要求1所述的半导体设备，还包括：
第一接触焊盘，在所述电路板的所述表面上，所述多个焊料球中的至少一个焊料球被安装在所述第一接触焊盘上。
7.根据权利要求6所述的半导体设备，还包括：
第二接触焊盘，在所述芯片的所述第一侧上，所述多个焊料球中的至少一个焊料球被连接到所述第二接触焊盘和所述芯片。
8.根据权利要求1所述的半导体设备，其中所述电路板是柔性印刷电路板。
9.根据权利要求1所述的半导体设备，其中在所述第一侧与所述第二侧之间的所述芯片的厚度小于50μm。
10.一种方法，包括：
将硅晶片附接到具有导电焊盘的电路板的表面；
通过移除所述硅晶片的一部分，形成凹进，所述凹进暴露所述导电焊盘和所述电路板的所述表面的第一部分；
将芯片至少部分地定位在所述凹进中，所述芯片具有面向所述电路板的第一表面；
将底层填充材料分配在所述凹进中，所述底层填充材料大致填充在所述硅晶片与所述芯片之间的空间，以及填充在所述凹进中的所述芯片与所述电路板的所述表面之间的空间；
通过移除所述芯片的与所述第一表面相对的部分，形成所述芯片的第二表面；以及
通过移除所述硅晶片，暴露所述电路板的所述表面的第二部分。
11.根据权利要求10所述的方法，还包括将所述芯片电连接到所述电路板的所述导电焊盘。
12.根据权利要求10所述的方法，其中通过蚀刻所述芯片和所述硅晶片，所述芯片的所述第二表面的形成和所述电路板的所述表面的第二部分的暴露被同时地执行。
13.根据权利要求12所述的方法，其中所述蚀刻包括等离子切割。
14.根据权利要求12所述的方法，其中所述芯片的所选择的厚度小于50μm。
15.根据权利要求10所述的方法，其中所述芯片的所述第一表面是所述芯片的有源表面。
16.根据权利要求10所述的方法，其中在所述硅晶片与所述芯片之间的所述空间小于50μm。
17.根据权利要求10所述的方法，其中形成所述凹进包括：
在所述硅晶片上布置掩模；
在所述掩模中形成第一开口，所述第一开口大致对应于所述电路板将被暴露的区域
在所述掩模中形成第二开口，用于注入所述底层填充材料，所述第二开口与所述第一开口相邻；以及
通过蚀刻由所述第一开口和所述第二开口暴露的所述硅晶片的所述一部分，移除所述硅晶片的所述一部分。
18.根据权利要求17所述的方法，其中所述第二开口具有半圆形形状，并且所述半圆形的直径小于400μm。
19.一种方法，包括：
在具有多个导电焊盘的电路板上提供牺牲层，所述牺牲层具有第一厚度；
通过移除所述牺牲层的一部分，形成暴露所述多个导电焊盘的凹进；
在所述凹进中定位芯片，所述芯片具有大于所述第一厚度的第二厚度；以及
通过蚀刻所述芯片和所述牺牲层，移除所述芯片的部分和所述牺牲层，在所述蚀刻之后，所述芯片具有小于所述第二厚度的第三厚度。
20.根据权利要求19所述的方法，其中在所述蚀刻之后，所述芯片具有小于50μm的厚度。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113023667A (zh) * 2021-03-04 2021-06-25 中国科学院物理研究所 三维微纳弯折结构及利用电子束制备其的方法
CN113023667B (zh) * 2021-03-04 2023-11-10 中国科学院物理研究所 三维微纳弯折结构及利用电子束制备其的方法

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