JP2580102B2 - Ｆｉｒ型ディジタルフィルタ - Google Patents

Description

【発明の詳細な説明】 産業上の利用分野 この発明は、複数チャンネルが同時にサンプリングさ
れたデータをステレオ時分割処理で、ディジタル−アナ
ログ変換（以下、D/A変換と云う）する場合等に用いて
好適なFIR型ディジタルフィルタに関する。

背景技術とその問題点 ＬチャンネルとＲチャンネルの如く複数のチャンネル
のデータを所定の位相差をもって交互にサンプリングし
て記録する場合には、再生時に単一のD/A変換器を用い
て時分割処理しても問題ないが、例えばコンパクトディ
スクプレーヤのディスクに記録されるデータの如く、Ｌ
チャンネルとＲチャンネルのデータが同時にサンプリン
グされて記録されているような場合には、再生時に単一
のD/A変換器を用いて時分割処理すると、Ｌチャンネル
とＲチャンネルの間で1/fs（fsはオーバサンプル後のサ
ンプリング周波数で、通常44.1kHz×２）×1/2（秒）だ
け位相がずれると云う不都合が生ずる。

そこで、従来は、ＬチャンネルとＲチャンネルの間で
位相差が生じては困るような用途に対しては、時分割処
理をやめて夫々チャンネル毎に専用のD/A変換器を用い
て同時にD/A変換の処理を行うようにしていた。従って
構成が複雑になると共にコスト的にも高価になる等の不
都合があった。

また、D/A変換器の後にアナログ遅延回路（サンプル
ホールド回路）を設け、D/A変換後のＬチャンネルとＲ
チャンネルの位相差を解消することも考えられるが、実
用的でなく、実際には用いられていない。

発明の効果 この発明は斯る点に鑑み、単一のD/A変換器を用いて
も完全に位相の揃った複数チャンネルの再生音を得るこ
とができるFIR型ディジタルフィルタを提供する物であ
る。

発明の概要 この発明では、複数チャンネルを時分割処理してデー
タの補間を行うFIR型ディジタルフィルタにおいて、上
記複数チャンネルに対して個別に且つ互いに所定量異な
る係数を設定し、これ等の係数を各チャンネルに対応し
て切換え使用するようにしている。これによって、この
発明では単一のD/A変換によるステレオ時分割処理で
も、完全に複数チャンネル位相の揃った再生が可能とな
る。

実施例 以下、この発明の一実施例を第１図〜第４図に基づい
て詳しく説明する。

第１図は慣用のFIR型ディジタルフィルタであって、
入力データのサンプリング周期に等しい遅延量を有する
遅延器（1₁），（1₂）……（1_N-1）と、各遅延出力に係
数K₀,K₁……K_N-1を掛ける乗算器（2₁），（2₂）……（2
_N）と、各乗算出力を加算する加算器（３）とで一般に
構成されている。遅延器（1₁），（1₂）……（1_N-1）は
通常シフトレジスタ、RAM等で構成され、その動作クロ
ックは基本サンプリング周波数fsの整数倍とされてい
る。

いま、このディジタルフィルタの単位サンプル応答
を,h（ｎ）とすると、システム関数（伝達関数）Ｈ
（ｚ）は、次式で表わされる。

また、その係数Kn（ｎ＝０〜Ｎ−１）は Kn＝ｈ（ｎ） ……（２） となる。

そして、このようにシステム関数を有するフィルタの
周波数応答は、Ｚ＝ｅ^ｊωとおいて、 で表わされる。

上記（２）式よりFIR型ディジタルフィルタの係数Kn
は、単位サンプル応答ｈ（ｎ）そのものであることがわ
かる。

次に、単位サンプル応答ｈ（ｎ）の求め方を述べる。
この単位サンプル応答の求め方には、チエビシュフ近似
や等リップル近似による手法等があるが、こゝでは理想
ローパスの逆フーリエ変換による手法、すなわちアナロ
グフィルタのインパルス応答から求める方法に付いて説
明する。

先ず求める周波数特性をＦ（ω）とすると、その時間
関数ｆ（ｔ）は逆フーリエ変換して となる。

こゝで、周波数特性Ｆ（ω）は第２図に示すような理
想ローパスである。よって、このときの時間関数ｆ
（ｔ）は次式で表わされる。

この（５）式を離散時間の関数として書き直すと、 となる。但し、上記（６）式において、ｔ＝nT（Ｔ＝1/
fs、ｎは整数）、ωｃ＝２πfc（fcは遮断周波数）とす
る。なお、fsはフィルタのオーバサンプリング周波数で
ある。

こゝで、アナログフィルタのインパルス応答をha
（ｔ）、これに対応するディジタルフィルタの単位サン
プル応答をhd（ｎ）（ｎ＝０〜Ｎ−１）とすると、アナ
ログフィルタの特性をゲインも含めて近似するには、デ
ィジタルフィルタの単位サンプル応答を hd（ｎ）＝Tha（nT） ……（７） とすればよい。なおhaをＴ倍するのは双方の関数の単位
面積で比較するためのノーマライズのためである。

従って、上記（６）及び（７）式より、ディジタルフ
ィルタの単位サンプル応答は で求められる。

次にこれを第１図の回路構成に適用するために、上記
（２）式で用いた単位サンプル応答ｈ（ｎ）を、hd
（ｎ）を用いて表わす。それには、直線位相のFIR型デ
ィジタルフィルタとするために、 ｈ（ｎ）＝ｈ（Ｎ−１−ｎ） ……（９） を満足しなければならない。そこで、 となるように上記（８）式のｎをシフトしてやればよ
い。すなわち、 となる。つまり、この（11）式はディジタルフィルタの
単位サンプル応答hd（ｎ）が実質的に正の方向に だけシフトされたことを表わし、この場合 を中心にして左右に単位サンプル応答が分布し、また、 を境にして左右対称の係数が存在することになる。

こゝでこのフィルタの群遅延特性を考えると、この群
遅延特性は実質的にフィルタの段数（タップ数）Ｎとオ
ーバサンプリング周波数fsに依存し、次式で決定され
る。

つまり、上記式（10）式で示されるシフト量 に1/fsを乗じたもので、一定となる。

そこで、上記（12）式のＮに任意の段数を表わすｌ
と、これより１段異なるｌ＋１とを夫々代入して両者の
差をとると、次式の如くなる。

これは、複数チャンネル、例えばＬチャンネルとＲチ
ャンネル間で時分割的にD/A変換する際に補正しなげれ
ばないない遅延量そのものである。

通常記録の際に同時にサンプリングされたデータは、
ＬチャンネルとＲチャンネルの場合は、再生時にはＬチ
ャンネル,Rチャンネルの順でD/A変換されるので、Ｌチ
ャンネルの方がＲチャンネルより位相的に だけすゝむことになる。従って、これを補正するために
は、Ｌチャンネルに対し、Ｒチャンネルより１だけ大き
なＮを設定してやればよいことが、上記（13）式より理
解できる。従って、斯る設定により、ディジタルフィル
タにおけるＬチャンネルの遅延量が だけＲチャンネルの遅延量より大きくなり、結果として
D/A変換後には完全に位相の揃ったＬチャンネルとＲチ
ャンネルの信号が得られることになる。

第３図はこの発明の一実施例を示すもので、こゝでは
１個のD/A変換で多チャンネル切換を行う型のディジタ
ルフィルタに適用した場合である。

同図において、（10）はディジタル信号が供給される
入力端子、（11）は入力端子（10）からのディジタル信
号を順次取込むシフトレジスタ、（12）はシフトレジス
タ（11）の内容を書き込み、そして読み出すRAMで、こ
のRAM（12）はこゝでは例えば16×27（16×14（Lch）＋
16×13（Rch））ビットの容量とされる。ここでは、２
倍オーバーサンプリングを行なった場合には、有効なデ
ータは１信号おきにしかなく、各有効なデータの間にあ
る信号は０であるため、有効なデータのみを書き込んで
いる。

（13）はRAM（12）の出力がデータとしてその一方の
入力側に供給される乗算器であって、例えばこゝでは両
チャンネルで考えた時にτ＝2/fs内に16〔ビット〕×16
〔ビット〕×53（27＋26）〔回〕の乗算能力があるもの
とする。（14），（15）は夫々Ｌチャンネル,Rチャンネ
ルのD/A交換の際に使用される乗算係数が予め記憶され
ているROMであって、この場合、例えばROM（14）は16×
27ビットの容量、ROM（15）は16×26ビットの容量とさ
れる。（16）はROM（14），（15）の出力を切換えるス
イッチ回路であって、ＬチャンネルのD/A変換時には接
点ａ側に接続されてROM（14）からの乗算係数を、また
ＲチャンネルのD/A変換時には接点ｂ側に切換えられてR
OM（15）からの乗算係数を、夫々乗算器（13）の他方の
入力側に供給する。

（17）は乗算器（13）の乗算出力を加算する加算器、
（18）は加算器（17）の結果をラッチするアキュムレー
タであって、このアキュムレータ（18）の出力の一部は
加算器（17）に帰還されて逐次乗算器（13）からの乗算
出力と加算され、例えば、こゝではτ＝2/fsの間にＬチ
ャンネルのD/A変換の際には25回、ＲチャンネルのD/A交
換の際には24回の加算がなされる。

（19）はアキュムレータ（18）の出力が供給されるシ
フトレジスタ、（20）はシフトレジスタ（19）より取り
出された出力端子である。

次に、この回路動作を説明する。ＬチャンネルのD/A
変換時には、スイッチ回路（16）が接点ａ側に接続さ
れ、入力端子（10）より供給されたディジタル信号がシ
フトレジスタ（11）及びRAM（12）で順次所定量遅延さ
れてデータとして乗算器（13）に供給され、ここでROM
（14）からの対応する乗算係数と順次乗算される。そし
て、乗算器（13）の乗算出力は順次加算器（17）に供給
されて、先の乗算出力、すなわちアキュムレータ（18）
からの帰還入力と加算され、この加算動作の繰り返しが
1/fsの間に13回、次の1/fsの間に12回行われ、各1/fs毎
にアキュムレータ（18）の出力がシフトレジスタ（19）
に供給される。つまりτ＝2/fs内に25回の加算が行なわ
れる。このシフトレジスタ（19）の内容が所望のＬチャ
ンネルのディジタル信号として出力端子（20）に取り出
され、図示せずもD/A変換器に供給される。

また、ＲチャンネルのD/A変換時には、スイッチ回路
（16）が接点ｂ側に切換えられ、上述同様入力端子（1
0）からのディジタル信号がシフトレジスタ（11）及びR
AM（12）で順次所定量遅延されてデータとして乗算器
（13）に供給され、こゝでROM（15）からの対応する乗
算係数と順次乗算される。そして、乗算器（13）の乗算
出力は順次加算器（17）に供給されて、アキュムレータ
（18）からの帰還入力と加算され、この加算動作各1/fs
の間に12回行われ、各1/fs毎にアキュムレータ（18）の
出力がシフトレジスタ（19）に供給される。つまりτ＝
2/fs内に24回の加算が行なわれる。このシフトレジスタ
（19）の内容が所望のＲチャンネルのディジタル信号と
して出力端子（20）に取り出され、図示せずもD/A変換
器に供給される。

第４図は上述の如くＬチャンネルをＮ＝27、Ｒチャン
ネルをＮ＝26と、Ｎの大きさを１だけずらした時の各チ
ャンネルにおける群遅延量を示すもので、第４図Ａに示
すＬチャンネルの群遅延量は13T、第４図Ｂに示すＲチ
ャンネルの群遅延量は12.5Tで、両者間に0.5Tすなわち の遅延量の差が存在することがわかる。

Ｌチャンネルのディジタルフィルタの出力信号のD/A
変換を行なう際に、Ｒチャンネルのディジタルフィルタ
の出力信号も同時に用意しておく。従って、Ｌチャンネ
ルの信号はＲチャンネルの信号に対して1/2・1/fsだけ
過去の信号であるから、1/2・1/fsだけ先行している。D
/A変換器では通常ＬチャンネルをＲチャンネルに対して
略 相当先行して処理するので、結果としてD/A変換器の出
力側にはＬチャンネル及びＲチャンネル間の位相差の補
正された同相のＬチャンネル信号及びＲチャンネル信号
が得られることになる。

このようにして、本実施例ではＬチャンネル,Rチャン
ネル独立に係数を配し、これ等２種類の係数は遅延特性
が だけ異なるか或いは係数の個数（段数）がＬチャンネル
とＲチャンネル間で１だけ異なるようにし、これ等の係
数をＬチャンネルとＲチャンネルに対応して切換え用い
るようにしたので、Ｌチャンネル,Rチャンネル間の位相
差も補正できるオーバサンプリングフィルタが実現でき
る。

発明の効果 上述の如くこの発明によれば、複数チャンネルを時分
割処理してデータの補間を行う、つまりサンプリングレ
ートをシフトするオーバサンプリングを行うFIR型ディ
ジタルフィルタにおいて、複数チャンネルに個別に且つ
相互に所定量異なる係数を設定し、これ等の係数を各チ
ャンネルに対応して切換え使用するようにしたので、単
一のD/A変換によるステレオ時分割処理でも完全に複数
チャンネルの位相の揃った再生が可能となり、回路構成
の簡略化、コストの低廉化が図れる。

【図面の簡単な説明】

第１図は慣用のFIR型ディジタルフィルタの構成を示す
ブロック図、第２図は理想ローパスの周波数特性を示す
線図、第３図はこの発明の一実施例を示すブロック図、
第４図は第３図の動作説明に供するための線図である。 （11），（19）はシフトレジスタ、（12）はRAM、（1
3）は乗算器、（14），（15）はROM、（17）は加算器、
（18）はアキュムレータである。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】複数チャンネルのディジタルデータを時分
   割処理してデータの補間を行うFIR型ディジタルフィル
   タにおいて、 上記FIR型ディジタルフィルタは、更に、係数が記憶さ
   れる複数の記憶手段と、 上記複数の記憶手段からの係数を上記FIR型ディジタル
   フィルタに選択的に供給するための切り換え手段と、よ
   りなり、 上記複数の記憶手段の係数は、それぞれ異なる群遅延特
   性を示す係数であることを特徴とするFIR型ディジタル
   フィルタ。