JPH05283978A - サンプリングレート変換装置 - Google Patents
サンプリングレート変換装置Info
- Publication number
- JPH05283978A JPH05283978A JP4105978A JP10597892A JPH05283978A JP H05283978 A JPH05283978 A JP H05283978A JP 4105978 A JP4105978 A JP 4105978A JP 10597892 A JP10597892 A JP 10597892A JP H05283978 A JPH05283978 A JP H05283978A
- Authority
- JP
- Japan
- Prior art keywords
- filter
- conversion
- sub
- equation
- sampling rate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H17/00—Networks using digital techniques
- H03H17/02—Frequency selective networks
- H03H17/06—Non-recursive filters
- H03H17/0621—Non-recursive filters with input-sampling frequency and output-delivery frequency which differ, e.g. extrapolation; Anti-aliasing
- H03H17/0635—Non-recursive filters with input-sampling frequency and output-delivery frequency which differ, e.g. extrapolation; Anti-aliasing characterized by the ratio between the input-sampling and output-delivery frequencies
- H03H17/0685—Non-recursive filters with input-sampling frequency and output-delivery frequency which differ, e.g. extrapolation; Anti-aliasing characterized by the ratio between the input-sampling and output-delivery frequencies the ratio being rational
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N7/00—Television systems
- H04N7/01—Conversion of standards, e.g. involving analogue television standards or digital television standards processed at pixel level
- H04N7/0102—Conversion of standards, e.g. involving analogue television standards or digital television standards processed at pixel level involving the resampling of the incoming video signal
Abstract
(57)【要約】
【目的】本発明は、サンプリングレート変換装置に関
し、１組のフイルタ係数で双方向にサンプリングレート
を変換する場合も、変換時のＤＣゲインを一定にする。 【構成】第１及び第２の周波数Ｌ及びＭに応じた配列に
一定の規則で並べ、その係数配列についてそれぞれ行方
向及び列方向のの総和を等しくするように操作してフイ
ルタ係数として与えるようにしたことにより、１組のフ
イルタ係数で双方向にサンプリングレートを変換する場
合も、変換時のＤＣゲインを一定にし得る。
し、１組のフイルタ係数で双方向にサンプリングレート
を変換する場合も、変換時のＤＣゲインを一定にする。 【構成】第１及び第２の周波数Ｌ及びＭに応じた配列に
一定の規則で並べ、その係数配列についてそれぞれ行方
向及び列方向のの総和を等しくするように操作してフイ
ルタ係数として与えるようにしたことにより、１組のフ
イルタ係数で双方向にサンプリングレートを変換する場
合も、変換時のＤＣゲインを一定にし得る。
Description
【０００１】
【目次】以下の順序で本発明を説明する。 産業上の利用分野 従来の技術 発明が解決しようとする課題 課題を解決するための手段（図１、図１０及び図１１） 作用（図１、図１０及び図１１） 実施例 （１）サンプリングレート変換の原理（図１０及び図１
１） （２）サンプリングレート変換装置の条件（図１０及び
図１１） （３）魔方陣ＤＣゲイン合わせ（図１〜図９） （４）実施例の効果 発明の効果
１） （２）サンプリングレート変換装置の条件（図１０及び
図１１） （３）魔方陣ＤＣゲイン合わせ（図１〜図９） （４）実施例の効果 発明の効果
【０００２】
【産業上の利用分野】本発明はサンプリングレート変換
装置に関し、特にデイジタル信号のサンプリング周波数
を双方向で変換するものに適用し得る。
装置に関し、特にデイジタル信号のサンプリング周波数
を双方向で変換するものに適用し得る。
【０００３】
【従来の技術】従来、例えば所定のフオーマツトでデイ
ジタル信号化されたビデオ信号やオーデイオ信号を異な
るフオーマツトに変換する際、デイジタル信号のサンプ
リング周波数を例えば周波数Ｌから周波数Ｍに変換した
り、逆に周波数Ｍから周波数Ｌに変換する必要がある。
ジタル信号化されたビデオ信号やオーデイオ信号を異な
るフオーマツトに変換する際、デイジタル信号のサンプ
リング周波数を例えば周波数Ｌから周波数Ｍに変換した
り、逆に周波数Ｍから周波数Ｌに変換する必要がある。
【０００４】このようにサンプリング周波数を変換する
ためサンプリングレート変換装置が用いられている。な
おサンプリングレート変換装置を用いて、サンプリング
周波数を周波数Ｌから周波数Ｍに変換するすなわちＬ／
Ｍ倍する場合（以下これをＭ：Ｌ変換と呼ぶ）のフイル
タ係数は、理論上はサンプリング周波数を周波数Ｍから
周波数Ｌに変換するすなわちＭ／Ｌ倍する場合（以下こ
れをＭ：Ｌ変換と呼ぶ）のフイルタ係数と同一にでき
る。
ためサンプリングレート変換装置が用いられている。な
おサンプリングレート変換装置を用いて、サンプリング
周波数を周波数Ｌから周波数Ｍに変換するすなわちＬ／
Ｍ倍する場合（以下これをＭ：Ｌ変換と呼ぶ）のフイル
タ係数は、理論上はサンプリング周波数を周波数Ｍから
周波数Ｌに変換するすなわちＭ／Ｌ倍する場合（以下こ
れをＭ：Ｌ変換と呼ぶ）のフイルタ係数と同一にでき
る。
【０００５】
【発明が解決しようとする課題】ところがかかる構成の
サンプリングレート変換装置においては、サンプリング
レートを変換した際、サンプリングレート変換装置に直
流成分（ＤＣ）を入力した場合の出力（ＤＣゲイン）が
毎出力ごとに変動する。これはフイルタ係数を量子化す
る際の量子化誤差のためである。
サンプリングレート変換装置においては、サンプリング
レートを変換した際、サンプリングレート変換装置に直
流成分（ＤＣ）を入力した場合の出力（ＤＣゲイン）が
毎出力ごとに変動する。これはフイルタ係数を量子化す
る際の量子化誤差のためである。
【０００６】そこでこのようなＤＣゲインの変動を一定
にするため、量子化後のフイルタ係数の値を操作する必
要がある。従来サンプリングレート変換装置では、例え
ばＭ：Ｌ変換時のＤＣゲインが全ての位相において一定
になるようにフイルタ係数を操作した場合、Ｌ：Ｍ変換
時のＤＣゲインを一定にはできなかつた。
にするため、量子化後のフイルタ係数の値を操作する必
要がある。従来サンプリングレート変換装置では、例え
ばＭ：Ｌ変換時のＤＣゲインが全ての位相において一定
になるようにフイルタ係数を操作した場合、Ｌ：Ｍ変換
時のＤＣゲインを一定にはできなかつた。
【０００７】従つてＭ：Ｌ変換する場合とＬ：Ｍ変換す
る場合とでフイルタ係数が異なり、このためＭ：Ｌ変換
及びＬ：Ｍ変換の双方を可能とするサンプリングレート
変換装置を実現しようとすると、各々の変換ごとに独立
した２組のフイルタ係数が必要となり、結局ハードウエ
アの制約上フイルタ係数を１組しか持ち得ない場合に
は、いずれかの変換時のＤＣゲインが一定ではなくなる
という問題があつた。
る場合とでフイルタ係数が異なり、このためＭ：Ｌ変換
及びＬ：Ｍ変換の双方を可能とするサンプリングレート
変換装置を実現しようとすると、各々の変換ごとに独立
した２組のフイルタ係数が必要となり、結局ハードウエ
アの制約上フイルタ係数を１組しか持ち得ない場合に
は、いずれかの変換時のＤＣゲインが一定ではなくなる
という問題があつた。
【０００８】本発明は以上の点を考慮してなされたもの
で、１組のフイルタ係数で双方向にサンプリングレート
を変換する場合も、変換時のＤＣゲインを一定にし得る
サンプリングレート変換装置を提案しようとするもので
ある。
で、１組のフイルタ係数で双方向にサンプリングレート
を変換する場合も、変換時のＤＣゲインを一定にし得る
サンプリングレート変換装置を提案しようとするもので
ある。
【０００９】
【課題を解決するための手段】かかる課題を解決するた
め本発明においては、デイジタル信号のサンプリング周
波数をＬ／Ｍ倍又はＭ／Ｌ倍して、第１の周波数Ｌ又は
第２の周波数Ｍから第２の周波数Ｍ又は第１の周波数Ｌ
に変換するデイジタルフイルタ構成のサンプリングレー
ト変換装置１において、デイジタルフイルタ２、３、４
に与えるフイルタ係数Ｗを第１及び第２の周波数Ｌ及び
Ｍに応じた配列ｗl,m (k) 、Ｅl,m (k)に一定の規則で
並べ、その係数配列ｗl,m (k) 、Ｅl,m (k) のうち第１
の周波数Ｌに応じた数存在する行方向の総和ＳL (l) を
等しくすると共に、第２の周波数Ｍに応じた数存在する
列方向の総和ＳM (m) を等しくしてフイルタ係数Ｗとし
て与えるようにした。
め本発明においては、デイジタル信号のサンプリング周
波数をＬ／Ｍ倍又はＭ／Ｌ倍して、第１の周波数Ｌ又は
第２の周波数Ｍから第２の周波数Ｍ又は第１の周波数Ｌ
に変換するデイジタルフイルタ構成のサンプリングレー
ト変換装置１において、デイジタルフイルタ２、３、４
に与えるフイルタ係数Ｗを第１及び第２の周波数Ｌ及び
Ｍに応じた配列ｗl,m (k) 、Ｅl,m (k)に一定の規則で
並べ、その係数配列ｗl,m (k) 、Ｅl,m (k) のうち第１
の周波数Ｌに応じた数存在する行方向の総和ＳL (l) を
等しくすると共に、第２の周波数Ｍに応じた数存在する
列方向の総和ＳM (m) を等しくしてフイルタ係数Ｗとし
て与えるようにした。
【００１０】
【作用】第１及び第２の周波数Ｌ及びＭに応じた配列ｗ
l,m (k) 、Ｅl,m (k) に一定の規則で並べ、その係数配
列ｗl,m (k) 、Ｅl,m (k) についてそれぞれ行方向及び
列方向の総和ＳL (l) 、ＳM (m) を等しくするように操
作してフイルタ係数Ｗとして与えるようにしたことによ
り、１組のフイルタ係数Ｗで双方向にサンプリングレー
トを変換する場合も、変換時のＤＣゲインを一定にし得
る。
l,m (k) 、Ｅl,m (k) に一定の規則で並べ、その係数配
列ｗl,m (k) 、Ｅl,m (k) についてそれぞれ行方向及び
列方向の総和ＳL (l) 、ＳM (m) を等しくするように操
作してフイルタ係数Ｗとして与えるようにしたことによ
り、１組のフイルタ係数Ｗで双方向にサンプリングレー
トを変換する場合も、変換時のＤＣゲインを一定にし得
る。
【００１１】
【実施例】以下図面について、本発明の一実施例を詳述
する。
する。
【００１２】（１）サンプリングレート変換の原理 この実施例に適用したマルチレートデイジタル信号処理
によるサンプリングレート変換の原理について説明す
る。まずデイジタル信号のサンプリングレートをＬ／Ｍ
倍に変換、すなわちサンプリングレート変換をＭ：Ｌ変
換する場合を考える。このとき変換後のサンプリング周
波数ｆ′S は、変換前のサンプリング周波数ｆS を用い
て次式、
によるサンプリングレート変換の原理について説明す
る。まずデイジタル信号のサンプリングレートをＬ／Ｍ
倍に変換、すなわちサンプリングレート変換をＭ：Ｌ変
換する場合を考える。このとき変換後のサンプリング周
波数ｆ′S は、変換前のサンプリング周波数ｆS を用い
て次式、
【数１】 のように表される。
【００１３】このＭ：Ｌ変換は、サンプリング周波数ｆ
S による入力系列ｘ（ｎ）をＬ倍にオーバーサンプリン
グした後、１／Ｍ倍に間引くことにより実現するように
なされている。なお実際上ＭがＬより大の場合（Ｍ＞
Ｌ）をアツプコンバージヨン（補間）と呼び、Ｍがより
小の場合（Ｍ＜Ｌ）をダウンコンバージヨン（間引き）
と呼ぶ。
S による入力系列ｘ（ｎ）をＬ倍にオーバーサンプリン
グした後、１／Ｍ倍に間引くことにより実現するように
なされている。なお実際上ＭがＬより大の場合（Ｍ＞
Ｌ）をアツプコンバージヨン（補間）と呼び、Ｍがより
小の場合（Ｍ＜Ｌ）をダウンコンバージヨン（間引き）
と呼ぶ。
【００１４】図１０ではＭ＝４、Ｌ＝３の場合のＭ：Ｌ
変換を示し、以下Ｍ：Ｌ変換の流れを説明する。すなわ
ちまず図１０（Ａ）に示すように、サンプリング周波数
ｆSにより原信号をサンプリングした系列をｘ（ｎ）と
し、Ｍ：Ｌ変換の入力系列とする。
変換を示し、以下Ｍ：Ｌ変換の流れを説明する。すなわ
ちまず図１０（Ａ）に示すように、サンプリング周波数
ｆSにより原信号をサンプリングした系列をｘ（ｎ）と
し、Ｍ：Ｌ変換の入力系列とする。
【００１５】次に図１０（Ｂ）に示すように入力系列ｘ
（ｎ）をＬ倍にオーバーサンプリングする。この際入力
系列ｘ（ｎ）のサンプル間に等間隔にＬ−１個の零サン
プル（値が０のサンプル）を挿入し、これを系列ｗ
（ｋ）とする。この系列ｗ（ｋ）のサンプリング周波数
は、Ｌ・ｆS となる。
（ｎ）をＬ倍にオーバーサンプリングする。この際入力
系列ｘ（ｎ）のサンプル間に等間隔にＬ−１個の零サン
プル（値が０のサンプル）を挿入し、これを系列ｗ
（ｋ）とする。この系列ｗ（ｋ）のサンプリング周波数
は、Ｌ・ｆS となる。
【００１６】続いて図１０（Ｃ）に示すように系列ｗ
（ｋ）に対し、min ｛ｆS ／２、ｆ′S ／２｝に帯域制
限するデイジタルフイルタ構成のローパスフイルタをか
け、このローパスフイルタの出力系列をｖ（ｋ）とす
る。
（ｋ）に対し、min ｛ｆS ／２、ｆ′S ／２｝に帯域制
限するデイジタルフイルタ構成のローパスフイルタをか
け、このローパスフイルタの出力系列をｖ（ｋ）とす
る。
【００１７】さらに図１０（Ｄ）に示すように、ローパ
スフイルタの出力系列ｖ（ｋ）を１／Ｍ倍に間引いた系
列が出力系列ｙ（ｍ）となる。この出力系列ｙ（ｍ）の
サンプリング周波数が（Ｌ／Ｍ）・ｆS （＝ｆ′S ）と
なる。（図１０(d) 参照）
スフイルタの出力系列ｖ（ｋ）を１／Ｍ倍に間引いた系
列が出力系列ｙ（ｍ）となる。この出力系列ｙ（ｍ）の
サンプリング周波数が（Ｌ／Ｍ）・ｆS （＝ｆ′S ）と
なる。（図１０(d) 参照）
【００１８】このようなＭ：Ｌ変換のサンプリングレー
ト変換装置は、図１１に示すように、オーバーサンプリ
ングフイルタ２、レートコンバートフイルタ３及びサブ
フイルタ４より構成されている。また図１０（Ｃ）につ
いて上述したローパスフイルタをレートコンバートフイ
ルタ３と呼ぶ。
ト変換装置は、図１１に示すように、オーバーサンプリ
ングフイルタ２、レートコンバートフイルタ３及びサブ
フイルタ４より構成されている。また図１０（Ｃ）につ
いて上述したローパスフイルタをレートコンバートフイ
ルタ３と呼ぶ。
【００１９】実際上図１０からも明かなように、出力系
列ｙ（ｍ）は、入力系列ｘ（ｎ）の位相を 360／Ｌ度ず
つずらした値（Ｌ個存在する）のうちいずれかである。
これらの値のそれぞれを求めるフイルタをサブフイルタ
４と呼ぶ。サブフイルタ４の係数は、レートコンバータ
フイルタ３の係数のＬ個とびの値からなる部分集合とな
る。
列ｙ（ｍ）は、入力系列ｘ（ｎ）の位相を 360／Ｌ度ず
つずらした値（Ｌ個存在する）のうちいずれかである。
これらの値のそれぞれを求めるフイルタをサブフイルタ
４と呼ぶ。サブフイルタ４の係数は、レートコンバータ
フイルタ３の係数のＬ個とびの値からなる部分集合とな
る。
【００２０】（２）サンプリングレート変換装置の条件 サンプリングレート変換装置１を設計する際のレートコ
ンバータフイルタ３の係数を設定する場合の条件を示
す。ここでレートコンバータフイルタ３の係数をａ
n （ｎ＝０、１、２、……、Ｎ）とおく。なお簡単のた
めレートコンバータフイルタ３の次数はＮ＝ｊ・Ｍ・Ｌ
（ｊは自然数）とする。
ンバータフイルタ３の係数を設定する場合の条件を示
す。ここでレートコンバータフイルタ３の係数をａ
n （ｎ＝０、１、２、……、Ｎ）とおく。なお簡単のた
めレートコンバータフイルタ３の次数はＮ＝ｊ・Ｍ・Ｌ
（ｊは自然数）とする。
【００２１】まずレートコンバータフイルタ３の係数
を、Ｍ：Ｌ変換のサブフイルタ係数とＬ：Ｍ変換のサブ
フイルタ係数にグループ分けする。このようにすれば
Ｍ：Ｌ変換サブフイルタ係数はＬ組存在し、次数Ｎp1は
Ｎp1＝Ｎ／Ｌとなる。ここでｉ番目のＭ：Ｌ変換サブフ
イルタの係数は次式、
を、Ｍ：Ｌ変換のサブフイルタ係数とＬ：Ｍ変換のサブ
フイルタ係数にグループ分けする。このようにすれば
Ｍ：Ｌ変換サブフイルタ係数はＬ組存在し、次数Ｎp1は
Ｎp1＝Ｎ／Ｌとなる。ここでｉ番目のＭ：Ｌ変換サブフ
イルタの係数は次式、
【数２】 で表される。これに対してＬ：Ｍ変換サブフイルタ係数
はＭ組存在し、次数ＮpmはＮpm＝Ｎ／Ｍとなる。ここで
ｉ番目のＬ：Ｍ変換サブフイルタの係数は次式、
はＭ組存在し、次数ＮpmはＮpm＝Ｎ／Ｍとなる。ここで
ｉ番目のＬ：Ｍ変換サブフイルタの係数は次式、
【数３】 で表される。
【００２２】ここでＭ：Ｌ変換サブフイルタ及びＬ：Ｍ
変換サブフイルタの係数に対して、次式
変換サブフイルタの係数に対して、次式
【数４】
【数５】 で表されるような条件を与える。レートコンバータフイ
ルタ３の係数が、上述した（４）式及び（５）式の条件
を同時に満たせば、Ｍ：Ｌ変換のみならず、Ｌ：Ｍ変換
においても、同一のレートコンバータフイルタ３の係数
を用いることが可能となる。
ルタ３の係数が、上述した（４）式及び（５）式の条件
を同時に満たせば、Ｍ：Ｌ変換のみならず、Ｌ：Ｍ変換
においても、同一のレートコンバータフイルタ３の係数
を用いることが可能となる。
【００２３】（３）魔方陣ＤＣゲイン合わせ この実施例のサンプリングレート変換装置１の場合、魔
方陣ＤＣゲイン合わせと呼ぶアルゴリズムを用いること
によつて、Ｍ：Ｌ変換時及びＬ：Ｍ変換時のいずれに対
しても、ＤＣゲインが一定となるようにフイルタ係数を
操作する。この結果Ｍ：Ｌ変換及びＬ：Ｍ変換の双方を
実現する場合、１組のフイルタ係数を共有し得るように
なされている。
方陣ＤＣゲイン合わせと呼ぶアルゴリズムを用いること
によつて、Ｍ：Ｌ変換時及びＬ：Ｍ変換時のいずれに対
しても、ＤＣゲインが一定となるようにフイルタ係数を
操作する。この結果Ｍ：Ｌ変換及びＬ：Ｍ変換の双方を
実現する場合、１組のフイルタ係数を共有し得るように
なされている。
【００２４】ここでまず魔方陣ＤＣゲイン合わせのアル
ゴリズムを説明する。操作の対象となるのは、量子化後
のフイルタ係数ａq （ｎ）（ｎ＝０、１、２、……、Ｎ
−１）で、量子化前の係数ａ（ｎ）との量子化誤差をｅ
q （ｎ）（＝ａ（ｎ）−ａq（ｎ））とする。
ゴリズムを説明する。操作の対象となるのは、量子化後
のフイルタ係数ａq （ｎ）（ｎ＝０、１、２、……、Ｎ
−１）で、量子化前の係数ａ（ｎ）との量子化誤差をｅ
q （ｎ）（＝ａ（ｎ）−ａq（ｎ））とする。
【００２５】このアルゴリズムでは、ＤＣゲイン合わせ
による量子化誤差の増大を常に最小にするようになされ
ている。なお簡単のためフイルタ次数はＮ＝ｊ・Ｍ・Ｌ
（ｊは自然数）とする。また量子化操作の際の係数規格
化は、次式
による量子化誤差の増大を常に最小にするようになされ
ている。なお簡単のためフイルタ次数はＮ＝ｊ・Ｍ・Ｌ
（ｊは自然数）とする。また量子化操作の際の係数規格
化は、次式
【数６】 の式を満たすように行われているものとする。ここでｂ
c は係数のビツト長である。
c は係数のビツト長である。
【００２６】（３−１）魔方陣ＤＣゲイン合わせの準備 ここで魔方陣ＤＣゲイン合わせの準備として、まず量子
化後のフイルタ係数ａq （ｎ）を、次式
化後のフイルタ係数ａq （ｎ）を、次式
【数７】 で表される三次元配列に代入と共に、量子化誤差ｅ
q （ｎ）も同様に三次元配列Ｅl,m （ｋ）に代入する。
q （ｎ）も同様に三次元配列Ｅl,m （ｋ）に代入する。
【００２７】さらに、Ｌ個のＭ：Ｌ変換サブフイルタの
係数の総和ＳL （ｌ）を次式、
係数の総和ＳL （ｌ）を次式、
【数８】 で求め、同様にしてＭ個のＬ：Ｍ変換サブフイルタの係
数の総和ＳM （ｍ）を次式
数の総和ＳM （ｍ）を次式
【数９】 で求める。
【００２８】ここで、ＤＣレベルを一定にするために
は、Ｍ：Ｌ変換サブフイルタについては、上述した
（４）式及び（６）式より、次式
は、Ｍ：Ｌ変換サブフイルタについては、上述した
（４）式及び（６）式より、次式
【数１０】 の条件が存在する。同様にＬ：Ｍ変換サブフイルタにつ
いては、上述した（５）式及び（６）式より、次式
いては、上述した（５）式及び（６）式より、次式
【数１１】 の条件が存在する。
【００２９】従つて上述した（10）式及び（11）式の二
つの条件を同時に満たすようにＷl,m （ｋ）の配列要素
を操作すれば、Ｍ：Ｌ変換サブフイルタ及びＬ：Ｍ変換
サブフイルタの双方向についてＤＣレベルを一定にでき
る。
つの条件を同時に満たすようにＷl,m （ｋ）の配列要素
を操作すれば、Ｍ：Ｌ変換サブフイルタ及びＬ：Ｍ変換
サブフイルタの双方向についてＤＣレベルを一定にでき
る。
【００３０】このような操作を魔方陣ＤＣゲイン合わせ
と呼び、実際上この操作を行う上で、Ｍ：Ｌ変換サブフ
イルタ及びＬ：Ｍ変換サブフイルタの係数のそれぞれに
ついて、目標値と誤差を、次式
と呼び、実際上この操作を行う上で、Ｍ：Ｌ変換サブフ
イルタ及びＬ：Ｍ変換サブフイルタの係数のそれぞれに
ついて、目標値と誤差を、次式
【数１２】
【数１３】 のように定める。
【００３１】この（12）式及び（13）式のｄL （ｌ）、
ｄM （ｍ）を誤差数列と呼ぶ。なお誤差数列ｄL （ｌ）
及びｄM （ｍ）について次式
ｄM （ｍ）を誤差数列と呼ぶ。なお誤差数列ｄL （ｌ）
及びｄM （ｍ）について次式
【数１４】 の関係が成り立つ。
【００３２】（３−２）魔方陣ＤＣゲイン合わせのアル
ゴリズム ここで上述の魔方陣ＤＣゲイン合わせの処理は、ＣＰＵ
を含むコンピユータシステム上で実行され、実際上コン
ピユータシステムにおいて、魔方陣ＤＣゲイン合わせの
処理が指定されると、ＣＰＵは図１に示す、魔方陣ＤＣ
ゲイン合わせ処理プログラムＳＰ０のアルゴリズムを実
行する。
ゴリズム ここで上述の魔方陣ＤＣゲイン合わせの処理は、ＣＰＵ
を含むコンピユータシステム上で実行され、実際上コン
ピユータシステムにおいて、魔方陣ＤＣゲイン合わせの
処理が指定されると、ＣＰＵは図１に示す、魔方陣ＤＣ
ゲイン合わせ処理プログラムＳＰ０のアルゴリズムを実
行する。
【００３３】すなわちＣＰＵは魔方陣ＤＣゲイン合わせ
処理プログラムＳＰ０から入つて次のステツプＳＰ１に
おいて、目標値との誤差が正値をとるサブフイルタにつ
いてのＤＣゲイン合わせを実行するため、図２に示す、
サブフイルタＤＣゲイン合わせ処理プログラム１ＳＰ１
０のサブルーチンを実行する。
処理プログラムＳＰ０から入つて次のステツプＳＰ１に
おいて、目標値との誤差が正値をとるサブフイルタにつ
いてのＤＣゲイン合わせを実行するため、図２に示す、
サブフイルタＤＣゲイン合わせ処理プログラム１ＳＰ１
０のサブルーチンを実行する。
【００３４】実際上このサブフイルタＤＣゲイン合わせ
処理プログラム１ＳＰ１０では、まず目標値との誤差が
正値をとるすなわち係数の総和が目標値より小さいサブ
フイルタについて、以下のようにＤＣゲイン合わせを行
う。
処理プログラム１ＳＰ１０では、まず目標値との誤差が
正値をとるすなわち係数の総和が目標値より小さいサブ
フイルタについて、以下のようにＤＣゲイン合わせを行
う。
【００３５】すなわちＣＰＵはステツプＳＰ１０から入
つてステツプＳＰ１１において、誤差数列ｄL （ｌ）、
ｄM （ｍ）の各々について、正値をとるものの総和Ｓｄ
L 、ＳｄM を求める。続いてＣＰＵはステツプＳＰ１２
において総和ＳｄL 、ＳｄMのうち、少なくとも一方が
零があれば、ステツプＳＰ１３に移つて当該サブフイル
タＤＣゲイン合わせ処理プログラム１ＳＰ１０を終了
し、魔方陣ＤＣゲイン合わせ処理プログラムＳＰ０に戻
る。
つてステツプＳＰ１１において、誤差数列ｄL （ｌ）、
ｄM （ｍ）の各々について、正値をとるものの総和Ｓｄ
L 、ＳｄM を求める。続いてＣＰＵはステツプＳＰ１２
において総和ＳｄL 、ＳｄMのうち、少なくとも一方が
零があれば、ステツプＳＰ１３に移つて当該サブフイル
タＤＣゲイン合わせ処理プログラム１ＳＰ１０を終了
し、魔方陣ＤＣゲイン合わせ処理プログラムＳＰ０に戻
る。
【００３６】またＣＰＵはステツプＳＰ１４〜ステツプ
ＳＰ１６を実行して、総和ＳｄL 、ＳｄM のうち、絶対
値の小さい方を選択し、その絶対値をｉとする（絶対値
が等しい場合はいずれでもよい）。続いてＣＰＵはこの
ｉが０になるまで、ステツプＳＰ１７〜ステツプＳＰ２
１を実行して、総和ｄL （ｌ）＞０、ｄM （ｍ）＞０と
なるすべてのｌ、ｍについて、max ｛ｅl,m （ｋ）｝を
求め、この最大値をとるｌ、ｍ、ｋをそれぞれll、mm、
kkとおき、次式
ＳＰ１６を実行して、総和ＳｄL 、ＳｄM のうち、絶対
値の小さい方を選択し、その絶対値をｉとする（絶対値
が等しい場合はいずれでもよい）。続いてＣＰＵはこの
ｉが０になるまで、ステツプＳＰ１７〜ステツプＳＰ２
１を実行して、総和ｄL （ｌ）＞０、ｄM （ｍ）＞０と
なるすべてのｌ、ｍについて、max ｛ｅl,m （ｋ）｝を
求め、この最大値をとるｌ、ｍ、ｋをそれぞれll、mm、
kkとおき、次式
【数１５】
【数１６】
【数１７】
【数１８】 の演算を実行し、ｉが０になると、ステツプＳＰ１３に
移つて当該サブフイルタＤＣゲイン合わせ処理プログラ
ム１ＳＰ１０を終了し、魔方陣ＤＣゲイン合わせ処理プ
ログラムＳＰ０に戻る。
移つて当該サブフイルタＤＣゲイン合わせ処理プログラ
ム１ＳＰ１０を終了し、魔方陣ＤＣゲイン合わせ処理プ
ログラムＳＰ０に戻る。
【００３７】続いてＣＰＵは魔方陣ＤＣゲイン合わせ処
理プログラムＳＰ０のステツプＳＰ２において、目標値
との誤差が負値をとるサブフイルタについてのＤＣゲイ
ン合わせを実行するため、図３に示す、サブフイルタＤ
Ｃゲイン合わせ処理プログラム２ＳＰ３０のサブルーチ
ンを実行する。
理プログラムＳＰ０のステツプＳＰ２において、目標値
との誤差が負値をとるサブフイルタについてのＤＣゲイ
ン合わせを実行するため、図３に示す、サブフイルタＤ
Ｃゲイン合わせ処理プログラム２ＳＰ３０のサブルーチ
ンを実行する。
【００３８】すなわちＣＰＵはステツプＳＰ３０から入
つてステツプＳＰ３１において、誤差数列ｄL （ｌ）、
ｄM （ｍ）の各々について、負値をとるものの総和Ｓ′
ｄL、Ｓ′ｄM を求める。続いてＣＰＵはステツプＳＰ
３２において総和Ｓ′ｄL 、Ｓ′ｄM のうち、少なくと
も一方が零があれば、ステツプＳＰ３３に移つて当該サ
ブフイルタＤＣゲイン合わせ処理プログラム２ＳＰ３０
を終了し、魔方陣ＤＣゲイン合わせ処理プログラムＳＰ
０に戻る。
つてステツプＳＰ３１において、誤差数列ｄL （ｌ）、
ｄM （ｍ）の各々について、負値をとるものの総和Ｓ′
ｄL、Ｓ′ｄM を求める。続いてＣＰＵはステツプＳＰ
３２において総和Ｓ′ｄL 、Ｓ′ｄM のうち、少なくと
も一方が零があれば、ステツプＳＰ３３に移つて当該サ
ブフイルタＤＣゲイン合わせ処理プログラム２ＳＰ３０
を終了し、魔方陣ＤＣゲイン合わせ処理プログラムＳＰ
０に戻る。
【００３９】またＣＰＵはステツプＳＰ３４〜ステツプ
ＳＰ３６を実行して、総和Ｓ′ｄL、Ｓ′ｄM のうち、
絶対値の小さい方を選択し、その絶対値をｉとする（絶
対値が等しい場合はいずれずもよい）。なお（14）式よ
り、サブフイルタＤＣゲイン合わせ処理プログラム１Ｓ
Ｐ１０のＤＣゲイン合わせ操作で用いた総和ＳｄL 、Ｓ
ｄM と、ここで求めた総和Ｓ′ｄL 、Ｓ′ｄM 間には次
式
ＳＰ３６を実行して、総和Ｓ′ｄL、Ｓ′ｄM のうち、
絶対値の小さい方を選択し、その絶対値をｉとする（絶
対値が等しい場合はいずれずもよい）。なお（14）式よ
り、サブフイルタＤＣゲイン合わせ処理プログラム１Ｓ
Ｐ１０のＤＣゲイン合わせ操作で用いた総和ＳｄL 、Ｓ
ｄM と、ここで求めた総和Ｓ′ｄL 、Ｓ′ｄM 間には次
式
【数１９】
【数２０】 の関係がある。従つて、例えばサブフイルタＤＣゲイン
合わせ処理プログラム１ＳＰ１０のＤＣゲイン合わせ操
作のステツプＳＰ１４〜ステツプＳＰ１６で総和ＳｄL
が選択された場合、ここでは必ず総和Ｓ′ｄL が選択さ
れる。
合わせ処理プログラム１ＳＰ１０のＤＣゲイン合わせ操
作のステツプＳＰ１４〜ステツプＳＰ１６で総和ＳｄL
が選択された場合、ここでは必ず総和Ｓ′ｄL が選択さ
れる。
【００４０】続いてＣＰＵは上述で求めたｉが０になる
まで、ステツプＳＰ３８〜ステツプＳＰ４１を実行し
て、総和ｄL （ｌ）＜０、ｄM （ｍ）＜０となるすべて
のｌ、ｍについて、min ｛ｅl,m （ｋ）｝を求め、この
最小値をとるｌ、ｍ、ｋをそれぞれll、mm、kkとおき、
次式
まで、ステツプＳＰ３８〜ステツプＳＰ４１を実行し
て、総和ｄL （ｌ）＜０、ｄM （ｍ）＜０となるすべて
のｌ、ｍについて、min ｛ｅl,m （ｋ）｝を求め、この
最小値をとるｌ、ｍ、ｋをそれぞれll、mm、kkとおき、
次式
【数２１】
【数２２】
【数２３】
【数２４】 の演算を実行し、ｉが０になると、ステツプＳＰ３３に
移つて当該サブフイルタＤＣゲイン合わせ処理プログラ
ム２ＳＰ３０を終了し、魔方陣ＤＣゲイン合わせ処理プ
ログラムＳＰ０に戻る。
移つて当該サブフイルタＤＣゲイン合わせ処理プログラ
ム２ＳＰ３０を終了し、魔方陣ＤＣゲイン合わせ処理プ
ログラムＳＰ０に戻る。
【００４１】ここで上述のサブフイルタＤＣゲイン合わ
せ処理プログラム１ＳＰ１０及びサブフイルタＤＣゲイ
ン合わせ処理プログラム２ＳＰ３０を実行することによ
り、誤差数列ｄL （ｌ）又はｄM （ｍ）のどちらかの全
要素は零になつている。すなわち、どちらかのサブフイ
ルタについてのＤＣゲイン合わせは完了している。
せ処理プログラム１ＳＰ１０及びサブフイルタＤＣゲイ
ン合わせ処理プログラム２ＳＰ３０を実行することによ
り、誤差数列ｄL （ｌ）又はｄM （ｍ）のどちらかの全
要素は零になつている。すなわち、どちらかのサブフイ
ルタについてのＤＣゲイン合わせは完了している。
【００４２】従つてＣＰＵは魔方陣ＤＣゲイン合わせ処
理プログラムＳＰ０のステツプＳＰ３において、図４〜
図８に示す、サブフイルタＤＣゲイン合わせ処理プログ
ラム３ＳＰ５０のサブルーチンに入り、誤差数列に非零
要素の存在するサブフイルタの係数について、以下のよ
うにＤＣゲイン合わせを行う。
理プログラムＳＰ０のステツプＳＰ３において、図４〜
図８に示す、サブフイルタＤＣゲイン合わせ処理プログ
ラム３ＳＰ５０のサブルーチンに入り、誤差数列に非零
要素の存在するサブフイルタの係数について、以下のよ
うにＤＣゲイン合わせを行う。
【００４３】なおここでは、Ｍ：Ｌ変換サブフイルタの
ＤＣゲイン合わせが完了していると仮定し、従つて誤差
数列ｄM （ｍ）に非零要素が存在するものとする。従つ
てＣＰＵはステツプＳＰ５１で肯定結果を得て、次のス
テツプＳＰ５２に移り、ＣＰＵはステツプＳＰ５２〜ス
テツプＳＰ５５を実行して、誤差数列ｄM （ｍ）におけ
るｍを零から１ずつインクリメントしていき、最初の非
零要素が出現したときのｍをｍ1 とし、この非零要素を
ｄ1 とする。
ＤＣゲイン合わせが完了していると仮定し、従つて誤差
数列ｄM （ｍ）に非零要素が存在するものとする。従つ
てＣＰＵはステツプＳＰ５１で肯定結果を得て、次のス
テツプＳＰ５２に移り、ＣＰＵはステツプＳＰ５２〜ス
テツプＳＰ５５を実行して、誤差数列ｄM （ｍ）におけ
るｍを零から１ずつインクリメントしていき、最初の非
零要素が出現したときのｍをｍ1 とし、この非零要素を
ｄ1 とする。
【００４４】次にＣＰＵはステツプＳＰ５６で非零要素
ｄ1 が正か否か判断し、肯定結果を得るとステツプＳＰ
５７〜ステツプＳＰ６１を実行して、誤差数列ｄ
M （ｍ）においてｄM （ｍ）＜０となるようなｍを集合
Ｕm の要素とする。続いてＣＰＵはステツプＳＰ６２〜
ステツプＳＰ６５を実行して、集合Ｕm の要素をｍe と
し、すべてのｌ、ｍe について、max ｛ｅl,m1（ｋ）−
ｅl,m e （ｋ′）｝を求める。さらにこの最大値をとる
ｌ、ｍe 、ｋ、ｋ′をそれぞれll、m2、kk1 、kk2 と
し、次式
ｄ1 が正か否か判断し、肯定結果を得るとステツプＳＰ
５７〜ステツプＳＰ６１を実行して、誤差数列ｄ
M （ｍ）においてｄM （ｍ）＜０となるようなｍを集合
Ｕm の要素とする。続いてＣＰＵはステツプＳＰ６２〜
ステツプＳＰ６５を実行して、集合Ｕm の要素をｍe と
し、すべてのｌ、ｍe について、max ｛ｅl,m1（ｋ）−
ｅl,m e （ｋ′）｝を求める。さらにこの最大値をとる
ｌ、ｍe 、ｋ、ｋ′をそれぞれll、m2、kk1 、kk2 と
し、次式
【数２５】
【数２６】
【数２７】
【数２８】
【数２９】
【数３０】 の演算を実行する。
【００４５】続いてＣＰＵはステツプＳＰ６６〜ステツ
プＳＰ６９を実行して、誤差数列ｄM （ｍ）において、
非零要素が存在するか否か判断し、非零要素が存在する
場合には、ステツプＳＰ５７に戻り上述の処理を繰り返
す。
プＳＰ６９を実行して、誤差数列ｄM （ｍ）において、
非零要素が存在するか否か判断し、非零要素が存在する
場合には、ステツプＳＰ５７に戻り上述の処理を繰り返
す。
【００４６】また誤差数列ｄM （ｍ）において、非零要
素が存在しなくなれば、次のステツプＳＰ７０で当該サ
ブフイルタＤＣゲイン合わせ処理プログラム３ＳＰ５０
を終了して、魔方陣ＤＣゲイン合わせ処理プログラムＳ
Ｐ０に戻る。この結果ＣＰＵは次のステツプＳＰ４で当
該魔方陣ＤＣゲイン合わせ処理プログラムＳＰ０を終了
し、このようにして全てのＤＣゲイン合わせの操作は終
了する。
素が存在しなくなれば、次のステツプＳＰ７０で当該サ
ブフイルタＤＣゲイン合わせ処理プログラム３ＳＰ５０
を終了して、魔方陣ＤＣゲイン合わせ処理プログラムＳ
Ｐ０に戻る。この結果ＣＰＵは次のステツプＳＰ４で当
該魔方陣ＤＣゲイン合わせ処理プログラムＳＰ０を終了
し、このようにして全てのＤＣゲイン合わせの操作は終
了する。
【００４７】またＣＰＵは上述のステツプＳＰ５６で否
定結果を得ると、ステツプＳＰ７７〜ステツプＳＰ８１
を実行して、誤差数列ｄM （ｍ）においてｄM （ｍ）＞
０となるようなｍを集合Ｕm の要素とする。続いてＣＰ
ＵはステツプＳＰ８２〜ステツプＳＰ８５を実行して、
集合Ｕm の要素をｍe とし、すべてのｌ、ｍe につい
て、min ｛ｅl,m1（ｋ）−ｅl,m e （ｋ′）｝を求め
る。さらにこの最小値をとるｌ、ｍe 、ｋ、ｋ′をそれ
ぞれll、m2、kk1 、kk2 とし、次式
定結果を得ると、ステツプＳＰ７７〜ステツプＳＰ８１
を実行して、誤差数列ｄM （ｍ）においてｄM （ｍ）＞
０となるようなｍを集合Ｕm の要素とする。続いてＣＰ
ＵはステツプＳＰ８２〜ステツプＳＰ８５を実行して、
集合Ｕm の要素をｍe とし、すべてのｌ、ｍe につい
て、min ｛ｅl,m1（ｋ）−ｅl,m e （ｋ′）｝を求め
る。さらにこの最小値をとるｌ、ｍe 、ｋ、ｋ′をそれ
ぞれll、m2、kk1 、kk2 とし、次式
【数３１】
【数３２】
【数３３】
【数３４】
【数３５】
【数３６】 の演算を実行する。
【００４８】続いてＣＰＵはステツプＳＰ８６〜ステツ
プＳＰ８９を実行して、誤差数列ｄM （ｍ）において、
非零要素が存在するか否か判断し、非零要素が存在する
場合には、ステツプＳＰ７７に戻り上述の処理を繰り返
す。
プＳＰ８９を実行して、誤差数列ｄM （ｍ）において、
非零要素が存在するか否か判断し、非零要素が存在する
場合には、ステツプＳＰ７７に戻り上述の処理を繰り返
す。
【００４９】また誤差数列ｄM （ｍ）において、非零要
素が存在しなくなれば、次のステツプＳＰ９０で当該サ
ブフイルタＤＣゲイン合わせ処理プログラム３ＳＰ５０
を終了して、魔方陣ＤＣゲイン合わせ処理プログラムＳ
Ｐ０に戻る。この結果ＣＰＵは次のステツプＳＰ４で当
該魔方陣ＤＣゲイン合わせ処理プログラムＳＰ０を終了
し、このようにして全てのＤＣゲイン合わせの操作は終
了する。
素が存在しなくなれば、次のステツプＳＰ９０で当該サ
ブフイルタＤＣゲイン合わせ処理プログラム３ＳＰ５０
を終了して、魔方陣ＤＣゲイン合わせ処理プログラムＳ
Ｐ０に戻る。この結果ＣＰＵは次のステツプＳＰ４で当
該魔方陣ＤＣゲイン合わせ処理プログラムＳＰ０を終了
し、このようにして全てのＤＣゲイン合わせの操作は終
了する。
【００５０】なお上述のステツプＳＰ５２で否定結果を
得た場合には、誤差数列ｄM （ｍ）の全要素が零で、誤
差数列ｄL （ｌ）に非零要素が存在し、従つて以下と同
様の処理を実行してＭ：Ｌ変換サブフイルタのＤＣゲイ
ン合わせを行う。
得た場合には、誤差数列ｄM （ｍ）の全要素が零で、誤
差数列ｄL （ｌ）に非零要素が存在し、従つて以下と同
様の処理を実行してＭ：Ｌ変換サブフイルタのＤＣゲイ
ン合わせを行う。
【００５１】（３−３）魔方陣ＤＣゲイン合わせ操作の
実施例 図９においては、Ｍ＝４、Ｌ＝３の場合のＭ：Ｌ変換及
びＬ：Ｍ変換を行うサンプリングレート変換装置のＤＣ
ゲイン合わせ操作の例を示し、以下図９（Ａ）の例に従
つて上述したアルゴリズムを説明する。
実施例 図９においては、Ｍ＝４、Ｌ＝３の場合のＭ：Ｌ変換及
びＬ：Ｍ変換を行うサンプリングレート変換装置のＤＣ
ゲイン合わせ操作の例を示し、以下図９（Ａ）の例に従
つて上述したアルゴリズムを説明する。
【００５２】まず上述したサブフイルタＤＣゲイン合わ
せ処理プログラム１ＳＰ１０の操作を行う。すなわち誤
差数列ｄL （ｌ）、ｄM （ｍ）の総和は、それぞれ３、
５となる。この結果２つの総和がいずれも非零であるの
で操作を続行し、この総和のうち絶対値の小さい方が３
なのでｉ＝３とする。
せ処理プログラム１ＳＰ１０の操作を行う。すなわち誤
差数列ｄL （ｌ）、ｄM （ｍ）の総和は、それぞれ３、
５となる。この結果２つの総和がいずれも非零であるの
で操作を続行し、この総和のうち絶対値の小さい方が３
なのでｉ＝３とする。
【００５３】従つて、ｄL （ｌ）＞０、ｄM （ｍ）＞０
となるｗ1,2 （ｋ）、ｗ1,3 （ｋ）の配列要素におい
て、量子化誤差（ｅl,m （ｋ））が正方向に大きいもの
から順に３個選び、それぞれを１だけインクリメントす
る。例では、ｗ1,2 （ｋ）から２個、ｗ1,3 （ｋ）から
１個選ばれたとする。またこの操作の結果、ｄL （１）
＝０、ｄM （２）＝０、ｄM （３）＝２となる（図９
（Ｂ））。
となるｗ1,2 （ｋ）、ｗ1,3 （ｋ）の配列要素におい
て、量子化誤差（ｅl,m （ｋ））が正方向に大きいもの
から順に３個選び、それぞれを１だけインクリメントす
る。例では、ｗ1,2 （ｋ）から２個、ｗ1,3 （ｋ）から
１個選ばれたとする。またこの操作の結果、ｄL （１）
＝０、ｄM （２）＝０、ｄM （３）＝２となる（図９
（Ｂ））。
【００５４】次に上述したサブフイルタＤＣゲイン合わ
せ処理プログラム２ＳＰ３０の操作を行う。すなわち誤
差数列ｄL （ｌ）、ｄM （ｍ）の総和は、それぞれ−
４、−６となる。この結果２つの総和のいずれも非零で
あるので操作を続行し、この総和のうち、絶対値の小さ
い方が−４なので、ｉ＝４とする。
せ処理プログラム２ＳＰ３０の操作を行う。すなわち誤
差数列ｄL （ｌ）、ｄM （ｍ）の総和は、それぞれ−
４、−６となる。この結果２つの総和のいずれも非零で
あるので操作を続行し、この総和のうち、絶対値の小さ
い方が−４なので、ｉ＝４とする。
【００５５】従つて、ｄL （ｌ）＜０、ｄM （ｍ）＜０
となるｗ0,0 （ｋ）、ｗ0,1 （ｋ）、ｗ2,0 （ｋ）、ｗ
2,1 （ｋ）の配列要素において、量子化誤差（ｅ
l,m （ｋ））が負方向に大きいものから順に４個選び、
それぞれを１だけデクリメントする。例では、ｗ0,
1 （ｋ）から２個、ｗ2,0 （ｋ）から１個、ｗ2,
1 （ｋ）から１個選ばれたとする。またこの操作の結
果、ｄL （０）＝０、ｄL （２）＝０、ｄM （０）＝−
１、ｄM （１）＝−１となる（図９（Ｃ））。
となるｗ0,0 （ｋ）、ｗ0,1 （ｋ）、ｗ2,0 （ｋ）、ｗ
2,1 （ｋ）の配列要素において、量子化誤差（ｅ
l,m （ｋ））が負方向に大きいものから順に４個選び、
それぞれを１だけデクリメントする。例では、ｗ0,
1 （ｋ）から２個、ｗ2,0 （ｋ）から１個、ｗ2,
1 （ｋ）から１個選ばれたとする。またこの操作の結
果、ｄL （０）＝０、ｄL （２）＝０、ｄM （０）＝−
１、ｄM （１）＝−１となる（図９（Ｃ））。
【００５６】最後に上述したサブフイルタＤＣゲイン合
わせ処理プログラム３ＳＰ５０の操作を行う。このとき
誤差数列ｄL （ｌ）の全要素は零になつており、Ｍ：Ｌ
変換サブフイルタのＤＣゲイン合わせは完了しているこ
とがわかる。
わせ処理プログラム３ＳＰ５０の操作を行う。このとき
誤差数列ｄL （ｌ）の全要素は零になつており、Ｍ：Ｌ
変換サブフイルタのＤＣゲイン合わせは完了しているこ
とがわかる。
【００５７】従つて、誤差数列ｄM （ｍ）においてｍを
零から１ずつインクリメントしていき、最初の非零要素
を検索する。例の場合、ｍ1 ＝０、ｄ1 ＝−１となる。
ここでｄ1 ＜０なので、誤差数列ｄM （ｍ）においてｄ
M （ｍ）＞０となるようなｍを集合Ｕm の要素とする。
例の場合、Ｕm ＝３となる。
零から１ずつインクリメントしていき、最初の非零要素
を検索する。例の場合、ｍ1 ＝０、ｄ1 ＝−１となる。
ここでｄ1 ＜０なので、誤差数列ｄM （ｍ）においてｄ
M （ｍ）＞０となるようなｍを集合Ｕm の要素とする。
例の場合、Ｕm ＝３となる。
【００５８】次に集合Ｕm の要素をｍe とし、すべての
ｌ、ｍe について、min ｛ｅl,0 （ｋ）−ｅl,ｍ
e （ｋ′）｝をとるｌ、ｍe 、ｋ、ｋ′を検索する。例
では、ｗ0,0 (kk1) 、ｗ0,3(kk2)が選ばれたとする。こ
の結果上述した（31）式から（36）式について、次式
ｌ、ｍe について、min ｛ｅl,0 （ｋ）−ｅl,ｍ
e （ｋ′）｝をとるｌ、ｍe 、ｋ、ｋ′を検索する。例
では、ｗ0,0 (kk1) 、ｗ0,3(kk2)が選ばれたとする。こ
の結果上述した（31）式から（36）式について、次式
【数３７】
【数３８】
【数３９】
【数４０】
【数４１】
【数４２】 の演算を実行する。
【００５９】以上の操作を繰り返し、非零要素が存在し
なくなれば、すべてのＤＣゲイン号わせ操作は終了す
る。例の場合、あと一回上記の操作を繰り返せば、非零
要素が存在しなくなる（図９（Ｄ））。
なくなれば、すべてのＤＣゲイン号わせ操作は終了す
る。例の場合、あと一回上記の操作を繰り返せば、非零
要素が存在しなくなる（図９（Ｄ））。
【００６０】（４）実施例の効果 以上の構成によれば、サンプリング周波数をＬ：Ｍ変換
する場合とＭ：Ｌ変換する場合とで、フイルタ係数をＬ
×Ｍ配列に一定の規則で並べ、Ｌ個存在する係数の行方
向の総和を等しくし、同時にＭ個存在する列方向の総和
も等しくなるように係数の値の操作するようにしたこと
により、Ｍ：Ｌ変換及びＬ：Ｍ変換のいずれに対して
も、ＤＣゲインが一定となるようなフイルタ係数を得る
ことができ、かくして双方向にサンプリング周波数を変
換し得るサンプリングレート変換装置１を実現できる。
する場合とＭ：Ｌ変換する場合とで、フイルタ係数をＬ
×Ｍ配列に一定の規則で並べ、Ｌ個存在する係数の行方
向の総和を等しくし、同時にＭ個存在する列方向の総和
も等しくなるように係数の値の操作するようにしたこと
により、Ｍ：Ｌ変換及びＬ：Ｍ変換のいずれに対して
も、ＤＣゲインが一定となるようなフイルタ係数を得る
ことができ、かくして双方向にサンプリング周波数を変
換し得るサンプリングレート変換装置１を実現できる。
【００６１】
【発明の効果】上述のように本発明によれば、第１及び
第２の周波数Ｌ及びＭに応じた配列に一定の規則で並
べ、その係数配列についてそれぞれ行方向及び列方向の
の総和を等しくするように操作してフイルタ係数として
与えるようにしたことにより、１組のフイルタ係数で双
方向にサンプリングレートを変換する場合も、変換時の
ＤＣゲインを一定にし得、かくして双方向にサンプリン
グ周波数を変換し得るサンプリングレート変換装置を実
現できる。
第２の周波数Ｌ及びＭに応じた配列に一定の規則で並
べ、その係数配列についてそれぞれ行方向及び列方向の
の総和を等しくするように操作してフイルタ係数として
与えるようにしたことにより、１組のフイルタ係数で双
方向にサンプリングレートを変換する場合も、変換時の
ＤＣゲインを一定にし得、かくして双方向にサンプリン
グ周波数を変換し得るサンプリングレート変換装置を実
現できる。
【図１】本発明のサンプリングレート変換装置のフイル
タ係数を求める魔方陣ＤＣゲイン合わせの一実施例のア
ルゴリズムを示すフローチヤートである。
タ係数を求める魔方陣ＤＣゲイン合わせの一実施例のア
ルゴリズムを示すフローチヤートである。
【図２】図１の魔方陣ＤＣゲイン合わせのアルゴリズム
の第１のサブルーチンでサブフイルタＤＣゲイン合わせ
のアルゴリズムを示すフローチヤートである。
の第１のサブルーチンでサブフイルタＤＣゲイン合わせ
のアルゴリズムを示すフローチヤートである。
【図３】図１の魔方陣ＤＣゲイン合わせのアルゴリズム
の第２のサブルーチンでサブフイルタＤＣゲイン合わせ
のアルゴリズムを示すフローチヤートである。
の第２のサブルーチンでサブフイルタＤＣゲイン合わせ
のアルゴリズムを示すフローチヤートである。
【図４】図１の魔方陣ＤＣゲイン合わせのアルゴリズム
の第３のサブルーチンでサブフイルタＤＣゲイン合わせ
のアルゴリズムを示すフローチヤートである。
の第３のサブルーチンでサブフイルタＤＣゲイン合わせ
のアルゴリズムを示すフローチヤートである。
【図５】図４と同様にサブフイルタＤＣゲイン合わせの
アルゴリズムを示すフローチヤートである。
アルゴリズムを示すフローチヤートである。
【図６】図４と同様にサブフイルタＤＣゲイン合わせの
アルゴリズムを示すフローチヤートである。
アルゴリズムを示すフローチヤートである。
【図７】図４と同様にサブフイルタＤＣゲイン合わせの
アルゴリズムを示すフローチヤートである。
アルゴリズムを示すフローチヤートである。
【図８】図４と同様にサブフイルタＤＣゲイン合わせの
アルゴリズムを示すフローチヤートである。
アルゴリズムを示すフローチヤートである。
【図９】図１の魔方陣ＤＣゲイン合わせアルゴリズムを
適用してフイルタ係数を求める操作方法の説明に供する
略線図である。
適用してフイルタ係数を求める操作方法の説明に供する
略線図である。
【図１０】本発明を適用したサンプリングレート変換の
原理の説明に供する信号波形図である。
原理の説明に供する信号波形図である。
【図１１】本発明を適用したサンプリングレート変換装
置の一実施例の構成を示すブロツク図である。
置の一実施例の構成を示すブロツク図である。
１……サンプリングレート変換装置、２、４……サブフ
イルタ、３……レートコンバータフイルタ。
イルタ、３……レートコンバータフイルタ。
Claims (1)
- 【請求項１】デイジタル信号のサンプリング周波数をＬ
／Ｍ倍又はＭ／Ｌ倍して、第１の周波数Ｌ又は第２の周
波数Ｍから第２の周波数Ｍ又は第１の周波数Ｌに変換す
るデイジタルフイルタ構成のサンプリングレート変換装
置において、 上記デイジタルフイルタに与えるフイルタ係数を上記第
１及び第２の周波数Ｌ及びＭに応じた配列に一定の規則
で並べ、 当該係数配列のうち上記第１の周波数Ｌに応じた数存在
する行方向の総和を等しくすると共に、上記第２の周波
数Ｍに応じた数存在する列方向の総和を等しくして上記
フイルタ係数として与えるようにしたことを特徴とする
サンプリングレート変換装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4105978A JPH05283978A (ja) | 1992-03-31 | 1992-03-31 | サンプリングレート変換装置 |
| US08/035,228 US5389923A (en) | 1992-03-31 | 1993-03-22 | Sampling rate converter |
| DE69323339T DE69323339T2 (de) | 1992-03-31 | 1993-03-23 | Abtastfrequenzumwandler |
| EP93302199A EP0564145B1 (en) | 1992-03-31 | 1993-03-23 | Sampling rate converter |
| KR1019930005520A KR930020839A (ko) | 1992-03-31 | 1993-03-31 | 샘플링비 변환장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4105978A JPH05283978A (ja) | 1992-03-31 | 1992-03-31 | サンプリングレート変換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05283978A true JPH05283978A (ja) | 1993-10-29 |
Family
ID=14421848
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4105978A Pending JPH05283978A (ja) | 1992-03-31 | 1992-03-31 | サンプリングレート変換装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5389923A (ja) |
| EP (1) | EP0564145B1 (ja) |
| JP (1) | JPH05283978A (ja) |
| KR (1) | KR930020839A (ja) |
| DE (1) | DE69323339T2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007049509A (ja) * | 2005-08-11 | 2007-02-22 | Fuji Electric Retail Systems Co Ltd | 時系列データの等長圧縮方法 |
| JP2014179792A (ja) * | 2013-03-14 | 2014-09-25 | Nippon Telegr & Teleph Corp <Ntt> | 信号処理装置、及び信号処理方法 |
Families Citing this family (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5497152A (en) * | 1993-09-13 | 1996-03-05 | Analog Devices, Inc. | Digital-to-digital conversion using non-uniform sample rates |
| US5512895A (en) * | 1994-04-25 | 1996-04-30 | Teradyne, Inc. | Sample rate converter |
| EP0695032B1 (en) * | 1994-07-25 | 2001-11-07 | Matsushita Electric Industrial Co., Ltd. | Digital-to-digital sample rate converter |
| GB9417138D0 (en) | 1994-08-23 | 1994-10-12 | Discovision Ass | Data rate conversion |
| US5610942A (en) * | 1995-03-07 | 1997-03-11 | Chen; Keping | Digital signal transcoder and method of transcoding a digital signal |
| US5528301A (en) * | 1995-03-31 | 1996-06-18 | Panasonic Technologies, Inc. | Universal video format sample size converter |
| US5732002A (en) * | 1995-05-23 | 1998-03-24 | Analog Devices, Inc. | Multi-rate IIR decimation and interpolation filters |
| US5587742A (en) * | 1995-08-25 | 1996-12-24 | Panasonic Technologies, Inc. | Flexible parallel processing architecture for video resizing |
| US5859787A (en) * | 1995-11-09 | 1999-01-12 | Chromatic Research, Inc. | Arbitrary-ratio sampling rate converter using approximation by segmented polynomial functions |
| US5880980A (en) * | 1996-09-30 | 1999-03-09 | Rockwell International Corporation | Distributed decimation sample rate conversion |
| US6618443B1 (en) | 1997-03-12 | 2003-09-09 | Matsushita Electric Industrial Co., Ltd. | Upsampling filter for a down conversion system |
| US6175592B1 (en) | 1997-03-12 | 2001-01-16 | Matsushita Electric Industrial Co., Ltd. | Frequency domain filtering for down conversion of a DCT encoded picture |
| WO1998041011A1 (en) | 1997-03-12 | 1998-09-17 | Matsushita Electric Industrial Co., Ltd. | Hdtv downconversion system |
| US6788347B1 (en) * | 1997-03-12 | 2004-09-07 | Matsushita Electric Industrial Co., Ltd. | HDTV downconversion system |
| US5935199A (en) * | 1997-06-27 | 1999-08-10 | Cirrus Logic, Inc. | Dc accurate multi-rate digital filter with common coefficient set and dc gain correction |
| US5838600A (en) * | 1997-08-18 | 1998-11-17 | Thomson Consumer Electronics | DC gain invariant filter implementation |
| US5982305A (en) * | 1997-09-17 | 1999-11-09 | Microsoft Corporation | Sample rate converter |
| US5903232A (en) * | 1997-10-03 | 1999-05-11 | Motorola Inc. | Apparatus and method for sampling rate conversion with rational factors |
| GB2335104B (en) * | 1998-03-06 | 2002-01-30 | British Broadcasting Corp | Cascading of up conversion and down conversion |
| US6408322B1 (en) | 1999-02-17 | 2002-06-18 | Thomson Licensing S.A. | Apparatus and method for anchoring predetermined points of the impulse frequency response of a physically-realized filter |
| US6590510B2 (en) | 2000-06-16 | 2003-07-08 | Lionel Jacques Woog | Sample rate converter |
| US6396421B1 (en) * | 2001-07-31 | 2002-05-28 | Wind River Systems, Inc. | Method and system for sampling rate conversion in digital audio applications |
| US7248189B2 (en) * | 2002-11-06 | 2007-07-24 | Edgewater Computer Systems, Inc. | Programmable sample rate conversion engine for wideband systems |
| US20050190926A1 (en) * | 2004-03-01 | 2005-09-01 | Jyh-Hwang Wang | Wave reduction sampling method of signal output |
| KR102488168B1 (ko) * | 2019-06-03 | 2023-01-12 | 서강대학교산학협력단 | 샘플링 레이트 변환기 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2590910B2 (ja) * | 1987-08-10 | 1997-03-19 | ソニー株式会社 | デイジタルフイルタ |
| JP3089630B2 (ja) * | 1989-03-30 | 2000-09-18 | ソニー株式会社 | サンプリングレート変換装置 |
| JP3094419B2 (ja) * | 1990-02-19 | 2000-10-03 | ソニー株式会社 | サンプリングレート変換装置 |
-
1992
- 1992-03-31 JP JP4105978A patent/JPH05283978A/ja active Pending
-
1993
- 1993-03-22 US US08/035,228 patent/US5389923A/en not_active Expired - Fee Related
- 1993-03-23 EP EP93302199A patent/EP0564145B1/en not_active Expired - Lifetime
- 1993-03-23 DE DE69323339T patent/DE69323339T2/de not_active Expired - Fee Related
- 1993-03-31 KR KR1019930005520A patent/KR930020839A/ko not_active Application Discontinuation
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007049509A (ja) * | 2005-08-11 | 2007-02-22 | Fuji Electric Retail Systems Co Ltd | 時系列データの等長圧縮方法 |
| JP4544090B2 (ja) * | 2005-08-11 | 2010-09-15 | 富士電機リテイルシステムズ株式会社 | 時系列データの等長圧縮方法 |
| JP2014179792A (ja) * | 2013-03-14 | 2014-09-25 | Nippon Telegr & Teleph Corp <Ntt> | 信号処理装置、及び信号処理方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE69323339T2 (de) | 1999-08-26 |
| US5389923A (en) | 1995-02-14 |
| EP0564145A2 (en) | 1993-10-06 |
| KR930020839A (ko) | 1993-10-20 |
| EP0564145A3 (en) | 1995-07-12 |
| DE69323339D1 (de) | 1999-03-18 |
| EP0564145B1 (en) | 1999-02-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH05283978A (ja) | サンプリングレート変換装置 | |
| JP2508616B2 (ja) | サンプリングレ―トコンバ―タ | |
| US5982305A (en) | Sample rate converter | |
| JPH02140009A (ja) | デジタルデシメーションフィルタ | |
| US4876543A (en) | Multi-rate cascaded noise shaping modulator | |
| WO2010041381A1 (ja) | 信号処理回路 | |
| KR980012966A (ko) | 시그마-델타 변조 디지털신호의 음계처리를 위한 신호처리장치 및 방법 | |
| JP3247859B2 (ja) | オーディオ用デルタシグマ変調器 | |
| US9954514B2 (en) | Output range for interpolation architectures employing a cascaded integrator-comb (CIC) filter with a multiplier | |
| US8949303B2 (en) | Filter | |
| US5935199A (en) | Dc accurate multi-rate digital filter with common coefficient set and dc gain correction | |
| GB2175167A (en) | Digital filters | |
| US7417573B2 (en) | Sigma-delta circuit and related method with time sharing architecture | |
| JP3513633B2 (ja) | 未知連続時間システムの同定方法及び装置と、同装置を用いた制御システム | |
| US6883013B1 (en) | Control of low frequency noise floor in upsampling | |
| JP2004080141A (ja) | 連続時間のフィルタを離散時間のフィルタに変換する方法、及びこの方法により生成される離散時間のフィルタ | |
| JP3158712B2 (ja) | 量子化装置 | |
| JP2979712B2 (ja) | フィルタ装置 | |
| JP2850513B2 (ja) | アナログ／ディジタル変換器 | |
| JP3193499B2 (ja) | 信号処理装置 | |
| JP3222646B2 (ja) | 適応フィルタ | |
| JP2792742B2 (ja) | 直交変換符号化におけるビット割り当て方法 | |
| JP3055563B2 (ja) | デジタルフィルタのフィルタ係数変更方法 | |
| CN1685617A (zh) | б－δ调制 | |
| JPH04169974A (ja) | Ｆｉｒ型可変減衰等化器の作成方法 |