KR102488168B1 - 샘플링 레이트 변환기 - Google Patents

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Abstract

본 발명에 따른 샘플링 레이트 변환기는 복수의 업샘플러들을 포함할 수 있다. 복수의 업샘플러들은 입력샘플들에 기초하여 L(L은 자연수)배로 업샘플링된 업샘플링 샘플들을 제공할 수 있다. 복수의 업샘플러들의 각각은 샘플지연기, 제로패딩기, 제1 필터 및 제2 필터를 포함할 수 있다. 샘플지연기는 입력샘플들을 지연하여 지연샘플들을 제공할 수 있다. 제로패딩기는 지연샘플들 사이에 L-1개의 제로를 패딩하여 제로패딩 샘플들을 제공할 수 있다. 제1 필터는 제로패딩 샘플들을 필터링하여 지연샘플들의 각각과 동일한 값을 갖는 L개의 필터 샘플들을 생성할 수 있다. 제2 필터는 필터 샘플들과 필터계수들 중 L개의 필터계수들로 나누어진 서브 필터계수들을 순차적으로 연산하여 업샘플링 샘플을 제공할 수 있다.
본 발명에 따른 샘플링 레이트 변환기에서는 필터계수들 중 L(L은 자연수)개의 필터계수들로 나누어진 서브 필터계수들을 이용하여 제로패딩 데이터에 대한 비효율적인 연산을 줄이고, 하드웨어 리소스를 감소시킬 수 있다.

Description

샘플링 레이트 변환기{SAMPLING RATE CONVERTOR}
본 발명은 샘플링 레이트 변환기에 관한 것이다.
기존의 필터를 사용하여 입력샘플의 샘플링 레이트를 변환하는 경우, 필터길이의 가변적인 구조로 인하여 하드웨어 리소스가 증가하고, 제로패딩 데이터에 대한 비효율적인 연산으로 인하여 연산량이 증가하는 문제점이 있었다. 현재, 이와 같은 문제점을 해결하기 위하여 다양한 연구가 진행되고 있다.
(특허등록문헌) KR 제10-0834937호 (등록일자, 2008.05.28)
본 발명이 이루고자 하는 기술적 과제는 필터계수들 중 L(L은 자연수)개의 필터계수들로 나누어진 서브 필터계수들을 이용하여 제로패딩 데이터에 대한 비효율적인 연산을 줄이고, 하드웨어 리소스를 감소시킬 수 있는 샘플링 레이트 변환기를 제공하는 것이다.
이러한 과제를 해결하기 위하여 본 발명에 따른 샘플링 레이트 변환기는 복수의 업샘플러들을 포함할 수 있다. 복수의 업샘플러들은 입력샘플들에 기초하여 L(L은 자연수)배로 업샘플링된 업샘플링 샘플들을 제공할 수 있다. 상기 복수의 업샘플러들의 각각은 샘플지연기, 제로패딩기, 제1 필터 및 제2 필터를 포함할 수 있다. 샘플지연기는 상기 입력샘플들을 지연하여 지연샘플들을 제공할 수 있다. 제로패딩기는 상기 지연샘플들 사이에 L-1개의 제로를 패딩하여 제로패딩 샘플들을 제공할 수 있다. 제1 필터는 상기 제로패딩 샘플들을 필터링하여 상기 지연샘플들의 각각과 동일한 값을 갖는 L개의 필터 샘플들을 생성할 수 있다. 제2 필터는 상기 필터 샘플들과 필터계수들 중 L개의 필터계수들로 나누어진 서브 필터계수들을 순차적으로 연산하여 업샘플링 샘플을 제공할 수 있다.
일 실시예에 있어서, 상기 서브 필터계수들은 서큘러 큐에 저장되고, 상기 필터 샘플들과 곱해질 수 있다.
일 실시예에 있어서, 상기 제1 필터는 지연소자들로 구성될 수 있다.
일 실시예에 있어서, 상기 제1 필터는 상기 제로패딩 샘플들을 필터링하여 상기 지연샘플들의 각각과 동일한 값을 갖는 L개의 필터 샘플들을 생성하는 렉탱글(rectangle) 필터일 수 있다.
일 실시예에 있어서, 상기 복수의 업샘플러들은 제1 내지 K(K는 자연수) 업샘플러들을 포함할 수 있다. 상기 업샘플러들의 번호가 증가함에 따라 상기 샘플지연기에 포함되는 지연소자의 수가 순차적으로 증가할 수 있다.
일 실시예에 있어서, 상기 샘플지연기에 포함되는 상기 지연소자의 수는 상기 업샘플러의 번호보다 1 작을 수 있다.
일 실시예에 있어서, 상기 샘플링 레이트 변환기는 다운 샘플러를 더 포함할 수 있다. 다운 샘플러는 상기 업샘플링 샘플들을 M(M은 자연수)샘플 간격으로 추출하여 다운샘플링 샘플들을 제공할 수 있다.
일 실시예에 있어서, 상기 L의 값은 상기 M의 값 보다 클 수 있다.
이러한 과제를 해결하기 위하여 본 발명에 따른 샘플링 레이트 변환기는 복수의 서브 샘플 변환기들을 포함할 수 있다. 복수의 서브 샘플 변환기들은 입력샘플들에 기초하여 샘플링 레이트가 변환된 변환샘플들을 제공할 수 있다. 상기 복수의 서브 샘플 변환기들의 각각은 제로패딩기, 레지스터 및 필터를 포함할 수 있다. 제로패딩기는 상기 입력샘플들 사이에 L-1(L은 자연수)개의 제로를 패딩하여 제로패딩 샘플들을 제공할 수 있다. 레지스터는 상기 제로패딩 샘플들 중 상기 입력샘플에 상응하는 데이터 값을 저장할 수 있다. 필터는 상기 입력샘플 및 필터계수들 중 L개의 필터계수들로 나누어진 서브 필터계수들을 순차적으로 연산하여 상기 변환샘플을 제공할 수 있다.
일 실시예에 있어서, 상기 레지스터는 상기 제로패딩기에서 제공되는 인에이블 신호에 기초하여 활성화될 수 있다.
일 실시예에 있어서, 상기 레지스터의 값은 업데이트 신호에 기초하여 상기 입력샘플에 상응하는 데이터 값으로 업데이트될 수 있다.
이러한 과제를 해결하기 위하여 본 발명에 따른 샘플링 레이트 변환기는 제로패딩기 및 복수의 서브 샘플 변환기들을 포함할 수 있다. 제로패딩기는 입력샘플들 사이에 L-1(L은 자연수)개의 제로를 패딩하여 제로패딩 샘플들을 제공할 수 있다. 복수의 서브 샘플 변환기들은 상기 제로패딩 샘플들에 기초하여 샘플링 레이트가 변환된 변환샘플들을 제공할 수 있다. 상기 복수의 서브 샘플 변환기들의 각각은 레지스터 및 필터를 포함할 수 있다. 레지스터는 상기 제로패딩 샘플들 중 상기 입력샘플에 상응하는 데이터 값을 저장할 수 있다. 필터는 상기 입력샘플 및 필터계수들 중 L개의 필터계수들로 나누어진 서브 필터계수들을 순차적으로 연산하여 상기 변환샘플을 제공할 수 있다. 상기 복수의 서브 샘플 변환기들의 각각은 캐스캐이드(cascade) 연결될 수 있다.
일 실시예에 있어서, 상기 레지스터는 상기 제로패딩기에서 제공되는 인에이블 신호에 기초하여 활성화될 수 있다. 상기 레지스터의 값은 업데이트 신호에 기초하여 상기 입력샘플에 상응하는 데이터 값으로 업데이트될 수 있다.
이러한 과제를 해결하기 위하여 본 발명에 따른 샘플링 레이트 변환기는 복수의 서브 샘플 변환기들을 포함할 수 있다. 복수의 서브 샘플 변환기들은 입력샘플들에 기초하여 샘플링 레이트가 변환된 변환샘플들을 제공할 수 있다. 상기 복수의 서브 샘플 변환기들의 각각은 레지스터, 레지스터 및 필터를 포함할 수 있다. 레지스터는 상기 입력샘플에 상응하는 데이터 값을 저장할 수 있다. 필터는 상기 입력샘플 및 필터계수들 중 L개의 필터계수들로 나누어진 서브 필터계수들을 순차적으로 연산하여 상기 변환샘플을 제공할 수 있다. 상기 복수의 서브 샘플 변환기들의 각각은 캐스캐이드(cascade) 연결될 수 있다.
일 실시예에 있어서, 상기 레지스터를 활성화하는 인에이블 신호는 변환되는 샘플링 레이트에 따라 변동될 수 있다.
위에서 언급된 본 발명의 기술적 과제 외에도, 본 발명의 다른 특징 및 이점들이 이하에서 기술되거나, 그러한 기술 및 설명으로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
이상과 같은 본 발명에 따르면 다음과 같은 효과가 있다.
본 발명에 따른 샘플링 레이트 변환기에서는 필터계수들 중 L(L은 자연수)개의 필터계수들로 나누어진 서브 필터계수들을 이용하여 제로패딩 데이터에 대한 비효율적인 연산을 줄이고, 하드웨어 리소스를 감소시킬 수 있다.
이 밖에도, 본 발명의 실시 예들을 통해 본 발명의 또 다른 특징 및 이점들이 새롭게 파악될 수도 있을 것이다.
도 1은 본 발명의 실시예들에 따른 샘플링 레이트 변환기를 나타내는 도면이다.
도 2는 도 1의 샘플링 레이트 변환기의 동작을 설명하기 위한 도면이다.
도 3은 도 1의 샘플링 레이트 변환기에 포함되는 업샘플러의 일 예를 나타내는 도면이다.
도 4은 서브 필터계수를 설명하기 위한 도면이다.
도 5은 본 발명의 실시예들에 따른 샘플링 레이트 변환기를 나타내는 도면이다.
도 6 내지 8은 도 5의 샘플링 레이트 변환기의 동작을 설명하기 위한 도면들이다.
도 9는 본 발명에 따른 샘플링 레이트 변환기의 일 실시예를 나타내는 도면이다.
도 10은 본 발명에 따른 샘플링 레이트 변환기의 다른 실시예를 나타내는 도면이다.
본 명세서에서 각 도면의 구성 요소들에 참조번호를 부가함에 있어서 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
한편, 본 명세서에서 서술되는 용어의 의미는 다음과 같이 이해되어야 할 것이다.
단수의 표현은 문맥상 명백하게 다르게 정의하지 않는 한, 복수의 표현을 포함하는 것으로 이해되어야 하는 것으로, 이들 용어들에 의해 권리범위가 한정되어서는 아니 된다.
"포함하다" 또는 "가지다" 등의 용어는 하나 또는 그 이상의 다른 특징이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
이하, 첨부되는 도면을 참고하여 상기 문제점을 해결하기 위해 고안된 본 발명의 바람직한 실시예들에 대해 상세히 설명한다.
도 1은 본 발명의 실시예들에 따른 샘플링 레이트 변환기를 나타내는 도면이고, 도 2는 도 1의 샘플링 레이트 변환기의 동작을 설명하기 위한 도면이고, 도 3은 도 1의 샘플링 레이트 변환기에 포함되는 업샘플러의 일 예를 나타내는 도면이고, 도 4은 서브 필터계수를 설명하기 위한 도면이다.
도 1 내지 4을 참조하면, 본 발명에 따른 샘플링 레이트 변환기(10)는 복수의 업샘플러들(510, 520, 530)을 포함할 수 있다. 복수의 업샘플러들(510, 520, 530)은 입력샘플들(IS)에 기초하여 L(L은 자연수)배로 업샘플링된 업샘플링 샘플들(USS)을 제공할 수 있다. 복수의 업샘플러들(510, 520, 530)의 각각은 샘플지연기(120), 제로패딩기(120), 제1 필터(550) 및 제2 필터(421)를 포함할 수 있다. 필터부(420)는 제1 필터(550) 및 제2 필터(421)를 포함할 수 있다. 샘플지연기(120)는 입력샘플들(IS)을 지연하여 지연샘플들(DS)을 제공할 수 있다. 제로패딩기(120)는 지연샘플들(DS) 사이에 L-1개의 제로를 패딩하여 제로패딩 샘플들(ZPS)을 제공할 수 있다. 예를 들어, 제1 지연샘플(DS1)의 값이 1이고, 제2 지연샘플(DS2)의 값은 2일 수 있고, L은 3일 수 있다. L이 3인 경우, 제로패딩기(120)는 입력샘플들(IS)을 지연하여 생성되는 지연샘플들(DS) 사이에 L-1개에 해당하는 2개의 제로를 패딩하여 제로패딩 샘플들(ZPS)을 제공할 수 있다. 이 경우, 제1 제로패딩 샘플(ZPS1)의 값은 1이고, 제2 제로패딩 샘플(ZPS2)의 값은 0이고, 제3 제로패딩 샘플(ZPS3)의 값은 0이고, 제4 제로패딩 샘플(ZPS4)의 값은 2이고, 제5 제로패딩 샘플(ZPS5)의 값은 0이고, 제6 제로패딩 샘플(ZPS6)의 값은 0일 수 있다.
제1 필터(550)는 제로패딩 샘플들(ZPS)을 필터링하여 지연샘플들(DS)의 각각과 동일한 값을 갖는 L개의 필터 샘플들을 생성할 수 있다. 예를 들어, 제1 지연샘플(DS1)의 값이 1이고, 제2 지연샘플(DS2)의 값은 2일 수 있고, L은 3일 수 있다. 이 경우, 제1 필터 샘플(FS1)의 값은 1이고, 제2 필터 샘플(FS2)의 값은 1이고, 제3 필터 샘플(FS3)의 값은 1일 수 있다. 또한, 제4 필터 샘플(FS4)의 값은 2이고, 제5 필터 샘플(FS5)의 값은 2이고, 제6 필터 샘플(FS6)의 값은 2일 수 있다.
제2 필터(421)는 필터 샘플들(FS)과 필터계수들(FC) 중 L개의 필터계수들(FC)로 나누어진 서브 필터계수들(SFC)을 순차적으로 연산하여 업샘플링 샘플을 제공할 수 있다. 예를 들어, 필터계수들(FC)은 h(0), h(1) 내지 h(KL-1)을 포함할 수 있다. 필터계수들(FC)은 FIR 필터의 필터계수들일 수 있다. 필터계수들(FC) 중 L개의 필터계수들로 나누어진 서브 필터계수들(SFC)은 h(0), h(1) 내지 h(L-1)일 수 있다. 예를 들어, L이 3인 경우, 제1 업샘플러에 포함되는 제2 필터(421)의 서브 필터계수들(SFC)은 h(0), h(1), h(2)일 수 있다.
이 경우, 제2 필터(421)는 제1 내지 6 필터 샘플들의 값과 서브 필터계수들(SFC)인 h(0), h(1), h(2)을 순차적으로 연산하여 업샘플링 샘플을 제공할 수 있다. 예를 들어, 제2 필터(421)는 제1 시간(라이징 클럭)에 제1 필터 샘플(FS1)의 값에 해당하는 1과 h(0)을 곱하여 제1 업샘플링 샘플(USS1)로 제공할 수 있고, 제2 필터(421)는 제2 시간(라이징 클럭)에 제2 필터 샘플(FS2)의 값에 해당하는 1과 h(1)을 곱하여 제2 업샘플링 샘플로 제공할 수 있고, 동일한 방식으로, 제2 필터는 제6 시간(라이징 클럭)에 제6 필터 샘플(FS6)의 값에 해당하는 2과 h(2)을 곱하여 제6 업샘플링 샘플로 제공할 수 있다.
일 실시예에 있어서, 서브 필터계수들(SFC)은 서큘러 큐(CQ)에 저장되고, 필터 샘플들(FS)과 곱해질 수 있다. 예를 들어, 서브 필터계수들(SFC)이 서큘러 큐(CQ)에 저장되는 경우, 매 라이징 클럭때마다 서큘러 큐(CQ)는 서브 필터계수들(SFC) 중 하나의 계수를 순차적으로 제공할 수 있다. 서큘러 큐(CQ)가 서브 필터계수들(SFC) 중 하나의 계수를 순차적으로 제공하는 경우, 서브 필터계수들(SFC) 중 하나의 계수는 필터 샘플과 곱해질 수 있다.
일 실시예에 있어서, 제1 필터(550)는 제로패딩 샘플들(ZPS)을 필터링하여 지연샘플들(DS)의 각각과 동일한 값을 갖는 L개의 필터 샘플들(FS)을 생성하는 렉탱글(rectangle) 필터일 수 있다. 예를 들어, 제1 지연샘플(DS1)의 값이 1이고, 제2 지연샘플(DS2)의 값은 2일 수 있고, L은 3일 수 있다. L이 3인 경우, 렉탱글 필터를 통해서 제공되는 제1 필터 샘플(FS1)의 값은 1이고, 제2 필터 샘플(FS2)의 값은 1이고, 제3 필터 샘플(FS3)의 값은 1일 수 있다. 또한, 제4 필터 샘플(FS4)의 값은 2이고, 제5 필터 샘플(FS5)의 값은 2이고, 제6 필터 샘플(FS6)의 값은 2일 수 있다.
일 실시예에 있어서, 제1 필터(550)는 지연소자들로 구성될 수 있다. 예를 들어, 복수의 업샘플러들(510, 520, 530)은 제1 내지 K(K는 자연수) 업샘플러들을 포함할 수 있다. 업샘플러들의 번호가 증가함에 따라 샘플지연기(120)에 포함되는 지연소자의 수가 순차적으로 증가할 수 있다. 제2 업샘플러에 포함되는 지연소자는 1개일 수 있고, 제3 업샘플러에 포함되는 지연소자는 2개일 수 있다. 제2 업샘플러의 번호는 2일 수 있고, 제3 업샘플러의 번호는 3일 수 있다. 이 경우, 업샘플러들의 번호가 증가함에 따라 샘플지연기(120)에 포함되는 지연소자의 수가 순차적으로 증가할 수 있다. 또한, 예를 들어 샘플지연기(120)에 포함되는 지연소자의 수는 업샘플러의 번호보다 1 작을 수 있다.
일 실시예에 있어서, 샘플링 레이트 변환기(10)는 다운 샘플러(200)를 더 포함할 수 있다. 다운 샘플러(200)는 업샘플링 샘플들(USS)을 M(M은 자연수)샘플 간격으로 추출하여 다운샘플링 샘플들을 제공할 수 있다. 예를 들어, L의 값은 M의 값 보다 클 수 있다. L이 3이고, M이 2인 경우, 다운 샘플러는 2개의 샘플 간격으로 제1 업샘플링 샘플(USS1), 제3 업샘플링 샘플(USS3) 및 제5 업샘플링 샘플(USS5)을 추출하여 다운샘플링 샘플로서 제공할 수 있다. 여기서, 다운샘플링 샘플들은 변환샘플들(SCS)일 수 있다.
본 발명에 따른 샘플링 레이트 변환기(10)에서는 필터계수들(FC) 중 L(L은 자연수)개의 필터계수들로 나누어진 서브 필터계수들(SFC)을 이용하여 제로패딩 데이터에 대한 비효율적인 연산을 줄이고, 하드웨어 리소스를 감소시킬 수 있다.
도 5은 본 발명의 실시예들에 따른 샘플링 레이트 변환기를 나타내는 도면이고, 도 6 내지 8은 도 5의 샘플링 레이트 변환기의 동작을 설명하기 위한 도면들이다.
도 5 내지 8을 참조하면, 본 발명에 따른 샘플링 레이트 변환기(20)는 복수의 서브 샘플 변환기들(810, 820, 830)을 포함할 수 있다. 복수의 서브 샘플 변환기들(810, 820, 830)은 입력샘플들(IS)에 기초하여 샘플링 레이트가 변환된 변환샘플들(SCS)을 제공할 수 있다. 복수의 서브 샘플 변환기들(810, 820, 830)의 각각은 제로패딩기(120), 레지스터(812) 및 필터(421)를 포함할 수 있다. 제로패딩기(120)는 입력샘플들(IS) 사이에 L-1(L은 자연수)개의 제로를 패딩하여 제로패딩 샘플들(ZPS)을 제공할 수 있다. 레지스터(812)는 제로패딩 샘플들(ZPS) 중 입력샘플(IS)에 상응하는 데이터 값을 저장할 수 있다. 예를 들어, 레지스터(812)는 제로패딩기(120)에서 제공되는 인에이블 신호(EN_S)에 기초하여 활성화될 수 있고, 레지스터(812)의 값은 업데이트 신호(U_S)에 기초하여 입력샘플에 상응하는 데이터 값으로 업데이트될 수 있다. 인에이블 신호(EN_S) 및 업데이트 신호(U_S)는 L 및 M의 값에 의해 결정될 수 있다.
예를 들어, 도 1의 업샘플러를 이용하여 L배로 업샘플링한 업샘플링 샘플들(USS)을 구하더라도 M배로 다운샘플링하는 과정에서 추출되는 업샘플링 샘플들(USS)은 전체 업샘플링 샘플들(USS) 중 일부일 수 있다. 이 경우, M배로 다운샘플링하는 과정에서 사용되지 않는 업샘플링 샘플들(USS)을 구하기 위하여 불필요한 연산이 수행될 수 있다. 이 경우, 레지스터(812), 인에이블 신호(EN_S) 및 업데이트 신호(U_S)에 기초하여 레지스터(812)로 입력되는 샘플들을 제어함으로써 불필요한 연산을 줄일 수 있다.
필터(421)는 입력샘플(IS) 및 필터계수들(FC) 중 L개의 필터계수들로 나누어진 서브 필터계수들(SFC)을 순차적으로 연산하여 변환샘플(SCS)을 제공할 수 있다
예를 들어, M이 3인 경우, h(1)*X(0), h(2)*X(0), h(0)*X(1), h(1)*X(1), h(3)*X(1), h(0)*X(2), h(2)*X(2), h(3)*X(2)는 다운샘플링하는 과정에서 사용되지 않는 샘플들로서 불필요한 연산들 일 수 있다. 레지스터(812), 인에이블 신호(EN_S) 및 업데이트 신호(U_S)에 기초하여 레지스터(812)로 입력되는 샘플들을 제어함으로써 이와 같은 불필요한 연산을 줄일 수 있다.
도 9는 본 발명에 따른 샘플링 레이트 변환기의 일 실시예를 나타내는 도면이고, 도 10은 본 발명에 따른 샘플링 레이트 변환기의 다른 실시예를 나타내는 도면이다.
도 9 및 10을 참조하면, 본 발명에 따른 샘플링 레이트 변환기(20)는 제로패딩기(120) 및 복수의 서브 샘플 변환기들(810, 820, 830)을 포함할 수 있다. 제로패딩기(120)는 입력샘플들(IS) 사이에 L-1(L은 자연수)개의 제로를 패딩하여 제로패딩 샘플들(ZPS)을 제공할 수 있다. 복수의 서브 샘플 변환기들(810, 820, 830)은 제로패딩 샘플들(ZPS)에 기초하여 샘플링 레이트가 변환된 변환샘플들(SCS)을 제공할 수 있다. 복수의 서브 샘플 변환기들(810, 820, 830)의 각각은 레지스터(812) 및 필터(421)를 포함할 수 있다. 레지스터(812)는 제로패딩 샘플들(ZPS) 중 입력샘플(IS)에 상응하는 데이터 값을 저장할 수 있다. 필터(421)는 입력샘플(IS) 및 필터계수들(FC) 중 L개의 필터계수들로 나누어진 서브 필터계수들(SFC)을 순차적으로 연산하여 변환샘플(SCS)을 제공할 수 있다. 복수의 서브 샘플 변환기들(810, 820, 830)의 각각은 캐스캐이드(cascade) 연결될 수 있다. 예를 들어, 제1 서브 샘플 변환기(810) 및 제2 서브 샘플 변환기(820)는 제1 레지스터(812) 및 제2 서브 샘플 변환기(820)에 포함되는 제2 레지스터를 통해서 입력샘플(IS)를 전달받으면서 캐스캐이드로 연결될 수 있다.
일 실시예에 있어서, 레지스터(812)는 제로패딩기(120)에서 제공되는 인에이블 신호(EN_S)에 기초하여 활성화될 수 있다. 레지스터(812)의 값은 업데이트 신호(U_S)에 기초하여 입력샘플(IS)에 상응하는 데이터 값으로 업데이트될 수 있다.
또한, 본 발명에 따른 샘플링 레이트 변환기(20)는 복수의 서브 샘플 변환기들(810, 820, 830)을 포함할 수 있다. 복수의 서브 샘플 변환기들(810, 820, 830)은 입력샘플들(IS)에 기초하여 샘플링 레이트가 변환된 변환샘플들(SCS)을 제공할 수 있다. 복수의 서브 샘플 변환기들(810, 820, 830)의 각각은 레지스터(812) 및 필터(421)를 포함할 수 있다. 레지스터(812)는 입력샘플(IS)에 상응하는 데이터 값을 저장할 수 있다. 필터(421)는 입력샘플(IS) 및 필터계수들(FC) 중 L개의 필터계수들로 나누어진 서브 필터계수들(SFC)을 순차적으로 연산하여 변환샘플(SCS)을 제공할 수 있다. 복수의 서브 샘플 변환기들(810, 820, 830)의 각각은 캐스캐이드(cascade) 연결될 수 있다. 일 실시예에 있어서, 레지스터(812)를 활성화하는 인에이블 신호(EN_S)는 변환되는 샘플링 레이트에 따라 변동될 수 있다.
본 발명에 따른 샘플링 레이트 변환기(20)에서는 필터계수들(FC) 중 L(L은 자연수)개의 필터계수들로 나누어진 서브 필터계수들(SFC)을 이용하여 제로패딩 데이터에 대한 비효율적인 연산을 줄이고, 하드웨어 리소스를 감소시킬 수 있다.
10: 샘플링 레이트 변환기 120: 제로패딩기
320: 지연기 420: 필터부
520: 업샘플러 200: 다운 샘플러
550: 제1 필터 421: 제2 필터
810: 서브 샘플 변환기 812: 레지스터

Claims (15)

  1. 입력샘플들에 기초하여 L(L은 자연수)배로 업샘플링된 업샘플링 샘플들을 제공하는 복수의 업샘플러들을 포함하고,
    상기 복수의 업샘플러들의 각각은,
    상기 입력샘플들을 지연하여 지연샘플들을 제공하는 샘플지연기;
    상기 지연샘플들 사이에 L-1개의 제로를 패딩하여 제로패딩 샘플들을 제공하는 제로패딩기;
    상기 제로패딩 샘플들을 필터링하여 상기 지연샘플들의 각각과 동일한 값을 갖는 L개의 필터 샘플들을 생성하는 제1 필터; 및
    상기 필터 샘플들과 필터계수들 중 L개의 필터계수들로 나누어진 서브 필터계수들을 순차적으로 연산하여 업샘플링 샘플을 제공하는 제2 필터를 포함하고,
    상기 필터계수들은 상기 제2 필터의 필터계수들인 것을 특징으로 하는 샘플링 레이트 변환기.
  2. 제1항에 있어서,
    상기 서브 필터계수들은 서큘러 큐에 저장되고, 상기 필터 샘플들과 곱해지는 것을 특징으로 하는 샘플링 레이트 변환기.
  3. 제1항에 있어서,
    상기 제1 필터는 지연소자들로 구성되는 것을 특징으로 하는 샘플링 레이트 변환기.
  4. 제3항에 있어서,
    상기 제1 필터는 상기 제로패딩 샘플들을 필터링하여 상기 지연샘플들의 각각과 동일한 값을 갖는 L개의 필터 샘플들을 생성하는 렉탱글(rectangle) 필터인 것을 특징으로 하는 샘플링 레이트 변환기.
  5. 제4항에 있어서,
    상기 복수의 업샘플러들은 제1 내지 K(K는 자연수) 업샘플러들을 포함하고,
    상기 업샘플러들의 번호가 증가함에 따라 상기 샘플지연기에 포함되는 지연소자의 수가 순차적으로 증가하는 것을 특징으로 하는 샘플링 레이트 변환기.
  6. 제5항에 있어서,
    상기 샘플지연기에 포함되는 상기 지연소자의 수는 상기 업샘플러의 번호보다 1 작은 것을 특징으로 하는 샘플링 레이트 변환기.
  7. 제1항에 있어서,
    상기 샘플링 레이트 변환기는,
    상기 업샘플링 샘플들을 M(M은 자연수)샘플 간격으로 추출하여 다운샘플링 샘플들을 제공하는 다운 샘플러를 더 포함하는 것을 특징으로 하는 샘플링 레이트 변환기.
  8. 제7항에 있어서,
    상기 L의 값은 상기 M의 값 보다 큰 것을 특징으로 하는 샘플링 레이트 변환기.
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